KR970060500A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 수직 채널 반도체 장치를 사용하는 비휘발성 반도체 장치 및 이를 제조하는 방법에 관한 것이다. 이 방법은 반도체 기판에 깊이 D를 가지는 장치 분리용 절연물을 형성함으로써 시작한다. 이 반도체 기판을 식각 깊이 d로 식각하여 상승부를 형성한다. 상승부를 덮는 제1전도막을 형성한다. 제1전도막을 선택적으로 등방성 식각한 후, 이방성 식각하여 상승부의 측면 상에 플로팅 게이트를 형성한다. 후속적으로, 선택적 산화 기술로 장치를 절연시킨다. 다음, 제2전도막을 형성하고 이방성 식각하여 콘트롤 게이트를 상승부의 측면 상에 제조한다. 이 경우, 상승부의 예정된 부위에 마스크를 형성시키면서, 제2전도막을 식각하여 평면 트랜지스터의 게이트 또는 배선을 형성한다. 다음, 비휘발성 메모리 장치를 완성한다. 절연물의 깊이 D 및 식각 깊이 d가 D＞d를 만족시키는 경우, NAND 회로를 제조할 수 있다. 더욱이, 선택 트랜지스터용 평면 MOS 트랜지스터 및 메모리 장치용 수직 채널 트랜지스터를 포함하는 NAND 회로를 제조할 수도 있다.

Description

반도체 장치 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(a)도 내지 제1(e)도는 구체예 1에 따른 반도체 장치의 단면도이다.

Claims (11)

  1. 반도체 기판에 장치 분리용 절연물을 형성하는 단계; 상기 절연물보다 얕은트렌치를 형성하여 상기 절연물을 적어도 하나의 지점에서 가로지르는 단계; 제1전도막을 형성하는 단계; 상기 제1전도막을 이방성 식각하여 상기 트렌치의 측벽 상에 플로팅 게이트 또는 플로팅 게이트가 되는 부위를 형성하는 단계; 제2전도막을 형성하는 단계; 상기 제2전도막을 이방성 식각하여 상기 트렌치의 상기 측벽 상에 코트를 게이트를 형성함으로써 상기 플로팅 게이트를 덮는 단계; 상기 제1전도성 막 형성 단계 및 상기 제2전도성 막 형성 단계 사이에 상기 제1전도성 막을 선택적으로 이방성 식각하는 단계; 및 상기 트렌치 형성 단계 후에 상기 반도체 기판에 하나의 도전형을 부여하는 불순물을 유입하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제2전도막 형성 단계 및 상기 제2전도막을 이방성 식각하는 단계 사이에 상기 제2전도막 상에 마스크를 선택적으로 형성하는 단계를 더 포함하는 방법.
  3. 반도체 기판 상에 서로 인접되게 형성되어 있는 제1, 제2, 제3상승부; 상기 제1 및 제3상승부의 양 측면에 이방성 식각으로 형성되며, 서로 전기적으로 분리되어 있는 적어도 두 개의 플로팅 게이트; 이방성 식각으로 형성되어 상기 플로팅 게이트를 각각 덮는 콘트롤 게이트; 상기 제1 및 제3상승부 사이에 개제되어 있는 상기 제2상승부의 양 측면 상에 이방성 식각으로 형성되어 있는 제2게이트; 제 1 내지 제3상승부, 상기 콘트롤 게이트 및 상기 제2게이트 전부를 덮은 층간 절연물; 및 상기 층간 절연물 상에 형성되고 상기 콘트롤 게이트 및 상기 제2게이트롤 가로지르며, 상기 제1 및 제3상승부와는 접촉되지 않고 상기 제2상승부와 접촉되어 있는 금속 최상층을 포함하는 반도체 장치.
  4. 반도체 기판 상에 형성되어 있는 제1상승부; 이방성 식각으로 형성되며 각각 전기적으로 분리되어 있고, 상기 제1상승부의 양측면 상에 위치하는 플로팅 게이트; 상기 반도체 기판 상에 형성되어 있고 자신의 양 측면에 플로팅 게이트를 가지지 않는 제2상승부; 상기 제1 및 제2상승부의 측면 상에 이방성 식각으로 형성된 콘트롤 게이트 또는 제2게이트; 상기 제1 및 제2상승부 및 상기 콘트롤 게이트 또는 제2게이트 상에 형성된 층간 절연물; 및 상기 층간 절연물 상에 형성되고 상기 콘트롤 게이트 및 상기 제2게이트를 가로지르며, 상기 제1상승부와는 접촉되지 않으나 상기 모든 제2상승부와 접촉되어 있는 금속 최상층을 포함하는 반도체 장치.
  5. 반도체 기판에 장치 분리용 절연체를 D의 두께로 형성하는 단계; 상기 반도체 기판을 d의 깊이로 선택적으로 식각하여 상승부를 형성하는 단계; 제1전도막을 형성하는 단계; 상기 제1전도막을 이방성 식각하여 상기 상승부의 적어도 하나의 측면 상에 상기 플로팅 게이트 또는 플로팅 게이트가 되는 부위를 형성하는 단계; 제2전도막을 형성하는 단계; 마스크를 형성하여 상기 제2전도막을 덮는 단계; 상기 상승부의 상기 측면에 의해 및 상기 마스크에 의해 마스크되는 부분을 제외하고 상기 제2전도막을 이방성 식각 제거하는 단계; 하나의 도전형을 부여하는 불순물을 확산시켜 δ의 유효 두께를 가지는 불순물 부위를 형성하는 단계; 상기 제1전도막 형성 단계 및 상기 제2전도막 형성 단계 사이에 상기 제1전도막을 선택적으로 등방성 식각하는 단계를 포함하며, 상기 깊이 D, 식각 깊이 d, 유효 깊이 δ가 하기 관계식을 만족시키는 반도체 장치 제조 방법 : D-d＞0, d＞δ
  6. 반도체 기판 상에 상승부를 형성하는 단계; 제1전도막을 형성하는 단계; 상기 제1전도막을 이방성 식각하여 상기 상승부의 측면 상에 플로팅 게이트 또는 플로팅 게이트가 될 전도막 부위를 남기는 단계; 제2전도막을 형성하는 단계; 상기 제2전도막 상에 마스크를 선택적으로 형성하는 단계; 상기 제2전도막을 이방성 식각하여 상기 상승부의 측면 상에 콘트롤 게이트를 형성함으로써 상기 플로팅 게이트를 덮고 평면형 MOSFET를 형성하는 단계; 상기 반도체 기판에 하나의 도전형을 부여하는 불순물을 유입하는 단계; 및 상기 제1전도막 형성 단계 및 상기 제2전도막 형성 단계 사이에 상기 반도체 기판 및/또는 상기 제1전도막을 선택적으로 산화하여 장치 분리용 산화물을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 상승부는 상기 반도체 기판에 한 방향으로 다수의 트렌치를 형성함으로써 형성되며, 상기 장치 분리용 산화물은 상기 트렌치에 거의 수직으로 형성되는 방법.
  8. 제6항에 있어서, 상기 평면형 MOS 트랜지스터는 상기 상승부에 제조되는 방법.
  9. 다수의 블록으로 구성되는 NAND형 비휘발성 메모리 장치를 포함하는 반도체 장치에 있어서, 각 블록은 플로팅 게이트를 가지며 직렬로 연결된 다수의 메모리 장치 및 직렬로 연결된 상기 메모리 장치와 연결되고 개제된 적어도 두 개의 선택 트랜지스터를 가지며, 상기 메모리 장치 각각은 상승부의 정부 및 상승부, 및 이방성 식각에 의해 상기 상승부의 측면 상에 형성되는 플로팅 게이트와 콘트롤 게이트 사이에 위치한 트렌치에서 불순물 부위를 포함하는 바, 상기 상승부는 반도체 기판에 트렌치를 형성함으로써 형성되고, 상기 플로팅 게이트는 장치 분리용으로 형성된 산화물에 의해 분리되고, 상기 선택 트랜지스터는 상기 반도체 기판 상의 상기 상승부 상에 형성되고, 상기 선택 트랜지스터는 상기 메모리 장치의 상기 콘트롤 게이트와 동시에 형성된 게이트를 가지는 바, 상기 선택 트랜지스터의 게이트는 상기 콘트롤 게이트와 평행하게 배열되고, 상기 선택 트랜지스터의 불순물 부위는 상기 메모리 장치의 불순물 부위와 동시에 형성되고, 및 층간 절연물 상에 형성되며 상기 선택 트래지스터의 상기 불순물 부위 중 하나와 콘택을 이루는 비트선 또는 접지선을 포함하는 것을특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 장치 분리용 산화물은 상기 상승부에 거의 수직인 반도체 장치.
  11. 제9항에 있어서, 상기 장치 분리용 산화물은 상기 콘트롤 게이트에 거의 수직인 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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