DE10128718A1 - Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor - Google Patents

Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor

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    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Abstract

Eine Speicherzelle weist einen Auswahltransistor und einen Grabenkondensator auf, wobei die obere Kondensatorelektrode des Grabenkondensators im Bereich eines Isolationskragens (9) einen metallischen Abschnitt aufweist und der das Speicherdielektrikum (12) kontaktierende Abschnitt der oberen Elektrode nicht-metallisch, insbesondere Poly-Silizium, geformt ist und die die obere Elektrode mit dem Auswahltransistor verbindende Leitungsbrücke (16) nicht-metallisch, insbesondere aus Poly-Silizium, geformt ist.

Description

  • Die vorliegende Erfindung betrifft eine Speicherzelle und ein Verfahren zu ihrer Herstellung nach dem Oberbegriff der unabhängigen Patentansprüche.
  • In Speicherzellenanordnungen mit dynamischem wahlfreien Zugriff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF gesehen.
  • Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensators erhalten bleiben.
  • Bis zur 1-Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4-Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Kondensator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Wenngleich der Vergrößerung der Tiefe des Grabens aus technologischen Gründen Grenzen gesetzt sind, läßt sich die Packungsdichte durch Reduktion des Querschnitts des Grabens weiter erhöhen.
  • Eine Schwierigkeit des abnehmenden Grabenquerschnitts liegt jedoch in dem zunehmenden elektrischen Widerstand der Grabenfüllung und der damit einhergehenden Zunahme der Auslesezeit des DRAM-Speicherzelle. Um bei weiterer Reduzierung des Grabenquerschnitts eine hohe Auslesegeschwindigkeit zu gewährleisten, müssen daher Materialien mit niedrigerem spezifischem Widerstand als Elektroden des Grabenkondensators gewählt werden. Bei den gegenwärtigen Grabenkondensatoren besteht die Grabenfüllung aus dotiertem polykristallinem Silizium, so daß bei weiterer Miniaturisierung ein hoher Serienwiderstand der Grabenfüllung resultiert.
  • Es hat bereits verschiedene Vorschläge gegeben, in den Graben ein Metall oder eine Schichtfolge abzuscheiden, die eine metallhaltige Schicht enthält.
  • Aus der US-A-5,905,279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Auswahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode aufweist und die obere Kondensatorelektrode einen Schichtstapel aus Polysilizium, einer metallhaltigen, elektrisch leitfähigen Schicht, insbesondere aus WSi, TiSi, W, Ti oder TiN, sowie Polysilizium umfaßt. Der Grabenkondensator wird hergestellt, indem zunächst die obere Kondensatorelektrode im unteren Grabenbereich gebildet wird. Sodann wird ein Isolationskragen im oberen Grabenbereich abgeschieden und anschließend wird die obere Kondensatorelektrode fertiggestellt. Alternativ wird das Verfahren auf einem SOI-Substrat, welches keinen Isolationskragen aufweist, durchgeführt, wobei die obere Kondensatorelektrode, die aus einer unteren Polysiliziumschicht und einer Wolframsilizidfüllung besteht, in einem einstufigen Abscheideverfahren hergestellt wird, bei dem die einzelnen Schichten in dem Graben vollständig abgeschieden werden. Die mit diesem Verfahren erreichbare Verringerung des Serienwiderstands der oberen Kondensatorelektrode ist jedoch noch nicht befriedigend.
  • In der gattungsbildenden EP 0 981 158 A2 wird die Herstellung einer DRAM-Speicherzelle beschrieben, die einen Grabenkondensators und einen mit diesem über eine Drahtbrücke ("buried strap") verbundenen Auswahltransistor enthält. Der Grabenkondensator weist eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode auf. Der Grabenkondensator wird hergestellt, indem zunächst die obere Kondensatorelektrode im unteren Grabenbereich gebildet wird, worauf ein Isolationskragen im oberen Grabenbereich abgeschieden und anschließend die obere Kondensatorelektrode fertiggestellt wird. Bezüglich der die obere Kondensatorelektrode bildenden Grabenfüllung wird explizit erwähnt, daß diese sowohl im unteren Bereich des Grabens als auch im oberen Bereich des Isolationskragens durch ein Metall gebildet sein kann. In jedem Fall wird jedoch die Grabenfüllung im Bereich des Isolationskragens in einem Arbeitsgang und somit aus demselben Material wie die Drahtbrücke geformt. Wenn also in den Isolationskragen ein Metall abgeformt wird, so wird notwendigerweise auch die Drahtbrücke aus Metall geformt. Es besteht dabei jedoch die Möglichkeit, daß der Auswahltransistor durch die Kontaktierung mit einem hochleitfähigen Material am Drain-Gebiet negativ beeinflusst wird.
  • Es ist somit Aufgabe der vorliegenden Erfindung, bei einer Speicherzelle mit einem Grabenkondensator und einem mit diesem über eine Drahtbrücke verbundenen Auswahltransistor den Grabenkondensator mit einem verringerten Serienwiderstand auszubilden, ohne daß dabei der Auswahltransistor negativ beeinflusst wird.
  • Diese Aufgabe wird durch die kennzeichnenden Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen angegeben.
  • Die Erfindung geht aus von einer Speicherzelle mit einem Grabenkondensator, bei welchem in einem Substrat ein Graben ausgebildet wird und eine untere Kondensatorelektrode, welche im unteren Grabenbereich an einer Wand des Grabens angrenzt, ein Speicherdielektrikum und eine obere Kondensatorelektrode in Form einer oberhalb des Dielektrikums angeordneten Grabenfüllung bereitgestellt werden. Ein wesentlicher Aspekt der erfindungsgemäßen Speicherzelle besteht darin, daß der das Speicherdielektrikum kontaktierende Abschnitt der Grabenfüllung des Grabenkondensators nicht-metallisch ist, die Grabenfüllung in einem Abschnitt innerhalb des Isolationskragens durch ein Metall oder ein Metallsilizid oder ein Metallnitrid gebildet ist und die Leitungsbrücke nicht-metallisch ist.
  • Mit dieser Kombination von Merkmalen kann die Aufgabe der Erfindung gelöst werden, einen möglichst niedrigen Serienwiderstand der Grabenfüllung herbeizuführen, wobei gleichzeitig bestimmte zusätzliche Bedingungen eingehalten werden können.
  • Erfindungsgemäß wird nur ein Teil des Grabens mit Metall gefüllt, wobei der das Speicherdielektrikum kontaktierende Abschnitt der Grabenfüllung nicht-metallisch ist und beispielsweise durch dotiertes polykristallines Silizium ("Polysilizium") gebildet ist. Dadurch wird der Serienwiderstand zwar nicht so stark reduziert wie bei einer durchgehenden Metallfüllung des Grabens. Das Metall befindet sich aber nicht in direktem Kontakt zum Dielektrikum. Durch diese räumliche Trennung kann keinerlei Beeinträchtigung des Dielektrikums durch angrenzendes Metall bei Temperprozessen oder auf andere Weise auftreten.
  • Ein wesentlicher Gedanke der Erfindung liegt in der Maßnahme, die Grabenfüllung in einem Abschnitt innerhalb des Isolationskragens, dem sogenannten Collar-Bereich, aus einem Metall oder einem Metallsilizid oder einem Metallnitrid zu bilden und damit elektrisch hochleitfähig zu machen. Der Collar-Bereich trägt nämlich aufgrund seines kleinen Querschnitts besonders stark zum Serienwiderstand der Grabenfüllung bei, wodurch eine niederohmige Schicht in diesem Bereich besonders wünschenswert ist.
  • Bei einer Ausführungsform wird in dem gesamten unteren Bereich des Grabens, also in dem Bereich unterhalb des Isolationskragens Polysilizium abgeschieden und lediglich innerhalb des Isolationskragens Metall eingebracht. Dies hat den prozeßtechnischen Vorteil, daß die Anforderung für die Metallabscheidung niedriger sind als bei einer vollständigen Füllung des Grabens mit Metall, da die Aspektverhältnisse noch relativ einfach zu bewältigen sind. Es ist jedoch theoretisch auch denkbar, auf dem Dielektrikum lediglich eine relativ dünne Schicht Polysilizium abzuscheiden und dann den Graben im wesentlichen bis zu der vorgesehenen Drahtbrücke mit Metall aufzufüllen.
  • Erfindungsgemäß ist vorgesehen, mindestens einen Abschnitt des Innenraums des Isolationskragens mit Metall oder Metallsilizid oder Metallnitrid zu befüllen. Es leuchtet ein, daß zur Erzielung eines möglichst niedrigen Serienwiderstands dieser Abschnitt möglichst groß sein sollte. Im bestmöglichen Fall sollte sich dieser Abschnitt über die ganze Länge des Isolationskragens erstrecken, so daß der gesamte schmale Collarbereich mit einem elektrisch hochleitfähigen Material befüllt werden würde.
  • Ein weiterer Aspekt der Erfindung liegt in der Tatsache, daß die die Verbindung zu dem Auswahltransistor herstellende Drahtbrücke getrennt von dem Collarbereich prozessiert wird und somit aus einem anderem Material als der Collarbereich hergestellt werden kann. Somit kann die Drahtbrücke aus einem Material mit niedrigerer elektrischer Leitfähigkeit geformt werden, damit der Auswahltransistor nicht negativ beeinflußt wird. Als ein bevorzugtes Material für die Drahtbrücke wird niedrig dotiertes Polysilizium gewählt.
  • Das in dem Collarbereich abgeschiedene Metall kann beispielsweise durch Wolfram oder Wolframsilizid gebildet sein.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Es zeigen:
  • Fig. 1-7 die einzelnen Schritte einer ersten Ausführungsvariante der Herstellung einer Speicherzelle;
  • Fig. 8, 9 Zwischenschritte einer zweiten Ausführungsvariante der Herstellung einer Speicherzelle.
  • In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO2-Schicht 3 und eine 200 nm dicke Si3N4-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.
  • Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N4-Schicht 4 und die SiO2-Schicht 3 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske werden unter Verwendung der Hartmaske als Ätzmaske in einem weiteren Plasma-Ätzprozeß mit HBr/NF3 Gräben 5 in die Hauptfläche 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2SO4/HF die BSG-Schicht entfernt.
  • Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.
  • Nachfolgend wird eine 10 nm dicke SiO2-Schicht 6,, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO2-Schicht 6 bedeckt mindestens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm unterhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls entfallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si3N4-Spacerabscheidung. Darauf folgend wird die SiO2-Schicht 6 auf den Wänden der Gräben 5 isotrop geätzt.
  • Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasmaätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacerschicht dient in der fertigen Speicherzelle zum Abschalten des parasitären Transistors, der sich sonst an dieser Stelle bilden würde, und bildet somit den Isolationskragen oder Collar 9.
  • Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und SiO2 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der SiO2-Schicht entfernt (siehe Fig. 2).
  • Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si3N4 geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert werden. Der Collar 9 kann auch durch andere Prozeßführung, wie beispielsweise lokaler Oxidation (LOCOS) oder Collarbildung während der Grabenätzung erzeugt werden.
  • In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweiteten Gräben veranschaulicht.
  • Anschließend erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Siliziumsubstrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO2-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n-dotiertes Gebiet 10 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 9000°C, 399 Pa, Tributylarsin (TBA) [33 Prozent], 12 min.
  • Aufgabe des n+-dotierten Gebietes ist einerseits die Verkleinerung der Verarmungszone, wodurch die Kapazität des Kondensators weiter erhöht wird. Andererseits kann durch die hohe Dotierkonzentration, die größenordnungsmäßig 1019 cm-3 beträgt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht-metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt bereitgestellt. Die erforderliche Dotierung für den ohmschen Kontakt beträgt etwa 5 × 1019 cm-3.
  • Alternativ hierzu kann die untere Kondensatorelektrode auch durch die Abscheidung einer elektrisch leitfähigen Schicht erzeugt werden, wie dies beispielsweise in der DE 199 44 012 beschrieben wurde.
  • Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 12 abgeschieden, die SiO2 und Si3N4 sowie gegebenenfalls Siliziumoxynitrid enthält. Diese Schichtabfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegenden Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 12 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), TaO5 (Tantaloxid). Auf jeden Fall wird das Kondensatordielektrikum ganzflächig abgeschieden, so daß es den Graben 5 und die Oberfläche der Siliziumnitridschicht 4 vollständig bedeckt (siehe Fig. 3).
  • Anschließend beginnt in Fig. 4 die Bildung der oberen Kondensatorelektrode 18. Dabei wird zunächst eine ca. 200 nm dicke in-situ dotierte Polysiliziumschicht 13 abgeschieden. Wie zu sehen ist, bildet sich bei der Abscheidung der Polysiliziumschicht 13 ein Hohlraum im unteren Grabenbereich.
  • Darauf folgend wird die Polysiliziumschicht 13 isotrop zurückgeätzt, beispielsweise durch Plasmaätzen mit SF6, wodurch das Polysilizium bis knapp oberhalb des unteren Randes des Isolationskragens 9 wieder entfernt wird, wie in Fig. 5 zu sehen ist.
  • Anschließend wird eine Metallschicht abgeschieden und isotrop beispielsweise mit SF6 zurückgeätzt, so daß es als Metallstopfen 14 im oberen Bereich des Grabens 5 verbleibt.
  • Darauf folgend wird der Isolationskragen 9 und das Dielektrikum 12 isotrop bis unterhalb der Oberfläche des Metallstopfens 14 zurückgeätzt, so daß sich der in Fig. 6 gezeigte Aufbau ergibt. Dies kann beispielsweise durch naßchemisches Ätzen mit H3PO4 und HF erfolgen.
  • Darauf folgend wird ein DRAM-Prozeß durchgeführt, durch den die obere Kondensatorelektrode geeignet strukturiert und an daß Source-/Drain-Gebiet eines Auswahltransistors angeschlossen wird. Dabei kann der Auswahltransistor selbstverständlich auch als vertikaler Transistor realisiert werden.
  • Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Implantation durchgeführt, bei der ein n-dotiertes Gebiet 17 in der Seitenwand jedes Grabens 5 im Bereich der Hauptfläche 2 gebildet wird. Wie in Fig. 7 gezeigt ist, wird oberhalb der oberen Kondensatorelektrode 18 verbliebener Freiraum in dem jeweiligen Graben 5 durch Abscheidung von in-situ-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF6 mit einer Polysiliziumfüllung 16 aufgefüllt. Die niedrig dotierte Polysiliziumfüllung 16 wirkt als Anschlußstruktur oder sogenannte Leitungsbrücke ("buried strap") zwischen dem n-dotierten Gebiet 17 und dem Metallstopfen 14 der oberen Kondensatorelektrode.
  • Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dargestellt). Durch nicht-selektives Plasma-Ätzen von Silizium, SiO2 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit O2/N2 durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N4-Schicht und durch Abscheidung einer 250 nm dicken SiO2- Schicht in einem TEOS-Verfahren und anschließendes chemisch- mechanisches Polieren werden die Isolationsstrukturen 8 fertiggestellt. Durch Ätzen in heißer H3PO4 wird nachfolgend die Si3N4-Schicht 4 und durch Ätzen in verdünnter Flußsäure die SiO2-Schicht 3 entfernt.
  • Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n-dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Substratbereichs, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n+-dotiertes Gebiet, das benachbarte untere Kondensatorelektroden 11 miteinander verbindet, gebildet (sogenannter "buried-well implant").
  • Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid sowie die Gate-Elektroden 20, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 19 definiert werden.
  • Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.
  • Bei der in den Fig. 1 bis 7 beschriebenen Ausführungsvariante wird zuerst die Spacerschicht 9 gebildet und anschließend das Polysilizium in den Graben 5 eingefüllt.
  • In den Fig. 8 und 9 ist eine hierzu alternative Ausführungsvariante dargestellt, bei der zuerst das Polysilizium in den Graben 5 eingefüllt und anschließend die Spacerschicht 9 gebildet wird.
  • Es wird zunächst die Erzeugung von Gräben 5 in die Hauptfläche eines Substrats 1 in ebensolcher Weise durchgeführt, wie es bereits im Zusammenhang mit der ersten Ausführungsvariante beschrieben wurde.
  • Dann wird in einem mehrstufigen Prozeß (TEAS-Abscheidung, anschließender Resistfill, Resist-Recess-Ätzung, TEAS-Entfernung im oberen Bereich, TEOS-Abscheidung mit anschließendem Temperschritt, Oxid-Strip, NO-(Dielektrikum) und Polysilizium-Abscheidung mit anschließendem Poly-Recess) der Graben 5 mit dem Dielektrikum 12 und dem polykristallinen Silizium 13 bis zu einer vorgegebenen Höhe im oberen Grabenbereich geformt. Oberhalb davon wird anschließend die Spacerschicht 9 abgeschieden, so daß die in Fig. 8 gezeigte Struktur resultiert.
  • Darauf folgend wird ein Metall abgeschieden und isotrop zurückgeätzt, so daß innerhalb des Collars 9 Metallstopfen 14 verbleiben, wie in Fig. 9 dargestellt.
  • Nach einem Rückätzen des Collars 9 kann dann der DRAM-Prozeß im Prinzip wie in Fig. 7 gezeigt durchgeführt werden, wobei der obere Teil des Metallstopfens 14 mit einer Leitungsbrücke 16 aus niedrig dotiertem polykristallinem Silizium verbunden wird.
  • Wie in Fig. 9 zu sehen ist, besteht ein Vorteil der zweiten Ausführungsvariante darin, daß der Metallstopfen 14 sich exakt bis zum unteren Rand des Collars 9 erstreckt, während sich bei der ersten Ausführungsvariante bei der Poly-Recess- Ätzung bei schon vorhandenem Collar 9 der Ätzstopp nicht so exakt steuern läßt.

Claims (9)

1. Speicherzelle mit
einem Substrat (1), in welches ein Grabenkondensator und ein mit diesem durch eine Leitungsbrücke (16) elektrisch verbundener Auswahltransistor geformt sind, wobei
der Grabenkondensator einen Graben (5) aufweist und aus einer im unteren Grabenbereich an einer Wand des Grabens (5) angrenzenden unteren Kondensatorelektrode (10), einem Speicherdielektrikum (12) und einer oberen Kondensatorelektrode in Form einer oberhalb des Speicherdielektrikums (12) eingebrachten Grabenfüllung gebildet ist,
in einem oberen Abschnitt des Grabens (5) eine an eine Wand des Grabens (5) angrenzende Spacerschicht (9) vorgesehen ist, und
dadurch gekennzeichnet, dass
der das Speicherdielektrikum (12) kontaktierende Abschnitt der Grabenfüllung nicht-metallisch ist,
die Grabenfüllung in einem Abschnitt innerhalb der Spacerschicht (9) durch ein Metall oder ein Metallsilizid oder ein Metallnitrid gebildet ist, und
die Leitungsbrücke (16) nicht-metallisch ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der das Speicherdielektrikum (12) kontaktierende Abschnitt der Grabenfüllung durch dotiertes polykristallines Silizium gebildet ist.
3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Grabenfüllung in dem Abschnitt innerhalb der Spacerschicht (9) durch Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen oder einem aus diesen Metallen gebildeten Silizid oder Nitrid geformt ist.
4. Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leitungsbrücke aus dotiertem polykristallinem Silizium geformt ist.
5. Verfahren zur Herstellung einer Speicherzelle mit den aufeinander folgenden Schritten
- Ausbilden eines Grabens (5) in einem Substrat (1),
- Bilden einer Spacerschicht (9) aus einem isolierenden Material im oberen Grabenbereich,
- Bereitstellen einer unteren Kondensatorelektrode (10), welche im unteren Grabenbereich an eine Wand des Grabens (5) angrenzt, eines Speicherdielektrikums (12) und einer oberen Kondensatorelektrode, wobei
- die obere Kondensatorelektrode durch Einbringen einer Grabenfüllung in den Graben (5) erzeugt wird, welche in einem das Speicherdielektrikum (12) kontaktierenden Abschnitt nicht-metallisch ist, und in einem Abschnitt (14) innerhalb der Spacerschicht (9) durch ein Metall oder ein Metallsilizid oder ein Metallnitrid gebildet ist,
- Bilden einer Source-Elektrode, einer Drain-Elektrode (19), einer Gate-Elektrode (20) und eines leitenden Kanals, wodurch der Auswahltransistor hergestellt wird, wobei
- die Source- oder Drain-Elektrode (19) mit der oberen Kondensatorelektrode durch eine nicht-metallische Leitungsbrücke (16) elektrisch leitend verbunden wird.
6. Verfahren zur Herstellung einer Speicherzelle mit den aufeinander folgenden Schritten
- Ausbilden eines Grabens (5) in einem Substrat (1),
- Bereitstellen einer unteren Kondensatorelektrode (10), welche im unteren Grabenbereich an eine Wand des Grabens (5) angrenzt, eines Speicherdielektrikums (12) und eines ersten Abschnitts (13) einer oberen Kondensatorelektrode, wobei
- der erste Abschnitt (13) der oberen Kondensatorelektrode durch Einbringen einer Grabenfüllung in den Graben (5) erzeugt wird, welche in einem das Speicherdielektrikum (12) kontaktierenden Abschnitt nicht-metallisch ist,
- Bilden einer Spacerschicht (9) aus einem isolierenden Material im oberen Grabenbereich,
- Erzeugen eines zweiten Abschnitts (14) der oberen Kondensatorelektrode durch Einbringen eines Metalls oder eines Metallsilizids oder eines Metallnitrids innerhalb der Spacerschicht (9);
- Bilden einer Source-Elektrode, einer Drain-Elektrode (19), einer Gate-Elektrode (20) und eines leitenden Kanals, wodurch der Auswahltransistor hergestellt wird, wobei
- die Source- oder Drain-Elektrode (19) mit der oberen Kondensatorelektrode durch eine nicht-metallische Leitungsbrücke (16) elektrisch leitend verbunden wird.
7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass der das Speicherdielektrikum (12) kontaktierende Abschnitt der Grabenfüllung durch dotiertes polykristallines Silizium geformt wird.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die obere Kondensatorelektrode in dem Abschnitt (14) innerhalb der Spacerschicht (9) durch Wolfram, Titan, Molybdän, Tantal, Kobalt, Nickel, Niob, Platin, Palladium und den Seltenerdmetallen oder einem aus diesen Metallen gebildeten Silizid oder Nitrid geformt ist.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Leitungsbrücke (16) aus dotiertem polykristallinem Silizium geformt wird.
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TW (1) TWI269430B (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10310811A1 (de) * 2003-03-12 2004-09-30 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE102004012855A1 (de) * 2004-03-16 2005-10-13 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
DE102004040046A1 (de) * 2004-08-18 2006-03-30 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator
DE102004049667B3 (de) * 2004-10-12 2006-05-18 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator
DE10248767B4 (de) * 2001-10-19 2011-12-29 Qimonda Ag Prozessablauf für einen Opferkragen mit Polysiliziumhohlraum

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586300B1 (en) * 2002-04-18 2003-07-01 Infineon Technologies Ag Spacer assisted trench top isolation for vertical DRAM's
US20050221557A1 (en) * 2004-03-30 2005-10-06 Infineon Technologies Ag Method for producing a deep trench capacitor in a semiconductor substrate
JP4177786B2 (ja) * 2004-05-26 2008-11-05 株式会社東芝 半導体装置
CN100437982C (zh) * 2004-10-10 2008-11-26 茂德科技股份有限公司 动态随机存取存储器及其形成方法
US7078756B2 (en) * 2004-12-06 2006-07-18 International Business Machines Corporation Collarless trench DRAM device
US7750388B2 (en) * 2007-12-20 2010-07-06 International Business Machines Corporation Trench metal-insulator metal (MIM) capacitors
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
WO2015047233A1 (en) * 2013-09-25 2015-04-02 Intel Corporation Methods of forming buried vertical capacitors and structures formed thereby
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
DE19947053C1 (de) * 1999-09-30 2001-05-23 Infineon Technologies Ag Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945704A (en) * 1998-04-06 1999-08-31 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
DE19944012B4 (de) * 1999-09-14 2007-07-19 Infineon Technologies Ag Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
US6503798B1 (en) * 2000-06-30 2003-01-07 International Business Machines Corporation Low resistance strap for high density trench DRAMS
US6452224B1 (en) * 2001-07-23 2002-09-17 International Business Machines Corporation Method for manufacture of improved deep trench eDRAM capacitor and structure produced thereby
US6573136B1 (en) * 2002-05-30 2003-06-03 Infineon Technologies Ag Isolating a vertical gate contact structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
DE19947053C1 (de) * 1999-09-30 2001-05-23 Infineon Technologies Ag Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10248767B4 (de) * 2001-10-19 2011-12-29 Qimonda Ag Prozessablauf für einen Opferkragen mit Polysiliziumhohlraum
DE10310811A1 (de) * 2003-03-12 2004-09-30 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
DE10310811B4 (de) * 2003-03-12 2006-07-27 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist
DE102004012855A1 (de) * 2004-03-16 2005-10-13 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
DE102004012855B4 (de) * 2004-03-16 2006-02-02 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
DE102004040046A1 (de) * 2004-08-18 2006-03-30 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator
US7195973B2 (en) 2004-08-18 2007-03-27 Infineon Technologies Ag Method for fabricating a trench capacitor with an insulation collar and corresponding trench capacitor
DE102004040046B4 (de) * 2004-08-18 2008-04-30 Qimonda Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, und entsprechender Grabenkondensator
DE102004049667B3 (de) * 2004-10-12 2006-05-18 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle und entsprechender Grabenkondensator

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US20020190298A1 (en) 2002-12-19
TWI269430B (en) 2006-12-21
DE10128718B4 (de) 2005-10-06

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