JPH02119176A - ダイナミックランダムアクセスメモリセル並びにその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体デバイス並びにそのようなデＩ（イスの
製法に関するものであり、特にダイナミックメモリセル
並びにそのようなセルの製造工程に関するものである。

〈従来の技術と解決すべき問題点〉 ダイナミー、り（０）ランダムアクセスメモリ（ＲＡＭ
）デバイスには、所謂“折り畳み形ビットラインパ配列
で構成されていて、同相ノイズ成分の抑圧を達成するも
のがある。折り畳み形ビットラインのレイアウトに関し
ては１例えば、ノーウッド他の米国特許第４，６３８，
９８７号に見られ、また折り畳み形ビットラインの変形
改良に関しても米国特許第４，８５８，３７７号、第４
，７０１，８８５号に開示されている（両特許に係る出
願人は、テキサス　インスツルメンツ　インコーホレイ
テッドである）、標準的な折り畳み形ビットラインのレ
イアウトの場合には、ワードラインとビットラインの交
点のすべてにはセルを配置することができないという意
味で、正面な交点アレイが実現不可能である。従前の折
り畳み形ビットラインのレイアウトでは。

これら両ラインの交点の半分だけにセルを配置すること
ができるのである。

く問題点を解決するための手段〉 本発明の主要な目的は、折り畳み形ビットラインのレイ
アウトを用いるタイプのダイナミックメモリセルアレイ
の改良されたものであって、特に全部の交点にセルの配
列されたセルアレイを提供することである０本発明の第
２の目的は、交点配列がより容易に構成され、ひいては
、半導体バー表面１に占める面積が最小となるようなダ
イナミックメモリセルを提供することである０本発明の
第３の目的は、サイズがより小さく、かつ最適なレイア
ウトのメモリデバイスとそのようなデバイスを製造する
製法を提供することである。

本発明の一実施例によれば、ダイナミックランダムアク
セスメモリのセルアレイが蓄積用コンデンサとアクセス
トランジスタとを有しており、これらの素子は、半導体
バーの表面上の箇所、例えば半導体バーの表面から内部
に向けてエツチングされたトレンチによって膨出された
柱状体の側壁上に形成されている０本例のセルごとの蓄
端用コンデンサでは、柱状体の側壁が一方の電極として
用いられ、多結品性シリコンのプラグ、すなわちウェブ
が他方の電極として用いられている。各アクセストラン
ジスタのチャンネルが、柱状体の僅かな一部分に過ぎな
い側壁の上方部に形成され、該トランジスタのソース領
域が、コンデンサ領域の上方縁端部を用いて画成され、
さらに該トランジスタのＮ＋　ドレイン領域が柱状体の
上面に確保されている０本発明による交点アレイは、上
面沿いに、この場合には柱状体間上面′に延在する一対
の積み重ねられた導電性ストリップである２木の隣接ワ
ードラインを併合させることにより、さらにはチャンネ
ル領域でこれら導電性ストリップからトレンチ内下方に
交番的に互い違いに伸長して設けられた突出部でトラン
ジスタゲートを形成することにより、実現可衡になった
ものである。

本発明の新規な特徴と信じられる特性は、頭記の特許請
求の範囲に記述されているが、本発明それ自体、並びに
上記以外の目的、本発明の利点は、添付図面と照らし合
わせて、特定の実施例に関する下記の詳細な説明を参照
すれば理解されよ〈実施例〉 第１図は１本発明の実施例として構成されたダイナミッ
クＲＡＭセルアレイの極小部分の平面図であり、第２図
、第２ａ図、第３ａ図ないし３ａ図は、第１図のメモリ
セルの模式的電気配線図と断面図である。第１図で概観
されるところによれば、トランジスタ１個のセルｌＯが
４個含まれており、各セルはアクセストランジスタ１１
と蓄積用コンデンサ１２を有しく第２図）、これらセル
の各々は柱状体１３上（ドレイン領域１？）ないしはこ
れの周辺（ゲート酸化物２９、ソース領域１９）に形成
されており（第３ａ図）、柱状体１３は、シリコン／＜
　−１４の上面に膨出されている。金属製のビットライ
ン１５は、セルの列の頂部を交叉して延在しており、接
触部１６で各アクセストランジスタ１１のドレイン領域
１７に対して金属シリコン間の接触が施されてｔｌ）る
、各セルのコンデンサ１２には、セルアレイ全体に貫通
埋設されて延在する多結晶性シリコンのグリッド（格子
）、すなわちウェブ１８が含まれてし＼て共通電極を構
成し、この共通電極は、セルとは隔たったチップの表面
沿いの適所で、Ｖｄｄのような電圧源に接続されること
になろう、つまり、多結晶性シリコンのウェブ１８は、
柱状体１３間の間隙の低部を充填する電極と考えてよく
、該ウェブには、柱状体１３がそこを貫いて上方に突出
するための穴が設は−られている。各コンデンサの他方
の電極は、柱状体１３の囲りに各セルごとに形成された
ソース領域１９であり、このソース領域（半導体領域）
はこの場合には、反対側の電極でもあるウェブ１８上の
電圧により反転される。但し、他の実施例では、電極（
ウェブ）　１８が接地され、かくて領域１９がＮ型イオ
ン打ち込みか、あるいは拡散により形成されることがあ
る。柱状体１３の囲りのコンデンサ（ソース）領域１９
は、柱状体１３間のトレンチ底部にあるフィールド酸化
物層２１で相互に分離されており、フィールド酸化物の
直下には、Ｐ＋型のチャンネルストップ領域２２が設け
られている。第１〜３図のセルｌＯの７レイにおいて、
互いに隣接するビットライン１５．１５各対は、第２ｄ
図に見られるように、センス増幅器２０に接続されてお
り、これらセンス増幅器は、上述の米国特許部４．８３
８，８８７号、第４，１３５８．３７７号、第４，７０
１，８８５号に開示されたタイプのものであってもよい
。

本発明の実施例によれば、第１ないし第３図のセルアレ
イにおける２木ずつのワードラインが、積み重ねられた
多結晶性シリコンのストリップ２３．２４から成ってお
り、このストリップ２３．２４はビットライン１５に直
交して略凹−面上沿いに延在している。これらストリッ
プ２３．２４の各々は、１本の柱状体１３ごとに交番し
て、トランジスタゲート２５（第３ａ図）又はトランジ
スタゲート２６（第３ｂ図）を有しており、これらスト
リップ２３．２４は、その側縁部から垂下して柱状体１
３の側壁２７に隣接する凹部中の下方に伸長してそこで
、垂下した各側縁部ごとに、側壁２７がトランジスタ１
１のチャンネルを形成している。各アクセストランジス
タ１１のソース領域は、コンデンサ１２の半導体領域１
９の上方縁部２８によって画成されている。そして。

ゲート酸化物２９がゲート２５又はゲート２６を、チャ
ンネル２７から分離している。柱状体１３間の間隙の上
方部、すなわち多結晶性シリコンのウェブ１８の−［一
部は、酸化物３０で充填されており、そして当然のこと
ではあるが１層間酸化物３１．３２が、第１、第２レベ
ルの多結晶性シリコン層２３．２４、さらに金属ビット
ライン１５を分離する。

第２ａ図を参照すると明らかなように、２木の隣接する
ワードライン２３．２４を互いの水平部どうしで積み重
ねるという構造の利点は、折り畳み形ビットラインのレ
イアウトを利用して、ラインのすべての交点にセルを配
置して成るアレイが実現＋１７能であるということであ
る。ビットライン１５の６対は、アレイのいずれかの終
端側部でセンス増幅器２０に接続され、本実施例では、
センス増幅器は内終端側部に千鳥に振り分けられるよう
にして設けられており、つまりアレイの一方の終端側部
と他方の終端側部とに交番配置されている。但し、セン
ス増幅器がもっと狭いレイアウトに納められる場合には
、センス増幅器全部を一方の終端側部に置くことができ
る。ワードライン（２３，２４のラインをまとめて考慮
するとして）とビットライン１５のすべての交点にセル
１０が配置されているということに注目していただきた
い、これにより、第２ｂ図に見られるような通常の正面
なレイアウトに比較して、より集積度の高いアレイとす
ることができる０通常のレイアウトであると、正面な折
り畳み形ビットライン構造を用いる場合には、ビットラ
イン１５とワードライン２３°の交点の半分に関しては
、セルｌＯなしであることが必要なのである。交点アレ
イに関しては、リチャードソン（Ｒｉｃｈａｒｄｓｏｎ
）他により開示されたセルを用いてこれを構成した。か
かるセルは１９８５年のＰｒｏｃｅｅｄｉｎｇ　Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎｉｃ　ｌ１ｅ
ｖｉｃｅ　Ｍｅｅｔｉｎｇの７１４〜７１７頁に記載さ
れているが、上述の特許明細書の記載によれば、折り畳
み形に準するビットライン配列が必要である。

第１図ないし第３図のセルを製造する方法に関し、第４
ａ図ないし第４ｃ図を参照して以下に説明しよう、出発
材料は、半導体用のＰ型車結晶シリコンのスライスであ
り、図示しであるバー１４の部分は、スライスのほんの
微小部分にすぎない、第１図のセルは、当然ではあるが
、１つのバー１４上の４メガビツト又はＩＢメガビット
のうちのたった４ビツト（４個）だけであり、そして恐
らく、１枚のスライス上に一度に数百側のバーが形成さ
れることになろう、セルアレイを製作するのに用いられ
る工程だけを以下に記載することになるが、デバイスの
周辺部は、今日、常法であるようなＣＭＯＳプロセス法
を用いて製作されることもあろうし、あるいはそれに加
えてバイポーラデバイスが同様に含まれていてもよいこ
とは了解されよう、まず第一に、酸化シリコンの被膜が
、スライスを高温で蒸気に晒すことで熱成長され、そし
て第４ａ図で明らかなように１、砒素のイオン打ち込み
が施されて、Ｎ′″層３５が画成され、この層３５がや
がて埋め込みＮ０ドレイン領域１７になる。このイオン
打ち込みは、周辺部では、必要とされるマスクが施され
ることになる０次いで、窒化シリコン層３Ｂが酸化物層
３５上に乗せられて、酸化物と窒化物の層がホトレジス
トを用いてパターン化され、柱状体が残るように、トレ
ンチがエツチングされるべき領域を被覆せずにしておく
０次に１反応性イオンエツチング法を用いて、これらト
レンチを指向して大兄６ないし８ミクロンの深さまでエ
ツチングが施され、その結果、第４ａ図に見られるよう
に、直立する柱状部１３が膨出して残される。フィール
ド醇化物層２１を生成すべく、薄い熱酸化物被膜が柱状
部１３の側壁上に成長させられ、続いて、薄い窒化物被
膜３７がそこに被着され、柱状体１３の側壁をこの酸化
物層３５上で被覆する。そして異方性エツチング法を用
いて、この窒化物層Ｉ７を柱状体１３間の底部平担面か
ら取り除く、ここで行なわれるポロンの打ち込みにより
、Ｐ４″型チャンネルストップ領域２２となる予定のも
のが画成される。

ポロン打ち込みに続いて、酸化により、フィールド酸化
物２１が画成される。窒化物層３７はエツチングにより
除去され、側壁が洗浄されて、コンデンサ用の誘電体３
８が、第４ｂ図で見られるように、酸化物熱成長により
、あるいは酸化物熱成長と窒化物成長とにより画成され
る。ドーピングされた多結晶性シリコンの被着が次いで
行なわれ、柱状体１３間の間隙が充填される。そして、
ここに異方性エツチングが施されて、このドーピングさ
れた多結晶性シリコンは、柱状体１３の高さの約３分の
２のレベルまで下方に向って除去され、その結果、プラ
グ、すなわちウェブ１８が残る０次に、もとからあった
窒化物層３８が剥離除去され、また柱状体１３の露出し
た側壁や頂部上に残存している酸化物はいずれも同様に
して除去される。そして高濃度にドープされたＮ＋領域
１７上には、厚い酸化物層３９が、一方、側壁上には、
薄い酸化物４０が、同様にウェブ１８の頂部上には、酸
化物が、それぞれ熱酸化により生成させられる。窒化シ
リコンの被膜をこの酸化物上に乗せることでエッチング
ストッブとして機能させるのがよい、柱状体１３間の領
域の上方部（ウェブ１８の上方部分）は、被着酸化物４
２で充填され、その被着酸化物は、柱状体１３頂部のレ
ベルまでエツチングして戻される。交番して設けられる
ゲート２５又は２６が予定されている箇所上に孔の部分
が露出するようなホトレジストマスクを用いて、このマ
スクを介して異方性エツチングが施されて、半数のゲー
トの画成が予定される箇所に凹部４３が刻設される。第
１図と第３ａ図ないし第３ｄ図に戻ってこれらを参照す
ると明らかなように、第ルベルの多結晶性シリコンが次
に被着され、それがさらにパターン化されて、メトリー
２プ２４とゲート２６が残される。この第ルベルの多結
晶性シリコン層２４が酸化されて、レベル間酸化物３１
となり、それから、次いで、第２の凹部群が（凹部４３
のように）別のホトレジストマスキング操作を用いてエ
ツチングされ、結局、他の半数のセル用のゲート２５が
第２レベルの多結晶性シリコン層２３で製作されるのを
可能にする。上記工程の終了までに、多結晶性シリコン
層２３が酸化物３１上に被着され、これが第２の凹部群
４３中に伸長した後に、ホトレジストでパターン化され
る。第２レベルの多結晶性シリコン層２３が酸化されて
酸化シリコン層３２が生成され、それから、厚い酸化物
４４が被着される。そして別のホトレジストマスキング
操作を用いて接触部１Ｂ用に開孔が施され、続いて金属
層１５の被着とパターン化が行われてビットライン１５
が残される。

これまでは、柱状体型のセルを開示してきたが、本発明
の概念は、種々の他の型のセル、例えば既述のリチャー
ドソン他の論文中に開示されているようなトレンチ型の
セル、あるいはこのトレンチ型に属する様々のセルなど
にも適用可能である。

本発明は例示の実施例に関連させて説明してきたが、本
記載は限定した意味に解釈されるべき理由はない０例示
の実施例の種々な変形態様、並びに本発明のその他の実
施例は本明細書に関連する接衝分野に熟練する者にとっ
て明らかであろう。

それ故に、頭記の特許請求の範囲は、本発明の真の範囲
内に入るものとして、いかなる変形態様や実施例をも包
含するもとする。

本発明を要約すると次のようになる。ダイナミックラン
ダムアクセスメモリセルが開示されているが、これは半
導体バーの表面内部にエツチングされたトレンチにより
膨出された柱状体１３の側壁上に形成されたアクセスト
ランジスタ１１と蓄積用コンデンサ１２とを有している
。セルごとの蓄積用コンデンサ１２は一方の電極として
柱状体１３の側壁を利用し、もう一方の電極として多結
晶性シリコンのプラグ、すなわちウェブ１８を利用する
。各アクセストランジスタ１１のチャンネルは、柱状体
１３の僅かな一部分である側壁２７の上部に形成され、
このトランジスタ１１のソース領域としては。

コンデンサ領域の上方縁端部が用いられ、柱状体１３の
頂部には、Ｎｏ　ドレイン領域を有する。柱状体１３間
のトレンチ上方の面沿いに積み重ねられて延在する１対
の導電性ストリップとして２木の隣接ワードライン２３
．２４が併合され、且つチャンネル領域で、これらスト
リップ２３．２４からトレンチ内部下方に交番的に互い
違いに伸長して設けられた突出部２５．２６によりトラ
ンジスタのゲートを形成することで交点アレイの製造が
可能である。

以上の記載に関連して、更に下記の各項を開示する。

（１）半導体物質の表面にマスク用材料を塗布し、露出
されたトレンチ領域があられれるよう選択的に被膜を除
去し、 数表ぎにおいて柱状体の行と列のパターンを残存させる
よう、該トレンチ領域における該表面の内部へトレンチ
をエツチングし、 導電ウェブが該柱状体の側壁にあるコンデンサ領域を囲
むよう、該コンデンサ領域の各々は該トレンチの底部に
ある分離手段により他の柱状体のコンデンサ領域から分
離されるよう、該柱状体の頂部より実質的に低いレベル
まで導電ウェブで該トレンチを充填させ、 該柱状体の各々の頂部にトランジスタのドレイン領域を
生成させ、且つ、各々の列用のビットラインを生成させ
るため躍層する導電体により各々の行にある柱状体のす
べてのトランジスタのドレイン領域を共通接続し、・ ワードラインが該ビットラインに垂直な該面に沿って伸
長するように、各々の行の柱状体間のトレンチの各々に
一対の重積するワードラインを形成し、且つ、セルの行
にあるトランジスタのゲート領域がセルの各々の行用の
一対のワードラインの一つと交互に接続されるよう、該
導電ウェブの上方部と柱状体の頂部におけるトランジス
タのドレイン領域間の柱状体の側壁に沿って伸長するよ
う、各々の柱状体用のトランジスタのゲート領域を形成
する。

工程から成る。

アレイの各々のセル用に蓄積コンデンサとアクセス拳ト
ランジスタを有する型のトランジスタ１個のダイナミッ
ク・ランダム・アクセス・メモリの製法。

（２）該導電ウェブと該ワードラインは、多結晶性シリ
コンを含む物質を成分とする。付記第１項による方法。

（３）該導電性ウェブは、該アレイ内のセルのすべての
コンデンサの一つの電極となる、付記第１項による方法
。

（０該導電ウエブは、半導体表面を反転させることによ
り該コンデンサを創り出すために電圧源に接続される、
付記第３項による方法。

（５）該トレンチのエツチングの該工程に先だって実施
されるＮ＋打ち込みにより該トランジスタのドレイン領
域を形成する工程を含む、付記第１項による方法。

（６）該トランジスタゲートと柱状体の側壁との間並び
に躍層するワードライン間に絶縁性被膜を形成する工程
を含む、付記第１項による方法。

（７）半導体上表面上に形成された第１のソース／ドレ
イン領域とトレンチ上方部に沿って半導体素子に形成さ
れたチャンネル領域を含むトランジスタと、 トレンチ内下方部に形成された第１のコンデンサ領域と
、 第１のコンデンサ領域に隣接する半導体素子に形成され
トランジスタチャンネル領域方向に伸長する第２のコン
デンサ領域と、 第１と第２のコンデンサ領域間に電気的分離を与えるた
めに第１と第２のコンデンサ領域間に配置された絶縁層
と。

層のうち一つの層がトランジスタ用の制御ゲートを形成
するチャンネル領域に沿ってトレンチ内上方部中に突出
するセグメントを含むような一対の層であり、第１のソ
ース／ドレイン領域に隣接する半導体素子の上表面に沿
って伸長し、各々の層が相互に電気的に分離されている
一対の重積する導電層と、 から成り、 上表面を有しまたその内部に形成され上表面方向に伸長
するトレンチ上方部と半導体中の上方表□面から離れて
伸長するトレンチ下方部を含むトレンチ領域を有する半
導体上に形成するグイナミック拳ランダム・アクセス・
メモリセル。

（８）第１のコンデンサ領域はポリシリコン材料から成
る、付記第７項によるセル。

（９）第２のコンデンサ領域は、電圧が第１のコンデン
サ領域に印加される時反転をなす、付記第７項のセル。

（１０）該導電層上と第１のソース／ドレイン領域上に
伸長するビットラインを更に含む、付記第７項によるセ
ル。

（１１）第１のソース／ドレイン領域、チャンネル領域
、第２のコンデンサ領域がその上に形成されるような半
導体柱状部をトレンチ領域が画定する、付記第７項によ
るセル。

（１２）　トレンチ領域は、半導体素子上表面に沿う行
・列配列の、複数個の追加の半導体柱状体を画定し、第
１のコンデンサ領域は複数個の柱状体の周囲に伸長する
ことにより導電性ウェブを形成し、各々の柱状体はトラ
ンジスタと第２のコンデンサ領域を含み、その組合わせ
がメモリ・セルの交点アレイを形成し、Ｕつ 重積する一対の導電層はセルの列用のワードラインを形
成し、数層の各々はチャンネル領域に沿うトレンチ上方
部中に突出するセグメントを含んで列の別個のトランジ
スタ用に制御ゲートを形成する、 付記第１１項によるセル。

（１３）重積する層の各々はトレンチ上方部中へ突出す
る複数個のセグメントを含んでセルの列用に制御ゲート
を形成し、別個の層からの突出するセグメントは互い違
いのセルトランジスタを同時に導電を制御するよう互い
違いに配列されている。付記第１２項によるセル。

（１４）半導体素子は単結晶のシリコンから成り、第１
の導電領域は多結晶性シリコンから成る。付記第７項に
よるセル。

（１５）第２のコンデンサ領域の一部は、トランジスタ
用の第２のソース／ドレイン領域を含む、付記第７項に
よるセル。

（１８）半導体素子は際だったＰ型シリコンであり、ソ
ース／ドレイン領域はＮ＋型シリコンである、付記第１
５項によるセル。

（１７）内部に形成されて、半導体上表面に向って伸長
する上方部を含み且つ上表面から離れて半導体素子中へ
伸長する下方部を含むトレンチ領域を有する上表面のあ
る半導体素子と、 半導体上表面上に形成された第１のソース／ドレイン領
域並びにトレンチ上方部に沿って形成されたチャンネル
領域と、トレンチ下方部に形成された第１のコンデンサ
領域と、第１のコンデンサ領域に隣接するトレンチ下方
の半導体素子に形成されてトランジスタのチャンネル領
域方向に伸長する第２のコンデンサ領域と、該第１と第
２のコンデンサ領域間に電気的絶縁を与えるよう配設さ
れた絶縁層とをそれぞれ含む、トランジスタ１個型のメ
モリセルの７レイと、 第１の複数個のメモリセルに隣接する半導体素子の上方
表面に沿って伸長する相互に電気的に分離された一対の
重積する導電層と、 から成り、 重積コンデンサに結合されたトランジスタを含むセルの
アレイで形成された型のメモリデバイス。

（１８）数層の各々はトレンチ上方部中に突出している
セグメントから成り、第１の複数個のメモリセルのトラ
ンジスタのチャンネル領域用の制御ゲートを形成する、
付記第１７項によるデバイス。

（１９）第１の複数個のメモリセルはセルのアレイで行
を形成し、 各々のワードラインに付属する制御ゲートは、各々のワ
ードラインが行に沿う交互のセルを制御するよう交互に
配列されている、 付記第１８項のデバイス。

（２０）　トレンチ領域は相互接続されて、メモリセル
が形成されている箇所の上と周辺にある複数個の柱状体
を画定する、 付記第１７項によるデバイス。

（２１）ｆｆｉ　ｌの複数個のメモリセルはセルのアレ
イで行を形成し、 数層の各々はトレンチの上方部中に突出するセグメント
から成り、第１の複数個のメモリセルのトランジスタチ
ャンネル領域用の制御ゲートを形成し、 トレンチ領域は相互接続されて、その上と周囲にメモリ
セルが形成されている複数個の柱状体を画定し、 数列の各々のセルの第１のコンデンサ領域は相互接続さ
れている、 付記第１７項によるデバイス。

（２２）半導体素子は主として低濃度にドープされた単
結晶性シリコンから成り第１のコンデンサ領域は多結晶
性シリコンから形成される、 付記第２１項によるデバイス。

（２３）セルの７レイは行と列に配列され、該デバイス
は各々の列に沿うビットラインと複数個の付加した対の
重積するワードラインから成り、各々の対はアレイの行
に沿って伸長し、各々の対のワードラインは行の交互の
セルのゲートに接続され、これにより各々のビットライ
ンとワードラインの対の交差箇所に配設されたメモリセ
ルで交点アレイを生成させる、付記第２１項によるデバ
イス。

（２４）複数個のビットライン並びにビットラインと交
差する複数個の重積する対のワードラインと。

セルの行に沿うトランジスタのうち交互のトランジスタ
のゲートに接続された一対のワードラインを有するよう
な、チャンネル領域とチャンネル領域を介して導通を制
御するためのゲートを有するトランジスタから成り、セ
ルの行と列を形成するようビットラインとワードライン
の対の交点に配設されたメモリセルと、 から成り、 各々のセルはトランジスタを含み、 メモリセルの７レイで形成されたタイプのメモリデバイ
ス。

（２５）複数個のワードラインの対用に、各々のワード
ラインは行においてトランジスタゲートに交互に接続さ
れて、ビットラインとワードラインの対の各々の交差す
る箇所においてメモリセルを有する交点アレイを与える
。付記第２４項のデバイス。

（２８）ビットラインの隣接する対が、折り畳み形ビッ
トライン配列でセンス増幅器に接続されている、付記第
２５項によるデバイス。

（２７）該セルの各々はトランジスタソース領域と結合
した蓄積コンデンサから成り、各々のセルトランジスタ
はビットラインと結合したソース／ドレイン通路を含む
、付記第２５項によるデバイス。

（２８）該セルの各々が、上表面とその中に形成された
複数個のトレンチ領域を有する半導体素子に沿って形成
されており、各々のトレンチ領域は半導体上表面に向っ
て伸長しているトレンチ上方部と上表面から遠ざかって
半導体素子中に伸長しているトレンチ下方部を含み、 各々のメモリセルは、半導体上表面上に形成された第１
のソース／ドレイン領域と、トレンチ下方部に形成され
た第１のコンデンサ領域と第１のコンデンサ領域に隣接
する半導体素子に形成された第２のコンデンサ領域とを
含み、 各セル用にトランジスタチャンネル領域が、トランジス
タチャンネル領域に向って伸長する第１のコンデンサ領
域と共にトレンチ上方部に沿って形成され、各々のセル
は更に該第１と第２のコンデンサ領域との間に電気的分
離をせしめるよう配設されている絶縁層を含む。

付記第２４項によるデバイス。

（２３）　）レンチ領域は相互接続されて、トレンチ下
方部から半導体素子の上表面に各々が伸長している複数
個の柱状体を画定し、且つメモリセルは柱状体の上と周
囲に形成される、付記第２８項のデバイス。

（３０）各々のセルの第１のコンデンサ領域は柱状体を
取り囲む、付記第２８項によるデバイス。

（３１）　）レンチ領域は相互接続され、第１のコンデ
ンサ領域はトレンチ領域に沿って相互接続されて導電ウ
ェブを形成する、付記第２８項のデバイス。

（３２）隣接するビットラインの対は、折り畳み形ビッ
トライン配列でセンス増幅器に接続されている。付記第
２８項のデバイス。

（３３）各々のメモリセル用に第２のコンデンサ領域は
、電圧が第１のコンデンサ領域に印加される時に反転を
なす、付記第２８項によるデバイス。

（３０メモリセルは低濃度にドープされた単結晶性シリ
コンから主として成る半導体素子上に形成され、第１の
コンデンサ領域はポリシコンから成り、セルのトランジ
スタはＮチャンネル型である、付記第２４項によるデバ
イス。

【図面の簡単な説明】

第１図は本発明の一実施例によるダイナミー２クメモリ
セルの平面図である。 第２図は第１図のセルアレイの模式的電気配線図である
。 第２ａ図は第２図同様に模式的電気配線図であるが１本
セルアレイの第２図より広い領域を含んでいる図である
。 第２ｂ図は従来技術のセルアレイを第２ａ図と類似の形
で図示する模式的電気配線図である。 第３ａ図ないし第３ｄ図は、第１図のａ−ａ線、ｂ−ｂ
線、　Ｃ−Ｃ線、　ｄ−ｄ線に沿って切断した、第１図
と第２図のセルの正面図である。 第４ａ図ないし第４Ｃ図は第１図ないし第３図のセルの
製造の種々の段階に関しての、第３ａ図同様の断面図で
ある。 図中、参照番号は次の通りである。 １０、、、、、、、、メモリセル １１、、、、、、、、アクセストランジスタ１２、、、
、、、、、コンデンサ １３、、、、、、、、柱状体 １５、、、、、、、、ビットライン １Ｂ、、、、、、、、接触部 １８、、、、、、、ウェブ １９、、、、、、、、コンデンサの電極２１、、、、、
、、、フィールド酸化物２２、、、、、、、、チャンネ
ルストップ領域２３．２４．、、、多結晶性シリコンス
トリップのワーライン ２５、２Ｂ、、、、、、、、ゲート（突出部）２７、、
、、、、、、側壁部 手続７山正）！−） （）１式） ％式％ 発明の名称 ダイナミックランダムアクセスメモリセル並びにその製
法 補正をする老 ｊｌＧ件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダテス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理 住所 大〒１５０　　Ｉｌｌ　（（１３）　４９８４４２０東
京都渋谷区道玄坂１丁目２０番２号 補正命令の日付 平成１年９月１１日 （平成１年９月２６日発送）

Claims (2)

【特許請求の範囲】
1. （１）半導体の上表面に形成されたソース／ドレイン領
   域を有し、且つトレンチ上方部沿いの半導体中に形成さ
   れたチャンネルを有するトランジスタと、 トレンチ下方部に形成された第１のコンデンサ領域と、 第１のコンデンサ領域に隣接する半導体中に形成されト
   ランジスタチャンネル領域に向って延在する第２のコン
   デンサ領域と、 第１、第２のコンデンサ領域間を電気的に分離すべく両
   コンデンサ領域間に配設された絶縁層と、 ソース／ドレイン領域に隣接する半導体の上表面沿いに
   延在し、該トランジスタの制御ゲートを形成するチャン
   ネル領域沿いにトレンチ上部中に突入する突出部を各別
   に有し、かつ相互に電気的に分離されて積み重ねられた
   １対の導電層とから成り、 上表面に柱状体とトレンチを有する半導体上に形成され
   たダイナミックランダムアクセスメモリセル。
2. （２）半導体を用意し、 半導体上にマスク材料を塗布してトレンチとなるべき領
   域が露出するよう選択的に除去し、該表面に行列に配置
   された柱状体が残るよ うに、該トレンチ領域の表面でトレンチをエッチングし
   て刻設し、 該柱状体の側壁中で導電性ウェブに囲まれたコンデンサ
   領域が他の柱状体のコンデンサ領域から該トレンチ底部
   の絶縁層で電気的に分離されるようにして、該柱状体の
   頂部よりは低いレベルまで該トレンチを導電性ウェブで
   充填し、 該柱状体の各々の頂部にトランジスタのドレイン領域を
   形成して、各列用のビットラインを形成するための導電
   体により、行ごとで柱状体のすべてのトランジスタのド
   レイン領域を共通接続し、 該ビットラインと略同一面で直交して延在するように該
   柱状体の各行間の各トレンチ内に積み重ねられたワード
   ラインの対を形成し、 柱状体頂部の該トランジスタのドレイン領域と該導電性
   ウェブの上部との間の柱状体の側壁に沿って下方に延在
   するようなトランジスタのゲート領域を、セルの該行用
   の１対のワードラインの一つで交番的に互い違いに接続
   するように形成するという諸工程から成るところの、ア
   レイの各セルに蓄積コンデンサとアクセストランジスタ
   を有するタイプのダイナミックランダムアクセスメモリ
   セルの製法。