CN106057671B - 制造FinFET器件的工艺 - Google Patents

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Abstract

一种制造FinFET器件的工艺，并且该工艺包括以下步骤。从衬底形成有源鳍结构和伪鳍结构，并且隔离层覆盖在有源鳍结构和伪鳍结构上方。然后，去除位于伪鳍结构之上的隔离层，并且选择性蚀刻伪鳍结构，其中伪鳍结构与隔离层的选择性比率超过8。

Description

制造FinFET器件的工艺
技术领域
本发明涉及半导体领域，更具体地，涉及制造FinFET器件的工艺。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。在增长的过程中，随着器件部件尺寸或几何结构的减小，半导体器件的功能密度已经增大。按比例缩小工艺通常通过提高生产效率、降低成本和/或改进器件性能提供益处，但是增大了IC制造工艺的复杂度。
为了解决制造复杂度的增大，需要IC处理和制造中的类似的进步。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。在FinFET器件的制造工艺中，不断需要进一步的改进来满足按比例缩小工艺中的性能需求。
发明内容
本发明提供一种制造FinFET器件的工艺，包括：从衬底形成有源鳍结构和伪鳍结构；将隔离层覆盖在所述有源鳍结构和所述伪鳍结构上方；去除位于所述伪鳍结构之上的隔离层；以及选择性蚀刻所述伪鳍结构，其中，所述伪鳍结构与所述隔离层的选择性比率超过8。
优选地，从所述衬底形成所述有源鳍结构和所述伪鳍结构包括：在所述衬底上形成多个鳍间隔件；以及通过所述鳍间隔件去除所述衬底。
优选地，工艺还包括：平坦化所述隔离层。
优选地，通过使用TMAH、NH3或它们的组合的溶液的湿蚀刻工艺选择性蚀刻所述伪鳍结构。
优选地，通过使用HBr、Cl2、O2、N2或它们的组合的等离子体的干蚀刻工艺选择性蚀刻所述伪鳍结构。
优选地，所述选择性比率在从约8至约15的范围内。
优选地，所述选择性比率在从约10至约13的范围内。
本发明还提供一种制造FinFET器件的工艺，包括：在衬底上形成硬掩模层；在所述硬掩模层上形成多个鳍间隔件；通过所述鳍间隔件去除所述硬掩模层和所述衬底，以形成有源鳍结构和伪鳍结构，所述有源鳍结构具有位于所述有源鳍结构上的第一硬掩模，并且所述伪鳍结构具有位于所述伪鳍结构上的第二硬掩模；将隔离层覆盖在所述第一硬掩模和所述第二硬掩模上方；去除位于所述第二硬掩模上的隔离层；去除所述第二硬掩模；以及去除所述隔离层和所述伪鳍结构，其中，所述伪鳍结构的去除速度比所述隔离层的去除速度高8倍以上。
优选地，在所述硬掩模层上形成多个鳍间隔件包括：在所述硬掩模层上形成第一伪图案；将第一间隔件层覆盖在所述第一伪图案的顶面和侧壁上方；去除所述第一间隔件层，其中，保留位于所述第一伪图案的侧壁上的第一间隔件层；以及去除所述第一伪图案。
优选地，在所述硬掩模层上形成多个鳍间隔件包括：在所述硬掩模层上形成第一伪图案；将第一间隔件层覆盖在所述第一伪图案的顶面和侧壁上方；去除所述第一间隔件层，其中，保留位于所述第一伪图案的侧壁上的第一间隔件层；去除所述第一伪图案，以形成第二伪图案；将第二间隔件层覆盖在所述第二伪图案上方；去除所述第二间隔件层，其中，保留位于所述第二伪图案的侧壁上的第二间隔件层；以及去除所述第二伪图案。
优选地，工艺还包括：在将所述隔离层覆盖在所述第一硬掩模和所述第二硬掩模上方之后，平坦化所述隔离层的顶面。
优选地，工艺还包括：在去除所述隔离层和所述伪鳍结构之后，重新填充所述隔离层；平坦化所述隔离层，以暴露所述第一硬掩模；去除所述第一硬掩模；以及对应于所述有源鳍结构的顶面开槽所述隔离层。
优选地，工艺还包括：在所述有源鳍结构上形成栅极，并且所述栅极与所述有源鳍结构的侧壁重叠。
优选地，通过H3PO4去除所述第一硬掩模和所述第二硬掩模。
优选地，通过HF开槽所述隔离层。
本发明还提供一种控制鳍结构的高度的工艺，包括：从衬底形成第一鳍结构和第二鳍结构；将隔离层覆盖在所述第一鳍结构和所述第二鳍结构上方；去除位于所述第一鳍结构之上的隔离层；控制所述第一鳍结构与所述隔离层的第一选择性比率，以减小所述第一鳍结构的高度；重新填充所述隔离层；去除位于所述第二鳍结构之上的隔离层；以及控制所述第二鳍结构与所述隔离层的第二选择性比率，以减小所述第二鳍结构的高度，其中，所述第一鳍结构和所述第二鳍结构包括不同的高度。
优选地，所述第一选择性比率和所述第二选择性比率超过8。
优选地，所述第一选择性比率和所述第二选择性比率在从约8至约15的范围内。
优选地，所述第一鳍结构的减小的高度大于所述第二鳍结构的减小的高度，所述第一鳍结构的高度低于所述第二鳍结构的高度。
优选地，所述第一鳍结构的减小的高度小于所述第二鳍结构的减小的高度，所述第一鳍结构的高度高于所述第二鳍结构的高度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个实施例的FinFET器件。
图2A至图2D是处于通过双重图案化方法制造鳍间隔件的中间阶段的图1中的FinFET器件的截面图。
图3A至图3G是处于通过四重图案化方法制造鳍间隔件的中间阶段的图1中的FinFET器件的截面图。
图4A至图4K是处于制造的中间阶段的沿着线AA的图1中的FinFET器件的截面图。
图5A至图5H是处于控制鳍结构的高度的中间阶段的图1中的FinFET器件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，以用于实现所提供主题的不同特征。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间关系描述符可以同样地作相应的解释。
由于器件的关键尺寸(CD)按比例缩小，所以当在制造鳍式场效应晶体管(FinFET)器件中实施鳍切割工艺时，覆盖误差裕度也减小。减小的覆盖误差裕度变得越来越难以掌控。通常，在衬底上形成多个鳍间隔件，并且可以在从衬底形成鳍结构之前或之后实施鳍切割工艺。例如，底层覆盖鳍间隔件并且用作掩模以去除不需要的鳍间隔件，并且然后通过需要的鳍间隔件蚀刻衬底以形成鳍结构。在另一实例中，通过鳍间隔件蚀刻衬底以形成鳍结构，并且底层覆盖鳍结构以用作用于去除不需要的鳍结构的掩模。然而，底层的均匀性难以控制，并且因此导致鳍结构上的损坏和残留缺陷。另外，在对鳍结构之间的隔离层进行退火期间，鳍结构遭受弯曲问题。因此，需要提供改进的方法以实施鳍切割工艺。
图1是根据本发明的各个实施例的FinFET器件。鳍式场效应晶体管(FinFET)器件100包括衬底110，该衬底具有有源区域120和介于有源区域120之间的隔离区域130。在有源区域120中制造在FinFET器件100中具有功能的有源鳍结构140，并且隔离层160将邻近的有源鳍结构140分隔开。另外，栅极170设置在有源鳍结构140上并且与有源鳍结构140的侧壁重叠。鳍切割工艺从正被制造的电路或器件去除隔离区域130中的不需要的鳍结构。换句话说，取决于制造中的电路或器件的相应的布局，能够应用鳍切割工艺以去除不需要的鳍结构。在一些实施例中，鳍切割工艺保留隔离区域130中的伪鳍结构，并且隔离层160覆盖伪鳍结构。
本实施例提供了制造FinFET器件的方法，包括实施鳍切割工艺以制造如图1所示的FinFET器件的方法。在一些实施例中，为了形成用于当前和未来的先进的半导体处理节点的精细结构，使用双重图案化方法。图2A至图2D是处于通过双重图案化方法制造鳍间隔件的中间阶段的图1中的FinFET器件的截面图。
如图2A所示，提供衬底110、硬掩模层210和第一伪图案220。在衬底110上形成硬掩模层210，并且在硬掩模层210上形成第一伪图案220。可以通过使用诸如CVD或PVD工艺的沉积工艺(但不限于此)形成硬掩模层210和第一伪图案220。另外，实施诸如光刻的图案化工艺以形成第一伪图案220。
在一些实施例中，衬底110可以是块状硅衬底。在各个实施例中，衬底110可以包括元素半导体，包括晶体、多晶和/或非晶结构的硅或锗。在各个实施例中，衬底110可以包括化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。在各个实施例中，衬底110可以包括合金半导体，包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；任何其他合适的材料；和/或它们的组合。
在一些实施例中，衬底110是绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底，并且示例性绝缘层可以是掩埋氧化物层(BOX)。
在各个实施例中，硬掩模层210包括诸如氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)的材料，并且第一伪图案220可以是碳基聚合物、非晶碳膜、非晶硅、多晶硅或可以以有效地方式图案化和选择性蚀刻的其他材料。
在图2B中，在第一伪图案220上方形成第一间隔件层230。第一间隔件层230覆盖第一伪图案220的顶面和侧壁，并且可以包括诸如氧化硅、氮化硅或氮氧化硅的介电材料。在各个实施例中，形成第一间隔件层230包括使用诸如CVD、PVD或ALD工艺的沉积工艺。
在图2C中，去除第一间隔件层230的一部分。应用各向异性蚀刻工艺，使得第一间隔件层230保留在第一伪图案220的侧壁上。去除第一间隔件层230的设置在第一伪图案220的顶部上方的部分，并且也去除第一间隔件层230的设置在硬掩模层210的表面上方的部分。因此，第一间隔件层230保留在第一伪图案220的侧壁上，其也称为鳍间隔件232。在各个实施例中，去除第一间隔件层230的一部分包括使用等离子体蚀刻工艺。
在图2D中，去除第一伪图案220。使用诸如干蚀刻或湿蚀刻的蚀刻工艺去除第一伪图案220，并且鳍间隔件232保留在硬掩模210上。
在各个实施例中，四重图案化方法可以用于制造鳍间隔件。四重图案化方法指的是双重图案化方法的两次重复，这导致鳍间隔件之间的间距四等分。图3A至图3G是处于通过四重图案化方法制造鳍间隔件的中间阶段的图1中的FinFET器件的截面图。
在图3A中，提供衬底110、硬掩模层210和第一伪图案220。在衬底110上形成硬掩模层210，并且在硬掩模层210上形成第一伪图案220。可以通过使用诸如CVD或PVD工艺的沉积工艺(但不限于此)形成硬掩模层210和第一伪图案220。另外，实施诸如光刻的图案化工艺以形成第一伪图案220。
在图3B中，在第一伪图案220上方形成第一间隔件层230。第一间隔件层230覆盖第一伪图案220的顶面和侧壁，并且可以包括诸如氧化硅、氮化硅或氮氧化硅的介电材料。
在图3C中，去除第一间隔件层230的一部分。应用各向异性蚀刻工艺，使得第一间隔件层230保留在第一伪图案220的侧壁上。去除第一间隔件层230的设置在第一伪图案220的顶部上方的部分，并且也去除第一间隔件层230的设置在硬掩模层210的表面上方的部分。因此，第一间隔件层230保留在第一伪图案220的侧壁上，其也称为第二伪图案310。
在图3D中，去除第一伪图案220。使用诸如干蚀刻或湿蚀刻的蚀刻工艺去除第一伪图案220，并且第二伪图案310保留在硬掩模210上。
在图3E中，在第二伪图案310上方形成第二间隔件层320。第二间隔件层320覆盖第二伪图案310的顶面和侧壁，并且可以包括诸如氧化硅、氮化硅或氮氧化硅的介电材料。
继续在图3F中，去除第二间隔件层320的一部分。应用各向异性蚀刻工艺，使得第二间隔件层320保留在第二伪图案310的侧壁上。去除第二间隔件层320的设置在第二伪图案310的顶部上方的部分，并且也去除第二间隔件层320的设置在硬掩模层210的表面上方的部分。因此，第二间隔件层320保留在第二伪图案310的侧壁上，其也称为鳍间隔件322。
继续在图3G中，去除第二伪图案310。使用诸如干蚀刻或湿蚀刻的蚀刻工艺去除第二伪图案310，并且鳍间隔件322保留在硬掩模210上。使用四重图案化方法，可以进一步减小邻近的鳍间隔件322之间的间距。
应该注意，本实施例描述了图2D之后的步骤以制造如图1所示的FinFET器件，但是不限于此。由于通过使用四重图案化方法进一步减小鳍间隔件之间的间距，所以图3G中示出的鳍间隔件可适用于制造图1中示出的FinFET器件。
在图4A至图4K中，涉及进一步阐明制造如图1所示的FinFET器件的工艺。图4A至图4K是处于制造的中间阶段的沿着线AA的图1中的FinFET器件的截面图。图2D中制造的鳍间隔件232用作掩模以从衬底110形成鳍结构。
如图4A所示，从衬底110形成有源鳍结构140和伪鳍结构150。去除衬底110的一部分以形成有源鳍结构140和伪鳍结构150。另外，同时去除硬掩模210的一部分，以保留有源鳍结构140上的第一硬掩模212和伪鳍结构150上的第二硬掩模214。在图4A中，鳍间隔件232用作掩模，以实施用于通过鳍间隔件232去除衬底110和硬掩模层210的一部分的各向异性蚀刻工艺。因此，形成有源鳍结构140、伪鳍结构150、第一硬掩模212和第二硬掩模214。在蚀刻工艺之后，通过使用CF4、CH2F2或它们的组合的等离子体的干蚀刻工艺去除鳍间隔件232。另外，可以通过使用TMAH或NH3的溶液的湿蚀刻工艺去除鳍间隔件232。
在图4B中，隔离层160覆盖在有源鳍结构140和伪鳍结构150上方。更具体地，隔离层160也覆盖在第一硬掩模212和第二硬掩模214上方。隔离层160设置在衬底110上方，其中有源鳍结构140和伪鳍结构150嵌入隔离层160。另外，隔离层160包括第一硬掩模212和第二硬掩模214之上的厚度T1。在用隔离层160覆盖在有源鳍结构140和伪鳍结构150之后，对隔离层160进行退火。在各个实施例中，隔离层160包括氧化硅、氮化硅、氮氧化硅或它们的组合。在一些实施例中，可以应用诸如CVD或PVD工艺的沉积工艺以形成隔离层160。
在图4C中，平坦化隔离层160的顶面。应用第一CMP(化学机械平坦化)工艺，以平坦化隔离层160的顶面。第一CMP工艺也将隔离层160的位于第一硬掩模212和第二硬掩模214之上的厚度从厚度T1减小至厚度T2。然而，难以控制第一CMP工艺停止在厚度T2处。在这方面，根据一些实施例，第一CMP工艺首先完全去除位于第一硬掩模212和第二硬掩模214之上的隔离层160，并且停止在第一硬掩模212和第二硬掩模214处，以平坦化隔离层160的顶面。然后，在平坦顶面上沉积诸如氧化硅、氮化硅、氮氧化硅的绝缘材料，以在第一硬掩模212和第二硬掩模214之上形成厚度T2。
在图4D中，在隔离层160上形成掩模层910。掩模层910具有限定隔离层160中的有源区域120和隔离区域130的图案。在随后的工艺中，去除隔离区域130中的伪鳍结构150。掩模层910是包括底层912、中间层914和图案化的光刻胶916的多层结构。由于平坦化隔离层160的顶面，所以掩模层910可以形成在平面上，以确保底层912、中间层914和图案化的光刻胶916的均匀性。在各个实施例中，中间层914可以包括抗反射材料(ARC)或底侧抗反射材料(BARC)，以辅助图案化的光刻胶916的曝光和聚焦，并且底层912可以是碳基聚合物。
继续在图4E中，通过图案化的光刻胶916图案化中间层914和底层912，去除底层912的和隔离层160的位于伪鳍结构150之上的部分，并且在该步骤期间也去除中间层914。因此，暴露伪鳍结构150上的第二硬掩模214。此后，去除底层912以形成图4F中示出的结构。在一些实施例中，通过使用氟基等离子体的干蚀刻工艺去除隔离层160的位于伪鳍结构150之上的部分。
继续在图4G中，去除第二硬掩模214。在去除隔离层160的位于伪鳍结构150之上的部分之后，应用蚀刻工艺以去除第二硬掩模214。去除第二硬掩模214以形成暴露伪鳍结构150的开口410。然而，由隔离层160保护的第一硬掩模212保留在有源鳍结构140上。在各个实施例中，通过使用H3PO4溶液的湿蚀刻工艺去除第二硬掩模214。在各个实施例中，通过使用CH3F、CH2F2、O2或它们的组合的等离子体的干蚀刻工艺去除第二硬掩模214。
继续在图4H中，通过开口410选择性蚀刻伪鳍结构150，并且形成开口415。隔离层160用作掩模以实施鳍切割工艺。通常，在本领域中，碳基聚合物层用作用于去除不需要的鳍结构的掩模。然而，碳基聚合物层的均匀性难以控制。另外，不需要的鳍结构的去除也去除覆盖需要的鳍结构的碳基聚合物层，这导致对需要的鳍结构的损坏和残留缺陷。在一些实施例中，实施第一CMP工艺以确保隔离层160的均匀性，该隔离层有助于用作掩模以扩大鳍切割工艺的窗口。具体地，本实施例的鳍切割工艺更容易控制，以避免去除覆盖有源鳍结构140的隔离层160。另一方面，当选择性蚀刻伪鳍结构150时，将隔离层160用作掩模有利于控制开口415的轮廓和关键尺寸。伪鳍结构150的去除速度是隔离层160的去除速度的8倍至15倍，以在选择性蚀刻伪鳍结构150期间控制开口410的轮廓和关键尺寸。因此，伪鳍结构150与隔离层160的选择性比率控制在从约8至约15的范围内。应该注意，该选择性比率超过8，这意味着伪鳍结构150的去除速度比隔离层160的去除速度高8倍以上，以确保鳍切割工艺不影响有源鳍结构140的轮廓。如果选择性比率低于8，同时也去除邻近伪鳍结构150的隔离层160以暴露有源鳍结构140的侧壁。在这种情况下，鳍切割工艺影响有源鳍结构140的轮廓。在各个实施例中，通过使用HBr、Cl2、O2、N2或它们的组合的等离子体(但不限于此)的干蚀刻工艺选择性蚀刻伪鳍结构150。在各个实施例中，选择性蚀刻工艺是使用TMAH(四甲基氢氧化铵)、NH3或它们的组合的溶液(但不限于此)的湿蚀刻工艺。在各个实施例中，选择性比率在从约10至约13的范围内。
如图4H所示，在选择性蚀刻之后，伪鳍结构150包括在衬底110之上的高度H1，但不限于此。在各个实施例中，控制选择性比率，以完全去除衬底110之上的伪鳍结构150。在一些实施例中，控制选择性比率，以调节衬底110之上的高度H1。另外，在随后的工艺中，在开口415中重新填充与隔离层160相同的材料。在控制选择性比率以在衬底110上保留具有更高的高度H1的伪鳍结构150的情况下，减少了重新填充材料期间的机械加料，并且因此提高了随后的工艺的效率。
在图4I中，在开口415中重新填充与隔离层160相同的材料，实施第二CMP工艺以平坦化隔离层160的顶面。在各个实施例中，该材料与隔离层160不同。第二CMP工艺去除过量的材料并且停止在第一硬掩模212处，以确保隔离层160具有平坦顶面。
在图4J中，去除第一硬掩模212，并且对应于有源鳍结构140的顶面开槽隔离层160。如前所述，第二CMP工艺停止在第一硬掩模212处，以暴露第一硬掩模212。应用蚀刻工艺以用于去除第一硬掩模212。另外，应用回蚀刻工艺以开槽隔离层160，其中，隔离层160的顶面位于有源鳍结构140的顶面下方。然而，隔离层160的顶面位于伪鳍结构150的顶面之上，并且因此隔离层160完全覆盖伪鳍结构150。在各个实施例中，通过使用H3PO4溶液的湿蚀刻工艺去除第一硬掩模212。在各个实施例中，通过使用HF的溶液的湿蚀刻工艺开槽隔离层凹。
在图4K中，栅极170形成在有源鳍结构140上并且与有源鳍结构140的侧壁重叠。栅极170由多晶硅(多晶Si)、多晶硅锗(多晶SiGe)、氮化硅或其他合适的材料形成。通过包括沉积和图案化的合适的工序形成栅极170。图案化工艺还包括光刻和蚀刻。在各个实例中，沉积包括CVD、PVD、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(或抗蚀剂)涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。在各个实施例中，在高温热工艺(诸如在源极/漏极形成期间用于S/D活化的热退火)之后，随后用高k介电层(HK)和金属栅电极(MG)代替栅极170。
如前所述，控制选择性比率，以调节伪鳍结构150的高度H1。在这种情况下，各个实施例提供了控制鳍结构的高度的工艺。如图5A所示，从衬底510形成第一鳍结构520和第二鳍结构530，第一鳍结构520和第二鳍结构530均具有在衬底510之上的高度H2。去除衬底510的一部分，以形成第一鳍结构520和第二鳍结构530。另外，在第一鳍结构520上设置第一硬掩模522，并且在第二鳍结构530上设置第二硬掩模532，第一硬掩模522和第二硬掩模532由硬掩模层形成。而且，隔离层540覆盖在第一鳍结构520和第二鳍结构530上方，并且平坦化隔离层540的顶面。更具体地，隔离层540也覆盖在第一硬掩模522和第二硬掩模532上方。
在图5B中，去除隔离层540的位于第一鳍结构520之上的部分，以暴露硬掩模522。然后，去除第一硬掩模522，以形成暴露第一鳍结构520的开口541。使用图4D中示出的具有图案化层、中间层和底层的掩模去除隔离层540，并且在此不描述细节。在各个实施例中，通过使用H3PO4溶液的湿蚀刻工艺去除第一硬掩模522。在各个实施例中，通过使用CH3F、CH2F2、O2或它们的组合的等离子体的干蚀刻工艺去除第一硬掩模522。
在图5C中，选择性蚀刻第一鳍结构520，并且形成开口542。通过开口541选择性蚀刻第一鳍结构520，以将第一鳍结构520的高度H2减小至高度H3，并且因此留下开口542。控制第一鳍结构520与隔离层540的第一选择性比率，以留下衬底510之上的高度H3。在各个实施例中，通过使用HBr、Cl2、O2、N2或它们的组合的等离子体(但不限于此)的干蚀刻工艺选择性蚀刻第一鳍结构520。在各个实施例中，通过使用TMAH、NH3或它们的组合的溶液(但不限于此)的湿蚀刻工艺选择性蚀刻第一鳍结构520。在各个实施例中，第一选择性比率超过8，以在选择性蚀刻第一鳍结构520期间控制开口542的轮廓和关键尺寸。在一些实施例中，第一选择性比率在从约8至约15的范围内。在一些实施例中，第一选择性比率在从约10至约13的范围内。
参照图5D，在开口542中重新填充与隔离层540相同的材料，并且实施CMP工艺以平坦化隔离层540的顶面。
在图5E中，去除隔离层540的位于第二鳍结构530之上的部分，以暴露硬掩模532。然后，去除第二硬掩模532，以形成暴露第二鳍结构530的开口543。使用图4D中示出的具有图案化层、中间层和底层的掩模去除隔离层540，并且在此不描述细节。在各个实施例中，通过使用H3PO4溶液的湿蚀刻工艺去除第二硬掩模532。在各个实施例中，通过使用CH3F、CH2F2、O2或它们的组合的等离子体的干蚀刻工艺去除第二硬掩模532。
参照图5F，选择性蚀刻第二鳍结构530，并且形成开口544。通过开口543选择性蚀刻第二鳍结构530，以将第二鳍结构530的高度H2减小至高度H4，并且因此留下开口544。在选择性蚀刻工艺中，控制第二鳍结构530与隔离层540的第二选择性比率，以留下在衬底510之上的高度H4。在各个实施例中，通过使用HBr、Cl2、O2、N2或它们的组合的等离子体(但不限于此)的干蚀刻工艺选择性蚀刻第二鳍结构530。在各个实施例中，通过使用TMAH、NH3或它们的组合的溶液(但不限于此)的湿蚀刻工艺选择性蚀刻第二鳍结构530。在各个实施例中，第二选择性比率超过8。在一些实施例中，第二选择性比率在从约8至约15的范围内。在一些实施例中，第二选择性比率在从约10至约13的范围内。
如图5F所示，由于第一鳍结构520的减小的高度高于第二鳍结构530的减小的高度，所以第一鳍结构520的高度H3低于第二鳍结构530的高度H4。减小的高度代表通过选择性蚀刻减小的鳍结构520或530的高度，减小的高度是鳍结构520或530的蚀刻深度。控制鳍结构520和530与隔离层540的不同的选择性比率，可以在FinFET器件中制造具有不同高度的鳍结构，并且因此扩大了应用的范围。在各个实施例中，由于第一鳍结构520的减小的高度低于第二鳍结构530的减小的高度，所以第一鳍结构520的高度H3高于第二鳍结构530的高度H4。
参照图5G，对应于第一鳍结构520和第二鳍结构530的顶面开槽隔离层540。应用回蚀刻工艺以开槽隔离层540，并且隔离层540的顶面位于第一鳍结构520和第二鳍结构530的顶面下方。更具体地，隔离层540的位于衬底510之上的厚度小于高度H3和H4。在各个实施例中，通过使用HF的溶液的湿蚀刻工艺开槽隔离层540。
继续在图5H中，第一栅极550形成在第一鳍结构520上并且与第一鳍结构520的侧壁重叠，以及第二栅极560形成在第二鳍结构530上并且与第二鳍结构530的侧壁重叠。第一栅极550和第二栅极560由多晶硅(多晶Si)、多晶硅锗(多晶SiGe)、氮化硅或其他合适的材料形成。在各个实施例中，在高温热工艺(诸如在源极/漏极形成期间用于S/D活化的热退火)之后，随后用高k介电层(HK)和金属栅电极(MG)代替第一栅极550和第二栅极560。
以上讨论的本发明的实施例具有优于现有工艺的优势，并且在下文中总结优势。根据一些实施例，隔离层用作掩模以在实施鳍切割工艺期间保护有源鳍结构。因为实施CMP工艺以确保隔离层的均匀性，所以隔离层有利于用作掩模以避免损坏有源鳍结构的风险。而且，伪鳍结构与隔离层的选择性比率控制为超过8，以确保鳍切割工艺不会影响有源鳍结构的轮廓。另外，可以控制选择性比率，以调节鳍结构的位于衬底之上的高度，这提高了工艺的效率。
另一方面，在涂覆掩模层之前平坦化隔离层的顶面，以增大掩模层的均匀性，并且因此也增加掩模层的曝光聚焦。总结以上观点，提供了方法以避免对需要的鳍结构的损坏和残留缺陷，并且FinFET器件的性能变得更加稳定。
根据一些实施例，本发明公开了制造FinFET器件的工艺，并且该工艺包括以下步骤。从衬底形成有源鳍结构和伪鳍结构，并且隔离层覆盖在有源鳍结构和伪鳍结构上方。然后，去除位于伪鳍结构之上的隔离层，并且选择性蚀刻伪鳍结构，其中伪鳍结构与隔离层的选择性比率超过8。
根据各个实施例，本发明公开了制造FinFET器件的工艺，并且该工艺包括以下步骤。在衬底上形成硬掩模层，并且在硬掩模层上形成多个鳍间隔件。通过鳍间隔件去除硬掩模层和衬底，以形成有源鳍结构和伪鳍结构，有源鳍结构具有位于有源鳍结构上的第一硬掩模，并且伪鳍结构具有位于伪鳍结构上的第二硬掩模，并且隔离层覆盖在第一硬掩模和第二硬掩模上方。去除位于第二硬掩模上的隔离层，并且也去除第二硬掩模。然后，去除隔离层和伪鳍结构，其中，伪鳍结构的去除速度比隔离层的去除速度高8倍以上。
根据各个实施例，本发明公开了控制鳍结构的高度的工艺，并且该工艺包括以下步骤。从衬底形成第一鳍结构和第二鳍结构，并且隔离层覆盖在第一鳍结构和第二鳍结构上方。去除位于第一鳍结构之上的隔离层，然后控制第一鳍结构与隔离层的第一选择性比率，以减小第一鳍结构的高度。重新填充隔离层，并且去除位于第二鳍结构之上的隔离层。此后，控制第二鳍结构与隔离层的第二选择性比率，以减小第二鳍结构的高度，其中，第一鳍结构和第二鳍结构包括不同的高度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中做出多种变化、替换以及改变。

Claims (20)

1.一种制造鳍式场效应晶体管FinFET器件的工艺，包括：
从衬底形成有源鳍结构和伪鳍结构；
将隔离层覆盖在所述有源鳍结构和所述伪鳍结构上方；
去除位于所述伪鳍结构之上的隔离层；以及
选择性蚀刻所述伪鳍结构的一部分以在所述隔离层中形成凹陷，其中，所述伪鳍结构与所述隔离层的选择性比率超过8；
在所述隔离层的凹陷中形成隔离材料；以及
开槽所述隔离层和所述隔离材料。
2.根据权利要求1所述的工艺，其中，从所述衬底形成所述有源鳍结构和所述伪鳍结构包括：
在所述衬底上形成多个鳍间隔件；以及
通过所述鳍间隔件去除所述衬底。
3.根据权利要求1所述的工艺，还包括：
平坦化所述隔离层。
4.根据权利要求1所述的工艺，其中，通过使用TMAH、NH3或它们的组合的溶液的湿蚀刻工艺选择性蚀刻所述伪鳍结构。
5.根据权利要求1所述的工艺，其中，通过使用HBr、Cl2、O2、N2或它们的组合的等离子体的干蚀刻工艺选择性蚀刻所述伪鳍结构。
6.根据权利要求1所述的工艺，其中，所述选择性比率在从8至15的范围内。
7.根据权利要求6所述的工艺，其中，所述选择性比率在从10至13的范围内。
8.一种制造鳍式场效应晶体管FinFET器件的工艺，包括：
在衬底上形成硬掩模层；
在所述硬掩模层上形成多个鳍间隔件；
通过所述鳍间隔件去除所述硬掩模层和所述衬底，以形成有源鳍结构和伪鳍结构，所述有源鳍结构具有位于所述有源鳍结构上的第一硬掩模，并且所述伪鳍结构具有位于所述伪鳍结构上的第二硬掩模；
将隔离层覆盖在所述第一硬掩模和所述第二硬掩模上方；
去除位于所述第二硬掩模上的隔离层；
去除所述第二硬掩模；以及
去除所述隔离层和所述伪鳍结构的第一部分以在所述隔离层中形成凹陷，其中，所述伪鳍结构的去除速度比所述隔离层的去除速度高8倍以上；
在所述隔离层的凹陷中形成隔离材料；以及
开槽所述隔离层和所述隔离材料。
9.根据权利要求8所述的工艺，其中，在所述硬掩模层上形成多个鳍间隔件包括：
在所述硬掩模层上形成第一伪图案；
将第一间隔件层覆盖在所述第一伪图案的顶面和侧壁上方；
去除所述第一间隔件层，其中，保留位于所述第一伪图案的侧壁上的第一间隔件层；以及
去除所述第一伪图案。
10.根据权利要求8所述的工艺，其中，在所述硬掩模层上形成多个鳍间隔件包括：
在所述硬掩模层上形成第一伪图案；
将第一间隔件层覆盖在所述第一伪图案的顶面和侧壁上方；
去除所述第一间隔件层，其中，保留位于所述第一伪图案的侧壁上的第一间隔件层；
去除所述第一伪图案，以形成第二伪图案；
将第二间隔件层覆盖在所述第二伪图案上方；
去除所述第二间隔件层，其中，保留位于所述第二伪图案的侧壁上的第二间隔件层；以及
去除所述第二伪图案。
11.根据权利要求8所述的工艺，还包括：
在将所述隔离层覆盖在所述第一硬掩模和所述第二硬掩模上方之后，平坦化所述隔离层的顶面。
12.根据权利要求9所述的工艺，还包括：
在形成所述隔离材料之后，平坦化所述隔离层，以暴露所述第一硬掩模；
去除所述第一硬掩模；以及
对应于所述有源鳍结构的顶面开槽所述隔离层。
13.根据权利要求9所述的工艺，还包括：
在所述有源鳍结构上形成栅极，并且所述栅极与所述有源鳍结构的侧壁重叠。
14.根据权利要求12所述的工艺，其中，通过H3PO4去除所述第一硬掩模和所述第二硬掩模。
15.根据权利要求12所述的工艺，其中，通过HF开槽所述隔离层。
16.一种控制鳍结构的高度的工艺，包括：
从衬底形成第一鳍结构和第二鳍结构；
将隔离层覆盖在所述第一鳍结构和所述第二鳍结构上方；
去除位于所述第一鳍结构之上的隔离层；
控制所述第一鳍结构与所述隔离层的第一选择性比率，以减小所述第一鳍结构的高度，并且在所述隔离层中和所述第一鳍结构上方形成凹陷；
用隔离材料重新填充所述凹陷；
去除位于所述第二鳍结构之上的隔离层；以及
控制所述第二鳍结构与所述隔离层的第二选择性比率，以减小所述第二鳍结构的高度，其中，所述第一鳍结构和所述第二鳍结构包括不同的高度；
开槽所述隔离层和所述隔离材料。
17.根据权利要求16所述的工艺，其中，所述第一选择性比率和所述第二选择性比率超过8。
18.根据权利要求17所述的工艺，其中，所述第一选择性比率和所述第二选择性比率在从8至15的范围内。
19.根据权利要求16所述的工艺，其中，所述第一鳍结构的减小的高度大于所述第二鳍结构的减小的高度，所述第一鳍结构的高度低于所述第二鳍结构的高度。
20.根据权利要求16所述的工艺，其中，所述第一鳍结构的减小的高度小于所述第二鳍结构的减小的高度，所述第一鳍结构的高度高于所述第二鳍结构的高度。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722050B2 (en) * 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
CN107887272B (zh) * 2016-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9799570B1 (en) * 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
CN108735813B (zh) * 2017-04-24 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108807534A (zh) 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10541319B2 (en) 2017-08-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structures having varied fin heights for semiconductor device
CN109560136B (zh) * 2017-09-26 2022-08-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109585289B (zh) * 2017-09-28 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109786458B (zh) * 2017-11-13 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10396184B2 (en) * 2017-11-15 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device fins
DE102018103149B4 (de) * 2017-11-15 2024-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen integrierter Schaltungsvorrichtungen und zugehöriges Herstellungsverfahren
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10361125B2 (en) * 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
KR102460716B1 (ko) 2017-12-26 2022-10-31 삼성전자주식회사 집적회로 소자의 제조 방법
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
CN110896031B (zh) * 2018-09-13 2023-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111106064B (zh) * 2018-10-29 2022-11-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102019126809A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiteranordnung und verfahren zu ihrer herstellung
US11195759B2 (en) 2018-11-30 2021-12-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
CN111627860B (zh) * 2019-02-28 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111769046B (zh) * 2019-04-01 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111863934B (zh) * 2019-04-30 2024-04-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112103182B (zh) * 2019-06-18 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111564413A (zh) * 2020-03-03 2020-08-21 上海华力集成电路制造有限公司 鳍结构制作方法
US11837649B2 (en) * 2020-04-21 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selective removal of gate dielectric from dummy fin

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124423A (ja) * 2006-10-20 2008-05-29 Oki Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US7989355B2 (en) * 2009-02-12 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch halving
US8603893B1 (en) 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9054212B2 (en) * 2012-10-30 2015-06-09 Globalfoundries Inc. Fin etch and Fin replacement for FinFET integration
US8846490B1 (en) * 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8703557B1 (en) 2013-04-15 2014-04-22 Globalfoundries Inc. Methods of removing dummy fin structures when forming finFET devices
US9412664B2 (en) * 2013-05-06 2016-08-09 International Business Machines Corporation Dual material finFET on single substrate
US9685380B2 (en) 2013-05-31 2017-06-20 Stmicroelectronics, Inc. Method to co-integrate SiGe and Si channels for finFET devices
US9530775B2 (en) 2013-06-12 2016-12-27 Globalfoundries Inc. Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US9105478B2 (en) * 2013-10-28 2015-08-11 Globalfoundries Inc. Devices and methods of forming fins at tight fin pitches
US9147612B2 (en) * 2013-11-25 2015-09-29 United Microelectronics Corp. Method for forming a semiconductor structure
US9620642B2 (en) * 2013-12-11 2017-04-11 Globalfoundries Singapore Pte. Ltd. FinFET with isolation
US9184169B2 (en) * 2014-04-10 2015-11-10 Globalfoundries Inc. Methods of forming FinFET devices in different regions of an integrated circuit product
US9281382B2 (en) * 2014-06-04 2016-03-08 Stmicroelectronics, Inc. Method for making semiconductor device with isolation pillars between adjacent semiconductor fins

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