CN111627860B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底、位于所述衬底上的缓冲停止层以及分立于所述缓冲停止层上的伪鳍部；在所述伪鳍部露出的缓冲停止层上，形成隔离结构，且隔离结构覆盖伪鳍部的侧壁；对隔离结构进行退火处理；退火处理后，去除伪鳍部，在隔离结构中形成凹槽；在凹槽中形成鳍部；回刻蚀部分厚度的隔离结构，形成隔离层，隔离层覆盖鳍部的部分侧壁。本发明实施例在隔离结构覆盖伪鳍部时进行退火处理，然后去除伪鳍部形成鳍部，避免鳍部表面被氧化，且因为伪鳍部形成在缓冲停止层上，使得后续去除伪鳍部时，凹槽底部位于缓冲停止层上。本发明实施例使得鳍部具有良好的均一性，进而优化半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的缓冲停止层以及分立于所述缓冲停止层上的伪鳍部；在所述伪鳍部露出的所述缓冲停止层上，形成隔离结构，且所述隔离结构覆盖所述伪鳍部的侧壁；对所述隔离结构进行退火处理；所述退火处理后，去除所述伪鳍部，形成由所述隔离结构和缓冲停止层围成的凹槽；在所述凹槽中形成鳍部；回刻蚀部分厚度的所述隔离结构，形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
可选的，所述缓冲停止层的材料包括SiGe和SiC中的一种或两种。
可选的，所述缓冲停止层的厚度是10纳米至45纳米。
可选的，采用选择性外延生长工艺或者化学气相沉积工艺形成所述缓冲停止层。
可选的，当所述半导体结构用于形成PMOS时，所述缓冲停止层的材料为SiGe，所述鳍部的材料为SiGe，且所述缓冲停止层中Ge摩尔体积的浓度低于所述鳍部中Ge摩尔体积的浓度；或者，当所述半导体结构用于形成NMOS时，所述缓冲停止层的材料为SiGe，所述鳍部的材料为Si。
可选的，形成所述隔离结构的步骤包括：形成覆盖所述伪鳍部的隔离材料结构；采用平坦化工艺去除高于所述伪鳍部的所述隔离材料结构，形成所述隔离结构。
可选的，采用流动性化学气相沉积工艺形成所述隔离材料结构。
可选的，采用湿法刻蚀工艺去除所述伪鳍部。
可选的，采用四甲基氢氧化铵溶液去除所述伪鳍部。
可选的，所述伪鳍部的高度为40纳米至80纳米。
可选的，所述伪鳍部的材料包括Si、GaAs和InAs中的一种或多种。
可选的，采用选择性外延生长法在所述凹槽中形成所述鳍部。
可选的，所述隔离层的材料包括SiO、SiN、SiCN、SiOCN和SiON中的一种或多种。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；缓冲停止层，位于所述衬底上；伪鳍部，位于所述缓冲停止层上；隔离结构，位于所述伪鳍部露出的所述衬底上，且所述隔离结构覆盖所述伪鳍部的侧壁。
可选的，所述缓冲停止层的材料包括SiGe和SiC中的一种或两种。
可选的，所述缓冲停止层的厚度是10纳米至45纳米。
可选的，所述伪鳍部的材料包括Si、GaAs和InAs中的一种或多种。
可选的，所述伪鳍部的高度为40纳米至80纳米。
可选的，所述隔离结构的材料包括SiO、SiN、SiCN、SiOCN和SiON中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所述隔离结构中富含O和H，形成隔离结构之后需要对所述隔离结构进行退火处理去除隔离结构中的O和H，使得隔离结构更加的致密。与隔离结构覆盖鳍部时进行退火处理的情况相比，本发明实施例在所述隔离结构覆盖伪鳍部时进行退火处理，然后去除伪鳍部形成鳍部，也就是说，在鳍部形成之前就进行退火处理，不会使隔离结构的O与鳍部发生反应，进而避免鳍部表面被氧化，有利于使得鳍部内部和表面的材料的均一性较高，且因为在所述衬底上形成缓冲停止层，伪鳍部形成在缓冲停止层上，使得后续去除所述伪鳍部时，凹槽底部位于缓冲停止层上，使得形成在凹槽中的鳍部的高度较为一致。综上，本发明实施例使得鳍部具有良好的均一性，进而优化半导体结构的性能。
附图说明
图1至图2是第一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图5是第二种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1和图2，示出了第一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底1、位于所述衬底1的缓冲层2和位于所述缓冲层2上的鳍部3。
参考图2，在所述鳍部3露出的缓冲层2上形成隔离结构4，所述隔离结构4覆盖所述鳍部3的侧壁。
形成隔离结构4后，对所述隔离结构4进行退火处理，去除所述隔离结构4中的H和O使得隔离结构4更加致密，在退火处理的过程中，所述鳍部3表面的材料被氧化，使得鳍部3表面和鳍部3内部的材料不相同。例如，当所述鳍部3的材料为SiGe时，所述鳍部3表面的Si离子被氧化成氧化硅，所述Si离子的数量变少，导致鳍部3表面的Ge离子摩尔体积百分比高于所述鳍部3内部Ge离子摩尔体积百分比，导致鳍部3表面和内部的均一性差，不利于提高半导体结构的电学性能。
参考图3至图5，示出了第二种半导体结构的形成方法中各步骤对应的结构示意图。
参考图3，提供基底，所述基底包括衬底10和位于所述衬底10上的伪鳍部11。
参考图4，在所述伪鳍部11露出的衬底10上形成隔离结构12；形成隔离结构12后，对隔离结构12进行退火处理；退火处理后，去除所述伪鳍部11，形成剩余伪鳍部13，所述剩余伪鳍部13和隔离结构12围成凹槽14。
参考图5，采用选择性外延生长工艺，在所述凹槽14(如图4所示)中形成鳍部缓冲层15；形成鳍部缓冲层15后，采用选择性外延生长工艺，在凹槽14中在鳍部缓冲层15上形成鳍部16。
形成隔离结构12后，对隔离结构12进行退火处理，退火处理去除所述隔离结构4中的H和O使得隔离结构4更加致密；在刻蚀去除所述伪鳍部11的步骤中，因为所述衬底10与鳍部11之间没有刻蚀停止层，导致剩余伪鳍部13的高度均一性下降，选择性外延生长在剩余伪鳍部13上的鳍部缓冲层15高度也难以控制，所述剩余伪鳍部13的高度误差和鳍部缓冲层15的高度误差会累积到最后形成的鳍部16上，使得鳍部16的高度均一性差。且因为所述鳍部16采用选择性外延生长工艺形成，所述鳍部16底部的纯净度低于所述鳍部16顶部的纯净度，因为所述鳍部16高度均一性差，会导致后续作为沟道区的材料的纯净度均一性差，导致半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的缓冲停止层以及分立于所述缓冲停止层上的伪鳍部；在所述伪鳍部露出的所述缓冲停止层上，形成隔离结构，且所述隔离结构覆盖所述伪鳍部的侧壁；对所述隔离结构进行退火处理；所述退火处理后，去除所述伪鳍部，形成由所述隔离结构和缓冲停止层围成的凹槽；在所述凹槽中形成鳍部；回刻蚀部分厚度的所述隔离结构，形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
本发明实施例所述隔离结构中富含O和H，形成隔离结构之后需要对所述隔离结构进行退火处理去除隔离结构中的O和H，使得隔离结构更加的致密。与隔离结构覆盖鳍部时进行退火处理的情况相比，本发明实施例在所述隔离结构覆盖伪鳍部时进行退火处理，然后去除伪鳍部形成鳍部，也就是说，在鳍部形成之前就进行退火处理，不会使隔离结构的O与鳍部发生反应，进而避免鳍部表面被氧化，有利于使得鳍部内部和表面的材料的均一性较高，且因为在所述衬底上形成缓冲停止层，伪鳍部形成在缓冲停止层上，使得后续去除所述伪鳍部时，凹槽底部位于缓冲停止层上，使得形成在凹槽中的鳍部的高度较为一致。综上，本发明实施例使得鳍部具有良好的均一性，进而优化半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，所述基底，所述基底包括衬底100、位于所述衬底100上的缓冲停止层101以及分立于所述缓冲停止层101上的伪鳍部102；
所述衬底100用于为后续形成鳍部提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
缓冲停止层101与伪鳍部102的材料不同，缓冲停止层101与伪鳍部102的材料具有刻蚀选择比，后续在去除伪鳍部102的过程中，所述缓冲停止层101的被刻蚀速率小，所述缓冲停止层101起到刻蚀停止的作用。
且所述缓冲停止层101上易于选择性外延生长后续待形成的鳍部材料，使得形成的鳍部为纯净度较高的单晶材料，能够作为沟道区。
所述缓冲停止层101的材料包括SiGe和SiC中的一种或两种。本实施例中，缓冲停止层101的材料为SiGe，所述缓冲停止层101中Ge的摩尔体积百分比低于后续形成的鳍部中的摩尔体积百分比。
本实施例中，通过选择性外延生长法形成所述缓冲停止层101。选择性外延生长法能够生长单晶结构的SiGe。在其他实施例中，还可以采用化学气相沉积工艺(ChemicalVapor Deposition，CVD)或者原子层沉积工艺(Atomic Layer Deposition，ALD)形成缓冲停止层。
需要说明的是，所述缓冲停止层101的不宜过厚，也不宜过薄。若所述缓冲停止层101过厚，所述会导致后续形成的鳍部所处位置过高，使得鳍部易倒塌。若所述缓冲停止层101过薄，易导致缓冲停止层101与后续形成的鳍部之间的浓度梯度过陡，导致鳍部与缓冲停止层101之间产生的应力过大，进而导致鳍部易脱落。本实施例中，所述缓冲停止层101的厚度是10纳米至45纳米。
所述伪鳍部102用于为后续形成的鳍部占据空间。
伪鳍部102的材料与缓冲停止层101的材料具有刻蚀选择比。所述伪鳍部102的材料包括Si、GaAs和InAs中的一种或多种。本实施例中，所述伪鳍部102的材料为Si。
形成伪鳍部102的步骤包括：在形成缓冲停止层101后，在所述缓冲停止层101形成牺牲层(图中未示出)；在所述牺牲层上形成掩膜层103；以所述掩膜层103为掩膜刻蚀所述牺牲层，形成伪鳍部102。
需要说明的是，所述伪鳍部102不宜过高也不宜过矮。若所述伪鳍部102过高，会导致后续形成的鳍部过高，导致所述鳍部易倒塌。若所述伪鳍部102过矮，会导致后续形成的鳍部过矮，使得所述鳍部不能有足够的区域作为沟道区。本实施例中，所述伪鳍部102的高度为40纳米至80纳米。
参考图7，在所述伪鳍部102露出的所述缓冲停止层101上，形成隔离结构104，且所述隔离结构104覆盖所述伪鳍部102的侧壁。
后续去除所述伪鳍部102，所述缓冲停止层101和隔离结构104围成凹槽，所述鳍部形成在凹槽中，所述隔离结构104为形成凹槽做准备。且所述隔离结构104为后续形成隔离层做准备。
本实施例中，所述隔离结构104的材料为绝缘材料。
具体的，隔离结构104的材料包括SiO、SiN、SiCN、SiOCN和SiON中的一种或多种。本实施例中，隔离结构104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离结构104的工艺难度和工艺成本，且氧化硅的去除工艺简单，便于后续刻蚀隔离结构104，形成隔离层。
形成隔离结构104的步骤包括：在所述伪鳍部102露出的所述衬底100上形成隔离材料结构，所述隔离材料结构覆盖所述伪鳍部102；采用平坦化工艺去除高于所述伪鳍部102的所述隔离材料结构，形成所述隔离结构104。
具体的，所述隔离材料结构覆盖所述掩膜层103；采用平坦化工艺对所述隔离材料结构进行处理直至露出所述掩膜层103，形成所述隔离结构104。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离材料结构。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离材料结构内形成空洞等缺陷的概率，相应有利于提高隔离材料结构的成膜质量。
本实施例中，所述平坦化工艺为化学机械平坦化工艺(Chemical MechanicalPlanarization，CMP)。化学机械平坦化工艺能够获得全局平坦化，能够去除表面缺陷，且允许在制造中采用更严格的设计规则。
继续参考图7，对所述隔离结构104进行退火处理。
所述隔离材料结构通过流动性化学气相沉积工艺形成，因此隔离结构104富含O和H，退火处理去除隔离结构104中的O和H，使得隔离结构104更加的致密。
所述隔离结构104覆盖所述伪鳍部102的侧壁，因此对隔离结构104进行退火的过程中，所述伪鳍部102的侧壁会被氧化，后续去除伪鳍部102，形成由所述隔离结构104和缓冲停止层101围成的凹槽，在所述凹槽中形成鳍部，在鳍部形成之前就进行退火处理，不会使隔离结构104的O与鳍部发生反应，进而避免鳍部表面被氧化，有利于使得鳍部内部和表面的材料的均一性较高。
具体的，退火处理的工艺参数包括：退火温度为650摄氏度至1050摄氏度，退火时间为10分钟至120分钟。
参考图8，所述退火处理后，去除所述伪鳍部102，形成由所述隔离结构104和缓冲停止层101围成的凹槽105。
所述凹槽105为后续形成鳍部提供空间位置。
本实施例中，所述凹槽105由所述隔离结构104和缓冲停止层101围成。
所述伪鳍部102的材料与缓冲停止层101的材料不相同，所述伪鳍部102与隔离结构104具有刻蚀选择比，在去除所述伪鳍部102的过程中，所述伪鳍部102的被刻蚀速率大于所述缓冲停止层101的被刻蚀速率。
本实施例中，采用湿法刻蚀工艺去除所述伪鳍部102。采用湿法刻蚀工艺进行刻蚀伪鳍部102形成凹槽105的过程中，湿法刻蚀停止在缓冲停止层101上，湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺去除所述伪鳍部，或者采用干法与湿法相结合的刻蚀工艺去除所述伪鳍部。
具体的，湿法刻蚀溶液为四甲基氢氧化铵溶液。
所述半导体结构的形成方法还包括：在去除所述伪鳍部102之前，去除所述掩膜层103。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层103。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺或者干法和湿法相结合的刻蚀工艺去除所述掩膜层。
具体的，湿法刻蚀溶液为磷酸溶液。
参考图9，在所述凹槽105(如图8所示)中形成鳍部106。
本发明实施例在所述隔离结构104覆盖伪鳍部102(如图7所示)时进行退火处理，然后去除伪鳍部102形成鳍部106，也就是说，在鳍部106形成之前就进行退火处理，不会使隔离结构104的O与鳍部106发生反应，进而避免鳍部106表面被氧化，有利于使得鳍部106内部和表面的材料的均一性较高，且因为在所述衬底100上形成有缓冲停止层101，伪鳍部102形成在缓冲停止层101上，使得去除所述伪鳍部102时，凹槽105(如图8所示)底部位于缓冲停止层101上，使得形成在凹槽105中的鳍部106的高度较为一致。综上，本发明实施例使得鳍部106具有良好的均一性，进而优化半导体结构的性能。
本实施例中，所述半导体结构用于形成PMOS，鳍部106的材料为SiGe。所述鳍部106为半导体结构工作时提供沟道区，SiGe作为沟道区在半导体结构工作时能够提供更高的载流子迁移速率。
且所述鳍部106中Ge摩尔体积的浓度高于所述缓冲停止层101中Ge摩尔体积的浓度，因为Ge原子大于Si原子，含Ge浓度低的缓冲停止层101与含Ge浓度更高的鳍部106接触，会在鳍部106中产生压应力，会在缓冲停止层101内产生拉应力，所述鳍部106中具有压应力，有利于提高PMOS中的载流子迁移率。
其他实施例中，所述半导体结构用于形成NMOS，鳍部的材料为Si。沟道鳍部中的Ge浓度低于缓冲停止层中的Ge浓度，沟道鳍部生长于缓冲停止层上，所述沟道鳍部中具有拉应力，有利于提高NMOS中的载流子迁移率。
本实施例中，采用选择性外延生长法在所述凹槽105中形成所述鳍部106。所述鳍部106的材料与缓冲停止层101的粘粘性较好。选择性外延生长能够形成纯净度高的单晶SiGe，适宜做沟道，且其具有工艺简单、生长快、成本低、无需超高真空、便于工业化量产等优点。
其他实施例中，还可以采用选择性外延生长法形成填充凹槽且覆盖所述隔离结构的鳍部材料，采用平坦化工艺去除露出所述凹槽的鳍部材料，形成鳍部。
参考图10，回刻蚀部分厚度的所述隔离结构104(如图9所示)，形成隔离层107，所述隔离层107覆盖所述鳍部106的部分侧壁。
所述隔离层107用于使得各个鳍部106实现电隔离。
本实施例中，所述隔离层107的材料为绝缘材料。
具体的，隔离层107通过回刻蚀隔离结构104(如图7所示)形成，因此隔离层107的材料与隔离结构104的材料相同。
形成隔离层107的步骤包括：以所述鳍部106为掩膜，回刻蚀部分厚度的所述隔离结构104，形成所述隔离层107。
本实施例中，采用湿法刻蚀工艺刻蚀所述隔离结构104，形成隔离层107。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且采用低浓度的湿法刻蚀溶液容易还有利于控制去除的隔离结构的厚度，能够使得刻蚀形成的隔离层107表面的水平性较好，操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺刻蚀所述隔离结构，形成隔离层，所述干法刻蚀工艺有利于精确控制所述隔离结构的去除厚度，降低对其他膜层结构的损伤。
参考图11，形成横跨所述鳍部106的伪栅结构108，所述伪栅结构108覆盖所述鳍部106的部分顶壁和部分侧壁。
所述伪栅结构108为后续形成栅极结构占据位置空间。
本实施例中所述伪栅结构108包括保形覆盖鳍部106的部分顶面和部分侧壁的栅氧化层1081，伪栅结构108还包括位于栅氧化层1081上的栅极层1082。本实施例中，伪栅结构108为叠层结构。其他实施例中，伪栅结构还可以为单层结构，即伪栅结构仅包括栅极层。
本实施例中，栅氧化层1081的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，栅极层1082的材料为多晶硅。其他实施例中，栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
参考图12，图12为平行于鳍部106延伸方向的剖视图，所述半导体结构的形成方法包括：在形成伪栅结构108后，在所述伪栅结构108两侧的所述鳍部106中形成源漏掺杂层109。
形成源漏掺杂层109的步骤包括：刻蚀伪栅结构108两侧的鳍部106，形成沟槽，在沟槽中形成源漏掺杂层109。
本实施例中，通过选择性外延生长法在沟槽中外延生长外延层，在形成外延层的过程中原位掺杂离子；对掺杂离子的外延层进行退火处理形成源漏掺杂层109。
本实施例中，所述晶体管为PMOS(Positive Channel Metal OxideSemiconductor)。源漏掺杂层109的材料为掺杂P型离子的SiGe或Si。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中Si原子的位置，从而有利于提高PMOS晶体管的载流子迁移率。其他实施例中，掺杂的P型离子包括B离子、Ga离子或In离子。
其他实施例中，所述晶体管为NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层的材料为掺杂N型离子的SiC或SiP。本实施例通过在SiC或SiP中掺杂N型离子，使N型离子取代晶格中Si原子的位置，从而有利于提高PMOS晶体管的载流子迁移率。其他实施例中，掺杂的离子还可以为N型离子包括P、As或Sb子。
所述半导体结构的形成方法还包括：形成源漏掺杂层109后，形成覆盖所述源漏掺杂层109，且露出所述伪栅结构108顶壁的层间介质层110。
参考图13，图13为垂直于鳍部106延伸方向的剖视图，去除所述伪栅结构108，形成栅极开口(图中未示出)，在所述栅极开口中形成金属栅极结构111。
形成金属栅极结构111的步骤包括：形成保形覆盖栅极开口的栅介质层1111；在形成栅介质层1111后，在所述栅介质层1111上形成金属栅极层1112。
栅介质层1111的材料为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层1111的材料为HfO2。其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
金属栅极层1112作为电极，用于实现与外部电路的电连接。在本实施例中，金属栅极层1112的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明实施例还提供一种半导体结构。参考图7，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：衬底100；缓冲停止层101，位于所述衬底100上；伪鳍部102，位于所述缓冲停止层101上；隔离结构104，位于所述伪鳍部102露出的所述衬底100上，且所述隔离结构104覆盖所述伪鳍部102的侧壁。
所述隔离结构104覆盖所述伪鳍部102的侧壁，对所述隔离结构104进行退火处理，后续去除伪鳍部102形成鳍部，也就是说，在鳍部形成之前就进行退火处理，不会使隔离结构104的O与鳍部发生反应，进而避免鳍部表面被氧化，有利于使得鳍部内部和表面的材料的均一性较高，且因为在所述衬底100上形成缓冲停止层101，伪鳍部102形成在缓冲停止层101上，使得后续去除所述伪鳍部102时，凹槽底部位于缓冲停止层101上，使得形成在凹槽中的鳍部的高度较为一致。综上，本发明实施例使得鳍部具有良好的均一性，进而优化半导体结构的性能。
所述衬底100用于为后续形成鳍部提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
缓冲停止层101与伪鳍部102的材料不同，缓冲停止层101与伪鳍部102的材料具有刻蚀选择比，后续在去除伪鳍部102的过程中，所述缓冲停止层101的被刻蚀速率小，所述缓冲停止层101起到刻蚀停止的作用。
且所述缓冲停止层101上易于选择性外延生长后续待形成的鳍部材料，使得形成的鳍部为纯净度较高的单晶材料，能够作为沟道区。
所述缓冲停止层101的材料包括SiGe和SiC中的一种或两种。本实施例中，缓冲停止层101的材料为SiGe，所述缓冲停止层101中Ge的摩尔体积百分比低于后续形成的鳍部中的摩尔体积百分比。
需要说明的是，所述缓冲停止层101的不宜过厚，也不宜过薄。若所述缓冲停止层101过厚，所述会导致后续形成的鳍部所处位置过高，使得鳍部易倒塌。若所述缓冲停止层101过薄，易导致缓冲停止层101与后续形成鳍部之间的浓度梯度过陡，导致鳍部与缓冲停止层101之间产生的应力过大，进而导致鳍部易脱落。本实施例中，所述缓冲停止层101的厚度是10纳米至45纳米。
所述伪鳍部102用于为后续形成的鳍部占据空间。
伪鳍部102的材料与缓冲停止层101的材料具有刻蚀选择比。所述伪鳍部102的材料包括Si、GaAs和InAs中的一种或多种。本实施例中，所述伪鳍部102的材料为Si。
需要说明的是，所述伪鳍部102不宜过高也不宜过矮。若所述伪鳍部102过高，会导致后续形成的鳍部过高，导致所述鳍部易倒塌。若所述伪鳍部102过矮，会导致后续形成的鳍部过矮，使得所述鳍部不能有足够的区域作为沟道区。本实施例中，所述伪鳍部102的高度为40纳米至80纳米。
后续去除所述伪鳍部102，所述缓冲停止层101和隔离结构104围成凹槽，所述鳍部形成在凹槽中，所述隔离结构104为形成凹槽做准备。且所述隔离结构104为后续形成隔离层做准备。
本实施例中，所述隔离结构104的材料为绝缘材料。
具体的，隔离结构104的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离结构104的工艺难度和工艺成本，且氧化硅的去除工艺简单，便于后续刻蚀隔离结构104，形成隔离层。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的缓冲停止层以及分立于所述缓冲停止层上的伪鳍部，所述缓冲停止层为整层膜层且覆盖整个所述衬底，所述缓冲停止层起到刻蚀停止的作用，且还起到能够进行选择性外延生长的作用；
在所述伪鳍部露出的所述缓冲停止层上，形成隔离结构，且所述隔离结构覆盖所述伪鳍部的侧壁；
对所述隔离结构进行退火处理；
所述退火处理后，去除所述伪鳍部，形成由所述隔离结构和缓冲停止层围成的凹槽；
以所述缓冲停止层为生长面，采用选择性外延生长法在所述凹槽中形成鳍部；
回刻蚀部分厚度的所述隔离结构，形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲停止层的材料包括SiGe和SiC中的一种或两种。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述缓冲停止层的厚度是10纳米至45纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延生长工艺或者化学气相沉积工艺形成所述缓冲停止层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，当所述半导体结构用于形成PMOS时，所述缓冲停止层的材料为SiGe，所述鳍部的材料为SiGe，且所述缓冲停止层中Ge摩尔体积的浓度低于所述鳍部中Ge摩尔体积的浓度；
或者，当所述半导体结构用于形成NMOS时，所述缓冲停止层的材料为SiGe，所述鳍部的材料为Si。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离结构的步骤包括：形成覆盖所述伪鳍部的隔离材料结构；采用平坦化工艺去除高于所述伪鳍部的所述隔离材料结构，形成所述隔离结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述隔离材料结构。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪鳍部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用四甲基氢氧化铵溶液去除所述伪鳍部。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪鳍部的高度为40纳米至80纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪鳍部的材料包括Si、GaAs和InAs中的一种或多种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料包括SiO、SiN、SiCN、SiOCN和SiON中的一种或多种。
13.一种半导体结构，其特征在于，包括：
衬底；
缓冲停止层，位于所述衬底上，所述缓冲停止层为整层膜层且覆盖整个所述衬底，所述缓冲停止层起到刻蚀停止的作用，且还起到能够进行选择性外延生长的作用；
伪鳍部，选择性外延生长于所述缓冲停止层上；
隔离结构，位于所述伪鳍部露出的所述衬底上，且所述隔离结构覆盖所述伪鳍部的侧壁。
14.如权利要求13所述的半导体结构，其特征在于，所述缓冲停止层的材料包括SiGe和SiC中的一种或两种。
15.如权利要求13所述的半导体结构，其特征在于，所述缓冲停止层的厚度是10纳米至45纳米。
16.如权利要求13所述的半导体结构，其特征在于，所述伪鳍部的材料包括Si、GaAs和InAs中的一种或多种。
17.如权利要求13所述的半导体结构，其特征在于，所述伪鳍部的高度为40纳米至80纳米。
18.如权利要求13所述的半导体结构，其特征在于，所述隔离结构的材料包括SiO、SiN、SiCN、SiOCN和SiON中的一种或多种。
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