CN115707232A - 形成半导体装置的方法 - Google Patents

Abstract

一种形成半导体装置的方法包括形成数个位元线结构在基板上、形成阻障层在位元线结构上、形成数个着陆垫在阻障层上，其中部分的阻障层暴露于着陆垫之间。方法也包括在形成着陆垫之后，使用含氟气体和氢气以移除暴露于着陆垫之间的部分的阻障层。借此，半导体装置的合格率和可靠度可有所提升。

Description

形成半导体装置的方法

技术领域

本揭示案是关于一种形成半导体装置的方法，特别是关于一种形成动态随机存取内存(DRAM)的方法。

背景技术

随着科技进步，半导体装置变得更加高度整合，半导体装置内的元件之间的距离越来越靠近，导致元件之间的残留材料的影响变得显著。当形成半导体装置过程中产生的残留材料具有导电特性时，因元件间距的缩减使得残留材料可能电性连接相邻的元件而产生漏电。

因此，在形成半导体装置过程中确实移除残留材料可有助于提升半导体装置的生产质量。

发明内容

根据本揭示案的一些实施例，一种形成半导体装置的方法包括形成数个位元线结构在基板上、形成阻障层在位元线结构上、形成数个着陆垫在阻障层上，其中部分的阻障层暴露于着陆垫之间。方法也包括在形成着陆垫之后，使用含氟气体和氢气以移除暴露于着陆垫之间的部分的阻障层。

在一些实施例中，含氟气体比氢气的组成比值为约0.05和约0.4的范围之间。

在一些实施例中，含氟气体包括三氟化氮。

在一些实施例中，移除暴露于着陆垫之间的部分的阻障层的操作温度在约250℃和约400℃的范围之间。

在一些实施例中，移除暴露于着陆垫之间的部分的阻障层的操作压力在约2托和约5托的范围之间。

在一些实施例中，阻障层包括金属氮化物。

在一些实施例中，着陆垫包括金属钨。

在一些实施例中，阻障层对着陆垫的蚀刻选择比为至少约40比约1。

在一些实施例中，形成半导体装置的方法进一步包括形成数个间隔物结构在位元线结构上，其中阻障层对间隔物结构的蚀刻选择比为至少约40比1。

在一些实施例中，形成半导体装置的方法进一步包括沉积密封层在着陆垫上，密封层接触着陆垫、阻障层、和间隔物结构。

本揭示案是关于一种形成半导体装置的方法，在形成着陆垫之后，借由含氟气体和氢气对具有导电性的阻障层进行蚀刻工艺，以避免因着陆垫之间通过阻障层电性连接而使半导体装置产生漏电的现象。此外，借由调整蚀刻工艺中的操作参数，以降低蚀刻过程中对其他元件的损害。借此，半导体装置的合格率和可靠度可有所提升。

附图说明

阅读以下实施例时搭配附图以清楚理解本揭示案的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。

图1根据本揭示案的一些实施例绘示半导体装置的配置图。

图2根据本揭示案的一些实施例绘示半导体装置沿图1剖线A-A的截面图。

图3根据本揭示案的一些实施例绘示形成半导体装置的方法的流程图。

图4根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图5根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图6根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图7根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图8根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图9根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

图10根据本揭示案的一些实施例绘示半导体装置在形成半导体装置的方法中其中一个工艺阶段沿图1剖线A-A的截面图。

具体实施方式

当一个元件被称为“在…上”时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为“直接在”另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇“及/或”包含了列出的关联项目中的一个或多个的任何组合。

在本揭示案中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本揭示案的本意。

关于本揭示案中所使用的“约”一般通常指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分之五以内。文中若无明确说明，其所提及的数值都视作为近似值，即如“约”所表示的误差或范围。

请参阅图1，图1根据本揭示案的一些实施例绘示半导体装置100的配置图。半导体装置100可包括数个主动区域AA(active area)，其中主动区域AA具有短轴和长轴。在一些实施例中，主动区域AA的长轴与X轴有夹角，即主动区域AA的长轴相对于X轴朝斜角方向延伸。

数个字元线结构WL(word line)横跨主动区域AA并沿X轴方向延伸，并且相邻的字元线结构WL以等距离相隔开并彼此平行。数个位元线结构BL(bit line)配置在字元线结构WL之上并沿Y轴方向延伸。同样地，相邻的位元线结构BL以等距离相隔开并彼此平行。除此之外，位元线结构BL可以通过直接接触件DC(direct contact)与主动区域AA相连。每一个主动区域AA可电性连接一个直接接触件DC(direct contact)。

数个埋入式接触件BC(buried contact)形成在两两相邻的位元线结构BL之间。在一些实施例中，埋入式接触件BC沿Y轴方向彼此隔开。埋入式接触件BC可电性连接电容器(未绘示)的下电极至相对应的主动区域AA，单个主动区域AA可电性连接两个埋入式接触件BC。

数个着陆垫LP(landing pad)设置在埋入式接触件BC上并覆盖至少一部分的位元线结构BL。着陆垫LP可电性连接埋入式接触件BC，也可电性连接电容器(未绘示)的下电极至对应的主动区域AA。换言之，通过相应的埋入式接触件BC和相应的着陆垫LP，使电容器(未绘示)可电性连接对应的主动区域AA。在一些实施例中，单个埋入式接触件BC和单个着陆垫LP可合称为接触插塞(contact plug)，并且可分别称为第一接触插塞(BC)和第二接触插塞(LP)。

请参阅图2，图2根据本揭示案的一些实施例绘示半导体装置200沿图1剖线A-A的截面图。半导体装置200包括基板210，其中基板210具有数个主动区域212(如同图1中的主动区域AA)以及将主动区域212隔开的数个隔离区域214。

基板210可包括硅，例如结晶硅、多晶硅、或无晶硅。基板210可包括元素半导体，例如锗(Ge)。基板210可包括合金半导体，例如硅锗(SiGe)、碳化硅磷(SiPC)、磷化砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟镓(GaInAs)、磷化镓铟(GaInP)、镓铟磷化物(GaInAsP)、或其他合适的材料。基板210可包括化合物半导体，例如碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、碲化锌(ZnTe)，硒化镉(CdSe)、硫化镉(CdS)、碲化镉(CdTe)、或其他合适的材料。

除此之外，基板210可以是绝缘体上半导体(semiconductor-on-insulator)基板，例如绝缘体上硅(silicon-on-insulator,SOI)基板或是绝缘体上锗(germanium-on-insulator,GeOI)基板。绝缘体上半导体基板可由氧布植分离(separation byimplantation of oxygen)技术、晶圆键合(wafer bonding)技术、其他合适的技术，或上述的组合制成。

隔离区域214的材料可包括氧化硅(silicon oxide)、氮化硅(silicon nitride)、和氮氧化硅(silicon oxynitride)以上三者中的至少一者。隔离区域214可为单层或多层结构。举例来说，隔离区域214可包括氧化硅和氮化硅。在一些实施例中，可借由浅沟渠绝缘工艺形成隔离区域214。

基板210可进行离子布植工艺以掺杂N型或P型掺杂物。在一些实施例中，借由掺杂N型或P型掺杂物至基板210的主动区域212中可形成源极和汲极区域(未绘出)。

隔离层220形成在基板210上并且覆盖主动区域212和隔离区域214的顶表面，借此使后续形成的元件与基板210隔离。在一些实施例中，在隔离层220的形成过程中，隔离层220具有开口(未绘出)，开口可延伸至基板210内部并显露出部分的主动区域212。并且，后续工艺中，开口会填入导电材料进而形成直接接触件230(如同图1的直接接触件DC)。直接接触件230接触主动区域212进而可电性连接主动区域212。

隔离层220由任何适合的介电材料形成，例如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(tetraethylorthosilicate(TEOS)oxide)、未掺杂的硅酸盐玻璃(un-doped silicateglass)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fusedsilica glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼掺杂硅玻璃(borondoped silicon glass,BSG)、其他适合的材料、或上述的组合。

半导体装置200进一步包括设置在基板210上的位元线结构240(如同图1的位元线结构BL)。位元线结构240沿垂直于基板210方向(例如，Z轴方向)自基板210突出并具有线性结构，其中线性结构沿平行基板210的方向(例如，Y轴方向)延伸。在一些实施例中，位元线结构240沿垂直于基板210方向(例如，Z轴方向)可分为两个部分：一部分为位于底部的导电层242，以及另一部分为位于顶部的绝缘覆盖层(insulation capping layer)244。在一些实施例中，当位元线结构240形成在直接接触件230上时，位于底部的导电层242可电性连接直接接触件230。再者，位元线结构240的外表面可具有间隔物结构250。在一些实施例中，间隔物结构250形成在位元线结构240的侧壁上以电性隔离位元线结构240和其他导电元件(例如，埋入式接触件260)。间隔物结构250可为单层或多层结构。在一些实施例中，间隔物结构250可具有空气间隙(air gap)。

半导体装置200进一步包括设置在位元线结构240之间的埋入式接触件260(如同图1的埋入式接触件BC)。埋入式接触件260突伸至基板210内部(例如，沿Z轴向下)并直接接触主动区域212以电性连接主动区域212。

半导体装置200进一步包括形成在位元线结构240上的阻障层270以及形成在阻障层270上的着陆垫280(如同图1的着陆垫LP)。在图2所示的实施例中，着陆垫280接触阻障层270。在一些实施例中，阻障层270可降低着陆垫280的材料扩散。在一些实施例中，着陆垫280覆盖位元线结构240的部分侧表面和部分上表面。若将单个着陆垫280以及着陆垫280下的对应阻障层270视为一组元件，则相邻的元件之间为电性隔离的状态。

请参阅图3，图3为根据本揭示案的一些实施例绘示形成半导体装置200的方法300的流程图。半导体装置200在方法300中各工艺阶段的截面图绘示于图4至图10中说明，其中图4至图10是沿图1剖线A-A的截面图。应注意的是，当图3、图4至图10绘示或描述成一系列的操作或事件时，这些操作或事件的描述顺序不应受到限制。例如，部分操作或事件可采取与本揭示案不同的顺序、部分操作或事件可同时发生、部分操作或事件可以不须采用、及/或部分操作或事件可重复进行。并且，实际的工艺可能须在方法300之前、过程中、或之后进行额外的操作步骤以完整形成半导体装置200。因此，本揭示案可能将简短地说明其中一些额外的操作步骤。再者，除非额外说明，否则图1到图10谈论到的相同的说明可直接应用至其他图片上。

请参阅图3和图4，首先进行步骤302，形成数个位元线结构240在基板210上。位元线结构240包括导电层242以及绝缘覆盖层244。在一些实施例中，导电层242可为堆栈结构。举例来说，导电层242的堆栈结构可使用的材料包括多晶硅、半导体材料、经掺杂的半导体材料、金属、金属氮化物、金属硅化物、其他合适的具导电性的材料、或上述的组合。在一些实施例中，位元线结构240的导电层242可包括钨、氮化钨、及/或氮化钛。位元线结构240的绝缘覆盖层244为包括介电材料，例如但不限于氮化硅。

接着请参阅图5，方法300可进一步包括形成间隔物结构250，其中间隔物结构250形成在位元线结构240的侧壁240W上。间隔物结构250可为单层或是多层结构。因此，可借由一或多个沉积工艺形成间隔物结构250。举例来说，使用保形式沉积(conformaldeposition)工艺来沉积间隔物结构250在位元线结构240和基板210上，使间隔物结构250具有与位元线结构240和基板210相似的轮廓。沉积工艺可包括化学气相蚀刻(chemicalvapor deposition,CVD)工艺、原子层沉积(atomic layer deposition,ALD)工艺、物理气相沉积(physical vapor deposition,PVD)工艺、其他合适的沉积工艺、或上述的组合。在如图5所示的实施例中，沉积工艺可搭配一或多个蚀刻工艺以移除位于水平位置(例如，平行X轴)的间隔物结构250的材料。间隔物结构250可以由任何适合的介电材料组成，例如但不限于氮化硅或氧化硅。

请继续参阅图5，方法300可进一步包括形成埋入式接触件260，其中埋入式接触件260形成在两个相邻的位元线结构240之间。埋入式接触件260可包括半导体材料、经掺杂的半导体材料、金属、金属氮化物、金属硅化物、其他合适的具导电性的材料、或上述的组合。在一些实施例中，埋入式接触件260可包括含硅的材料，例如经掺杂的多晶硅。

请参阅图3和图6，接续进行步骤304，形成阻障层270A在位元线结构240上。详细而言，阻障层270A为形成在位元线结构240的侧壁240W与顶表面240T上以及埋入式接触件260的顶表面260T上。阻障层270A的材料可包括金属(例如钛、钽、或类似者)、金属氮化物(例如氮化钛、氮化钽、或类似者)、或上述的组合。在一些实施例中，阻障层270A可包括氮化钛。在一些实施例中，阻障层270的厚度约3纳米至约6纳米。可借由CVD、ALD、或PVD形成阻障层270A。

请参阅图3、图7和图8，接续进行步骤306，形成数个着陆垫280在阻障层270A上。首先请参阅图7，形成导电材料层280A在基板210上并覆盖位元线结构240和埋入式接触件260。在一些实施例中，导电材料层280A可包含导电材料，例如钨、铜、铝、合金、或其他适合的导电材料。在一些实施例中，可借由覆盖式沉积(blanket deposition)形成导电材料层280A。

接着请参阅图8，移除导电材料层280A的一部分以形成数个着陆垫280。在一些实施例中，图案化的屏蔽(未绘出)设置在导电材料层280A上作为蚀刻屏蔽，随后进行蚀刻工艺800以除去未经屏蔽覆盖的导电材料层280A的部分。蚀刻工艺800之后，形成数个着陆垫280和数个孔洞802，其中孔洞802隔开相邻的着陆垫280。每一个着陆垫280形成在相邻的位元线结构240之间以及位元线结构240上。在一些实施例中，蚀刻工艺800之后，部分的阻障层270A暴露于孔洞802之中。换句话说，部分的阻障层270A暴露于相邻的着陆垫280之间。

在一些实施例中，如图8中的第一区域S1所示，移除导电材料层280A的蚀刻工艺800中也可能移除至少部分的阻障层270A。在阻障层270A包括氮化钛的一些实施例中，蚀刻工艺800对顶表面240T的氮化钛产生的蚀刻速率大于对侧壁240W的氮化钛产生的蚀刻速率，这是由于氮化钛具有柱状晶结构(未绘出)，顶表面240T的氮化钛的柱状晶结构和侧壁240W的氮化钛的柱状晶结构分别朝向不同方向(例如，顶表面240T的氮化钛的柱状晶结构朝向上方，侧壁240W的氮化钛的柱状晶结构朝向水平方向)，因此不同位置的氮化钛在蚀刻工艺800中表现出不同的蚀刻速率。在另一些实施例中，如图8中的第二区域S2所示，在移除导电材料层280A的蚀刻工艺800之后，阻障层270A仍留在位元线结构240上(例如位元线结构240的侧壁240W和顶表面240T上)。

在上述的情况中，残留的阻障层270A可能作为相邻着陆垫280之间的电性连接结构，进而提升发生漏电和短路的机率。为了提高半导体装置200的可靠度，本揭示案的方法300在形成着陆垫280之后，移除暴露于着陆垫280之间的部分的阻障层270A，借此形成彼此不相连的阻障层270(图9所示)。

请参阅图3和图9，接续进行步骤308，在形成着陆垫280之后，使用含氟气体和氢气以移除暴露于着陆垫280之间的部分的阻障层270A，以形成不相连的阻障层270。可使用蚀刻工艺900移除暴露于着陆垫280之间的部分的阻障层270A(即，暴露于孔洞802内的部分的阻障层270A)。在一些实施例中，蚀刻工艺900是等离子体蚀刻工艺、反应性离子蚀刻(reactive ion etching,RIE)工艺、湿式蚀刻工艺或其他适用的技术。在一些实施例中，蚀刻工艺900中利用的一种或多种材料为气态。蚀刻工艺900中使用的含氟气体可包括四氟化碳(CF₄)、六氟化硫(SF₆)、三氟化氮(NF₃)、三氟甲烷(CHF₃)、或其他适用材料中的至少一种。在一些实施例中，蚀刻工艺900中使用三氟化氮。

在一些实施例中，蚀刻工艺900中含氟气体比氢气的组成比值可在约0.05和约0.40的范围之间，例如0.05、0.10、0.15、0.20、0.25、0.30、0.35、或0.40。在一些实施例中，蚀刻工艺900中含氟气体比氢气的组成比值可为约0.05和约0.15之间。

在蚀刻工艺900中，阻障层270A对着陆垫280的蚀刻选择比至少约40比1，以确保着陆垫280不会产生额外的损耗。同样地，在蚀刻工艺900中，阻障层270A对间隔物结构250的每一材料(例如，具有单层或多层的间隔物结构250)的蚀刻选择比至少约40比1，以确保间隔物结构250维持原本的状态。因此，可借由调控蚀刻工艺900的操作参数以达到上述的蚀刻选择比。

在一些实施例中，蚀刻工艺900的操作温度可在约250℃和约400℃的范围之间，例如250、300、350、400、或450℃，以移除暴露于该些着陆垫280之间的部分的阻障层270A。在一些实施例中，蚀刻工艺900的操作温度可在约350℃和约400℃的范围之间。在一些实施例中，蚀刻工艺900的操作压力可在约2托和约5托的范围之间，例如2、2.5、3、3.5、4、4.5、或5托，以移除暴露于该些着陆垫280之间的部分的阻障层270A。在一些实施例中，蚀刻工艺900的操作压力可在约3托和约4托的范围之间。

根据一些实施例，蚀刻工艺900与蚀刻工艺800的不同之处至少在于压力、温度、蚀刻剂或其他适用参数中的至少一个，使得在蚀刻工艺800之后留下的阻障层270A可借由蚀刻工艺900移除，以形成不相连(断开)的阻障层270，进而降低漏电的发生并提升半导体装置200的可靠度。

请参阅图10，方法300可进一步包括形成密封层1000在着陆垫280上，其中密封层1000接触着陆垫280、阻障层270和间隔物结构250。在一些实施例中，密封层1000也可接触位元线结构240的绝缘覆盖层244。密封层填满孔洞802(如图8所示)和其他孔隙。密封层1000可为多层结构(未绘出)，并可借由CVD、ALD、PVD、其他合适的沉积技术、或上述的组合来形成。在一些实施例中，借由ALD形成密封层1000以避免孔隙(void)的形成。密封层1000可包括任何合适的介电材料，例如氧化硅或氮化硅。

本揭示案是关于一种形成半导体装置的方法，在形成着陆垫之后，进行蚀刻工艺以移除着陆垫之间的部分的阻障层。借由含氟气体和氢气对具有导电性的阻障层进行蚀刻，以避免着陆垫之间通过阻障层电性连接而使半导体装置产生漏电/短路的现象。除此之外，借由调控操作温度和操作压力提升阻障层的蚀刻选择比，以降低蚀刻过程中对其他元件的损害。借此，半导体装置的合格率和可靠度可有所提升。

以上概略说明了本揭示案数个实施例的特征，使本领域技术人员对于本揭示案可更为容易理解。本领域技术人员应了解到本说明书可轻易作为其他结构或工艺的变更或设计基础，以进行相同于本发明实施例的目的及/或获得相同的优点。本领域技术人员也可理解与上述等同的结构并未脱离本发明的精神及保护范围内，且可在不脱离本揭示案的精神及范围内，可作更动、替代与修改。

【符号说明】

100:半导体装置

200:半导体装置

210:基板

212:主动区域

214:隔离区域

220:隔离层

230:直接接触件

240:位元线结构

240T:顶表面

240W:侧壁

242:导电层

244:绝缘覆盖层

250:间隔物结构

260:埋入式接触件

260T:顶表面

270:阻障层

270A:阻障层

280:着陆垫

280A:导电材料层

300:方法

302:步骤

304:步骤

306:步骤

308:步骤

800:蚀刻工艺

802:孔洞

900:蚀刻工艺

1000:密封层

A-A:剖线

AA:主动区域

BC:埋入式接触件

BL:位元线结构

DC直接接触件

LP:着陆垫

S1:第一区域

S2:第二区域

WL:字元线结构

X、Y、Z:轴。

Claims (10)

1.一种形成半导体装置的方法，其特征在于，包括：

形成复数个位元线结构在基板上；

形成阻障层在该些位元线结构上；

形成复数个着陆垫在该阻障层上，其中一部分的该阻障层暴露于该些着陆垫之间；以及

在形成该些着陆垫之后，使用含氟气体和氢气以移除暴露于该些着陆垫之间的该部分的该阻障层。

2.根据权利要求1所述的形成半导体装置的方法，其中该含氟气体比氢气的组成比值为约0.05和约0.4的范围之间。

3.根据权利要求1所述的形成半导体装置的方法，其中该含氟气体包括三氟化氮。

4.根据权利要求1所述的形成半导体装置的方法，其中移除暴露于该些着陆垫之间的该部分的该阻障层的操作温度在约250℃和约400℃的范围之间。

5.根据权利要求1所述的形成半导体装置的方法，其中移除暴露于该些着陆垫之间的该部分的该阻障层的操作压力在约2托和约5托的范围之间。

6.根据权利要求1所述的形成半导体装置的方法，其中该阻障层包括金属氮化物。

7.根据权利要求1所述的形成半导体装置的方法，其中该些着陆垫包括金属钨。

8.根据权利要求1所述的形成半导体装置的方法，其中该阻障层对该些着陆垫的蚀刻选择比为至少约40比约1。

9.根据权利要求1所述的形成半导体装置的方法，进一步包括：

形成复数个间隔物结构在该些位元线结构上，其中该阻障层对该些间隔物结构的蚀刻选择比为至少约40比1。

10.根据权利要求9所述的形成半导体装置的方法，其中，进一步包括：

沉积密封层在该些着陆垫上，该密封层接触该些着陆垫、该阻障层、和该些间隔物结构。

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