CN115513171A - 半导体结构及其制造方法、存储系统 - Google Patents

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Abstract

本公开实施例提供一种半导体结构及其制造方法、存储系统，所述半导体结构包括：衬底；介质层，位于所述衬底上；导电结构，位于所述介质层中且贯穿所述介质层；互连层，位于所述介质层上；所述互连层中具有互连导电图案和伪导电图案；所述互连导电图案位于所述导电结构上并连接所述导电结构；所述伪导电图案位于所述互连导电图案之间；层间绝缘层，覆盖所述互连层，所述层间绝缘层在所述互连层中相邻的两个导电图案之间具有空气间隙。

Description

半导体结构及其制造方法、存储系统
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法、存储系统。
背景技术
随着半导体产业进入高性能与多功能的集成电路新时代，集成电路内半导体元件的密度随之增加，半导体元件之间的距离则随之缩小，进而使得用于传导电信号的传导部之间的距离也相应的缩减。由此，相邻传导部之间所产生的寄生电容以及由寄生电容带来的干扰越来越明显，例如由于寄生电容的存在会导致金属引线中电容耦合上升，从而增加了电力消耗，并提高了电阻电容(Resistance Capacitor，RC)时间常数。
为解决上述问题，业界开始采用低介电常数(Low-K)的材料作为传导部之间的填充材料，但仍不能满足现有集成电路对于更低RC延迟的要求。因此，如何进一步减小传导部间的寄生电容，成为了业界亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及其制造方法、存储系统。
第一方面，本公开实施例提供了一种半导体结构，包括：衬底；介质层，位于所述衬底上；导电结构，位于所述介质层中且贯穿所述介质层；互连层，位于所述介质层上；所述互连层中具有互连导电图案和伪导电图案；所述互连导电图案位于所述导电结构上并连接所述导电结构；所述伪导电图案位于所述互连导电图案之间；层间绝缘层，覆盖所述互连层，所述层间绝缘层在所述互连层中相邻的两个所述导电图案之间具有空气间隙。
在一些实施例中，所述伪导电图案位于满足预设位置关系的相邻的两个所述互连导电图案之间，所述预设位置关系为：相邻的两个所述互连导电图案的间距大于预设值。
在一些实施例中，所述伪导电图案的宽度w1与以下参数具有第一对应关系：位于相邻的所述伪导电图案和所述互连导电图案之间的所述空气间隙的宽度w2；以及，所述层间绝缘层的介电常数ε层；所述第一对应关系为：
2(ε层-1)w2-w1>0。
在一些实施例中，所述预设值为200nm。
在一些实施例中，所述导电图案包括：引线层；粘接层，位于所述引线层与所述介质层之间；阻挡层，覆盖所述引线层。
在一些实施例中，所述引线层的材料包括铝。
在一些实施例中，所述互连导电图案底面的面积大于所述导电结构顶面的面积。
在一些实施例中，所述半导体结构还包括：器件层，位于所述衬底与所述介质层之间；所述导电结构连接所述器件层中的器件或电路。
第二方面，本公开实施例提供了一种半导体结构的制造方法，包括：提供衬底；在所述衬底上方形成介质层；在所述介质层中形成贯穿所述介质层的导电结构；在所述介质层上方形成导电层；在所述导电层上形成掩模层，所述掩膜层定义互连导电图案和伪导电图案；通过所述掩膜层刻蚀所述导电层，由所述导电层形成互连层；所述互连层中具有所述互连导电图案和所述伪导电图案，所述互连导电图案位于所述导电结构上并连接所述导电结构，所述伪导电图案位于所述互连导电图案之间；形成覆盖所述导电图案的层间绝缘层，并在所述互连层内相邻的两个导电图案之间的所述层间绝缘层中形成空气间隙。
在一些实施例中，所述在所述导电层上形成掩模层，包括：在所述导电层上，形成定义所述互连导电图案的第一掩膜结构，并形成定义所述伪导电图案的第二掩膜结构；所述第一掩膜结构和所述第二掩膜结构构成所述掩膜层；所述第二掩膜结构位于满足预设位置关系的相邻的两个所述第一掩膜结构之间，所述预设位置关系为：相邻的两个所述第一掩膜结构的间距大于预设值。
在一些实施例中，所述通过所述掩膜层刻蚀所述导电层，由所述导电层形成所述互连层，包括：通过所述第一掩膜结构和所述第二掩膜结构刻蚀所述导电层，形成对应所述第一掩膜结构的所述互连导电图案，并形成对应所述第二掩膜结构的所述伪导电图案；其中，所述伪导电图案的宽度w1与以下参数具有第一对应关系：位于相邻的所述伪导电图案和所述互连导电图案之间的所述空气间隙的宽度w2；以及，所述层间绝缘层的介电常数ε层；所述第一对应关系为：2(ε层-1)w2-w1>0。
在一些实施例中，所述预设值为200nm。
在一些实施例中，所述在所述介质层上方形成导电层，包括：形成覆盖所述介质层的初始粘接层；形成覆盖所述初始粘接层的初始引线层；形成覆盖所述初始引线层的初始阻挡层；其中，所述初始粘接层、所述初始引线层和所述初始阻挡层构成所述导电层；所述通过所述掩膜层刻蚀所述导电层，包括：通过所述掩膜层刻蚀所述初始粘接层、所述初始引线层和所述初始阻挡层，以形成粘接层、引线层和阻挡层；其中，所述粘接层、所述引线层和所述阻挡层构成所述互连层。
在一些实施例中，所述引线层的材料包括铝。
在一些实施例中，所述互连导电图案底面的面积大于所述导电结构顶面的面积。
在一些实施例中，所述方法还包括：在所述衬底上方形成器件层；所述在所述衬底上方形成介质层，包括：在所述器件层上方形成介质层；所述在所述介质层中形成贯穿所述介质层的导电结构，包括：形成贯穿所述介质层，且连接所述器件层中的器件或电路的导电结构。
第三方面，本公开实施例提供了一种存储系统，包括：存储器，包括上述实施例中任一所述的半导体结构；存储控制器。
在本公开实施例提供的半导体结构中，互连导电图案连接导电结构，即互连导电图案用于传输电信号，伪导电图案位于互连导电图案之间且不连接导电结构。如此，一方面，相邻的两个互连导电图案和二者之间的伪导电图案可以构成串联的电容结构，从而减小互连层中的寄生电容，有效降低RC延迟；另一方面，设置伪导电图案可以使得任意两个相邻的导电图案之间都形成空气间隙，以进一步地减小互连层中的寄生电容。
附图说明
图1为本公开实施例提供的一种半导体结构的示意图；
图2为本公开实施例提供的一种半导体结构的俯视图；
图3为本公开实施例提供的另一种半导体结构的示意图；
图4为本公开实施例提供的另一种半导体结构的俯视图；
图5为本公开实施例提供的另一种半导体结构的局部俯视图；
图6为本公开实施例提供的又一种半导体结构的示意图；
图7为本公开实施例提供的一种半导体结构的制造方法的步骤流程图；
图8A至图8H为本公开实施例提供的一种半导体结构的工艺过程的示意图；
图9为本公开实施例提供的一种存储系统的示意图；
图10为本公开实施例提供的第一对应关系中β与α的关系示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在一些实施例中，如图1所示，半导体结构10包括：衬底100；器件层140；介质层110；导电结构111；互连层120，包括引线层121、粘接层122和阻挡层123，互连层120中具有导电图案；层间绝缘层130覆盖互连层120，并延伸进相邻的两个导电图案之间的间隙中。如图2所示为半导体结构10的俯视图，值得注意的是，图2仅示例性地示出了互连层120，以及导电结构111的位置，并未示出其他结构。此外，图中为了使得各结构均能被清晰示出，可能造成各结构的尺寸比例关系与实际结构不符。导电结构111包括多个导电柱并分别位于介质层110中且贯穿介质层110，互连层120通过导电结构111连接至器件层140中的电路或器件，即互连层120用于传输电信号，这里的器件层140包括但不限于存储器中的存储单元阵列、外围电路等。在一些实施例中，器件层140与介质层110之间还可以具有多个金属层和/或互连层。在一些实施例中，如图2所示，互连层120可以延X和/或Y方向延伸，并连接导电结构111。具体地，参考图1，这里有两种方式减少互连层120中的寄生电容，以减少电路中的RC延迟。第一种是在具有较小间距d1的两个相邻的导电图案之间形成空气间隙131(AirGap)，由于空气具有较低的介电常数，使得互连层120中的寄生电容较小；另一种则是增大导电图案的间距，故导电图案之间可以具有较大的距离d2，以减小寄生电容，值得注意的是，较大的间距使得导电图案之间难以形成空气间隙，或所形成的空气间隙较小。
如此，为了进一步地减少半导体结构中的寄生电容，第一方面，如图3和图4所示，本公开实施例提供了一种半导体结构20，包括：衬底200；介质层210，位于所述衬底200上；导电结构211，位于所述介质层210中且贯穿所述介质层210；互连层220，位于所述介质层210上；所述互连层220中具有互连导电图案221和伪导电图案222；所述互连导电图案221位于所述导电结构211上并连接所述导电结构211；所述伪导电图案222位于所述互连导电图案221之间；层间绝缘层230，覆盖所述互连层220，所述层间绝缘层230在互连层22中相邻的两个导电图案之间具有空气间隙231。在本公开实施例中，半导体结构20可以用于存储器，这里的存储器包括但不限于动态随机存储器(Dynamic Random Access Memory，DRAM)、静态随机存储器(Static Random Access Memory，SRAM)铁电随机存储器(FerroelectricRandom Access Memory，FRAM)、磁性随机存储器(Magnetoresistive Random AccessMemory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)、纳米随机存储器(Nano Random AccessMemory，NRAM)等。值得注意的是，半导体结构20还可以用于闪存存储器、逻辑芯片等，这里不再赘述。另外，图4为半导体结构20的俯视图，仅示例性地示出了互连导电图案221和伪导电图案222，以及导电结构211的位置，并未示出其他结构。而下文中出现的“导电图案”，为互连导电图案和伪导电图案的统称。
衬底200的材料可以包括单质半导体材料，例如硅(Si)、锗(Ge)等，或者化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)或磷化铟(InP)等，衬底200还可以是掺杂的，或者在衬底中包括掺杂区域和未掺杂区域。在一些实施例中，衬底200上还可以具有存储阵列和外围电路。
介质层210位于衬底200上方，介质层210的材料包括但不限于氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)等。示例性地，可以通过沉积工艺，在衬底200上方形成介质层210，这里的沉积工艺包括但不限于化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic Layer Deposition，ALD)或物理气相沉积(Physical VaporDeposition，PVD)等。多个导电结构211贯穿介质层210，这里的导电结构211可以为垂直互连通道(Vertical Interconnect Access，VIA)或导电插塞。导电结构211的材料包括但不限于金属材料、掺杂半导体材料等，具体地，本申请实施例中导电结构211可以为钨(W)。在一些实施例中，导电结构211可以连接位于衬底200和介质层210之间的器件层，这里的器件层可以包括存储阵列和外围电路等。示例性地，可以先通过光刻(Photolithography)、刻蚀(Etching)等工艺，在介质层210中形成导电结构211对应的通孔，再利用沉积等工艺，向通孔中填充导电材料，从而形成导电结构211。这里的刻蚀工艺可以分为干法刻蚀(DryEtching)与湿法刻蚀(Wet Etching)。其中，干法刻蚀可以包括离子铣刻蚀(Ion NeamMilling Etching)、等离子体刻蚀(Plasma Etching)、反应离子刻蚀(Reactive IonEtching)或激光烧蚀(Laser Ablation)等；湿法刻蚀是利用溶剂或溶液来进行刻蚀，例如酸碱溶液。
介质层210上方具有互连层220，互连层220的材料包括但不限于金属材料、掺杂半导体材料等，示例性地，本申请实施例中互连层220可以为铝(Al)互连引线。在一些实施例中，互连层220可以延X和/或Y方向延伸。其中，互连导电图案221连接导电结构211，并用于传输电信号，互连导电图案221包括多条引线，其可以分别连接导电结构211的多个导电柱；伪导电图案222位于相邻的两个互连导电图案221之间，伪导电图案222不连接至导电结构211，即伪导电图案222不用于传输电信号，伪导电图案222可以为虚拟互连引线(DummyLine)。需要注意的是，相邻的两个互连导电图案221之间可以具有伪导电图案222，也可以不具有伪导电图案222，这取决于相邻两个互连导电图案221的间距。示例性地，可以先通过沉积工艺，在介质层210上方形成导电层，然后再通过光刻、刻蚀等工艺，形成贯穿导电层的多个沟槽，而多个沟槽则将导电层分隔为多个导电图案。如此，在距离较大的两个互连导电图案221之间设置伪导电图案222，可以减小导电图案的间距，使得多个导电图案在X方向上形成串联的多个电容结构，从而减小多个导电图案中的寄生电容，以降低RC延迟。在一些实施例中，相邻的两个互连导电图案221之间还可以具有两个及以上的伪导电图案222。
层间绝缘层230覆盖互连层220，并延伸进任意两个相邻的导电图案之间的间隙中。层间绝缘层230的材料包括但不限于氧化硅、旋涂绝缘介质(Spin-on Dielectrics，SOD)、氮化硅、氮氧化硅等。示例性地，可以通过沉积等工艺，在上述贯穿导电层的沟槽中填充绝缘材料，从而形成层间绝缘层230。可以理解的是，由于在间距较大的互连导电图案221之间设置伪导电图案222，故相邻导电图案之间具有较小的间距，以在任意两个导电图案之间均形成空气间隙231，也即，在互连导电图案221和互连导电图案221之间，互连导电图案221和伪导电图案222之间，以及伪导电图案222和伪导电图案222之间均可以形成空气间隙231，以进一步地减小互连层220中的寄生电容。此外，设置伪导电图案222，还可以使得互连层220中的互连导电图案221尺寸大小较为接近，且各个互连导电图案221的位置在X和Y方向上的分布较为均匀，以减小形成沟槽时光刻和刻蚀工艺的负载，有利于优化制造工艺。
在一些实施例中，伪导电图案222的位置、数量和关键尺寸(Critical Dimension，CD)，可以根据实际工艺需求进行调整，从而进一步地简化工艺，并优化半导体结构20的布线设计。
在一些实施例中，所述伪导电图案222位于满足预设位置关系的相邻的两个所述互连导电图案221之间，所述预设位置关系为：相邻的两个所述互连导电图案221的间距大于预设值。
在本公开实施例中，相邻的两个互连导电图案221之间可以具有伪导电图案222，也可以不具有伪导电图案222。在相邻的两个互连导电图案221的间距小于预设值的情况下，比较容易在这两个互连导电图案221之间形成空气间隙231，且空气间隙231的尺寸相对较大，故无需设置伪导电图案222；而在相邻的两个互连导电图案221的间距大于预设值的情况下，难以在这两个互连导电图案221之间形成空气间隙231，或所形成的空气间隙231尺寸较小，故需要设置伪导电图案222，以减小间距，从而在伪导电图案222和互连导电图案221之间形成较大的空气间隙231。
在一些实施例中，根据实际工艺参数，在相邻的两个互连导电图案221的间距大于200nm的情况下，若不设置伪导电图案222，所形成的空气间隙尺寸较小，减小寄生电容的效果较差，即上述的预设值可以为200nm。
在一些实施例中，如图5所示，所述伪导电图案222的宽度w1与以下参数具有第一对应关系：位于相邻的所述伪导电图案222和所述互连导电图案221之间的所述空气间隙的宽度w2；以及，所述层间绝缘层230的介电常数ε层，所述第一对应关系为：2(ε层-1)w2-w1>0。
在本公开实施例中，为了有效减小互连层220中的寄生电容，需要使得任意两个相邻的互连导电图案221以及其中的伪导电图案222和空气间隙231所构成的串联电容结构的电容值，小于上述两个互连导电图案221之间仅填充绝缘材料所构成的单个电容结构的电容值，即上述的第一对应关系。
示例性地，如图5所示，位于伪导电图案222两侧的两个互连导电图案221之间的距离为d0。如此，两个互连导电图案221之间仅填充绝缘材料所构成的单个电容结构的电容值C0可以由公式(1)表示：
C0＝ε层S/d0 (1)
其中，ε层为绝缘材料的介电常数，即保护层的介电常数；S为导电图案在YZ平面上的正对面积；可以理解的是，为了方便描述和示例，这里多个导电图案在YZ平面上的正对面积S可以相等。
此外，这里伪导电图案222与其两侧的两个互连导电图案221的距离可以相等，为(d0-w1)/2，也就是说，理想情况下，伪导电图案222可以位于相邻两个互连导电图案221的正中间，且各个侧壁上绝缘层的厚度可以相等，但不代表实际产品中的情况。
伪导电图案222与其一侧的一个互连导电图案221之间的电容值C1可以由公式(2)表示：
1/C1＝1/[ε层S/((d0-w1)/2-w2)]+1/(εairS/w2) (2)
其中εair＝1，可得：
C1＝2βε层S/(d0-w1) (3)
公式(3)中：
β＝1/(1+2(ε层-1)w2/(d0-w1)) (4)
而任意两个相邻的互连导电图案221以及其中的伪导电图案222和空气间隙231所构成的串联电容结构的电容值C2可以由公式(5)表示：
C2＝C1/2＝βε层S/(d0-w1) (5)
此时应满足C2<C0，即第一对应关系可以由公式(6)表示：
2(ε层-1)w2-w1>0 (6)
在一些实施例中，可以用α表示相邻的导电图案的间隙中，空气间隙231的宽度占间隙宽度的比例，即α＝2w2/(d0-w1)；还可以用λ表示伪导电图案222的宽度w1，在该伪导电图案222两侧的两个互连导电图案221之间的距离d0中，所占的比例，即λ＝w1/d0；而β可以由公式(7)表示：
β＝1/[1+(ε层-1)α] (7)
由此可得：
C2＝βε层S/(1-λ)d0＝C0×β/(1-λ) (8)
故在布线设计时，若β/(1-λ)的值越小，则导电图案中的寄生电容越小，即[1+(ε层-1)α]×(1-λ)的值越大，导电图案中的寄生电容越小。
在一些实施例中，如图6所示，在相邻的导电图案之间，层间绝缘层230的底面不高于介质层210的顶面。
在本公开实施例中，层间绝缘层230可以向下延伸至介质层210中，以提升隔离效果，从而减少在互连层220中相邻的互连导电图案221的底部发生漏电现象的可能性。
在一些实施例中，如图6所示，所述互连层220包括：引线层224；粘接层223，位于所述引线层224与所述介质层210之间；阻挡层225，覆盖所述引线层224。
在本公开实施例中，互连层220从下至上依次具有粘接层223、引线层224、和阻挡层225。示例性地，引线层224的材料可以为铝，铝引线具有成本低，制造工艺简单成熟等优点；粘接层223的材料可以为钛(Ti)，具有较强的粘附性，有利于提高互连层220与介质层210的连接强度；阻挡层225的材料可以为氮化钛(TiN)，阻挡层225可以在制造过程中将引线层221与光阻(Photo Resistance，PR)、绝缘材料等进行隔离，以保护引线层221的上表面，在一些实施例中，阻挡层223还可以作为半导体结构20的表面进行化学机械抛光(Chemical Mechanical Polishing，CMP)工艺的停止层。
在一些实施例中，如图6所示，所述互连导电图案221底面的面积大于所述导电结构211顶面的面积。
在本公开实施例中，在X方向上，互连导电图案221的宽度可以大于导电结构211的宽度，即互连导电图案221的底面面积大于导电结构211的顶面面积。如此，一方面，较大的面积可以减小互连导电图案221的接触电阻；另一方面，互连导电图案221的底面面积较大，故制造过程中与导电结构211的对准较为简单，具有较大的工艺窗口，有利于提升产品良率。
在一些实施例中，如图6所示，所述半导体结构20还包括：器件层240，位于所述衬底200与所述介质层210之间；所述导电结构211连接所述器件层240中的器件或电路。
在本公开实施例中，衬底200与介质层210之间还具有器件层240。这里的器件层240包括但不限于存储器中的存储单元阵列、外围电路等。导电结构211可以连接至器件层240中的CMOS器件、布线等。可以理解的是，实际产品中，器件层240可以为单层，也可以为多层结构，这里不做限制。在一些实施例中，器件层240与介质层210之间还可以具有多个金属层和/或互连层。
第二方面，如图7所示，本公开实施例提供了一种半导体结构30的制造方法，其对应的结构如图8A至图8H所示，制造方法包括以下步骤：
步骤S10、提供衬底300；
步骤S20、在所述衬底300上方形成介质层310；在所述介质层310中形成贯穿所述介质层310的导电结构311；
步骤S30、在所述介质层310上方形成导电层350；
步骤S40、在所述导电层350上形成掩模层360，所述掩膜层360定义互连导电图案和伪导电图案；通过所述掩膜层360刻蚀所述导电层310，由所述导电层310形成所述互连层320；所述互连层320中具有互连导电图案321和所述伪导电图案322，所述互连导电图案321位于所述导电结构311上并连接所述导电结构311，所述伪导电图案322位于所述互连导电图案321之间；
步骤S50、形成覆盖所述互连层320的层间绝缘层330，并在所述互连层320内相邻的两个导电图案之间的所述层间绝缘层330中形成空气间隙331。
在本公开实施例中，如图8A所示，提供衬底300。衬底300的材料可以包括单质半导体材料，例如硅、锗等，或者化合物半导体材料，例如氮化镓、砷化镓或磷化铟等，衬底300还可以是掺杂的，或者在衬底中包括掺杂区域和未掺杂区域。在一些实施例中，衬底300上还可以具有存储阵列和外围电路。
如图8C所示，在衬底300上方形成介质层310，并在介质层310中形成多个导电结构311。示例性地，可以通过沉积工艺，在衬底300上方形成介质层310，介质层310的材料包括但不限于氧化硅、氮化硅、氮氧化硅等，这里的沉积工艺包括但不限于化学气相沉积、原子层沉积或物理气相沉积等。然后可以通过光刻、刻蚀等工艺，在介质层310中形成导电结构311对应的通孔，再利用沉积等工艺，向通孔中填充导电材料，从而形成导电结构311。这里导电结构311的材料包括但不限于金属材料、掺杂半导体材料等，具体地，本申请实施例中导电结构311可以为钨(W)。导电结构311可以为垂直互连通道或导电插塞。
如图8D所示，在介质层310上方形成导电层350。示例性地，可以通过沉积工艺，形成覆盖介质层310的导电层350，导电层350的材料包括但不限于金属材料、掺杂半导体材料等，具体地，本申请实施例中导电层350可以包括铝引线层。
如图8E所示，可以通过光刻等工艺，在导电层350上形成掩膜层360，这里的掩膜层包括但不限于光阻、硬掩膜等。掩膜层360用于定义导电图案的形状、尺寸及位置，示例性地，被掩膜层360覆盖的部分导电层350，即用于在后续工艺中形成导电图案。可以理解的是，可以通过在光罩上较大间隙之间添加伪导电图案(Dummy Pattern)，以形成对应于伪导电图案的光阻，从而进一步形成伪导电图案。
如图8F所示，可以通过掩膜层360对导电层350进行刻蚀，其中被掩膜层360遮挡的部分导电层350可以不被刻蚀去除，从而保留下来以形成互连层320。未被掩膜层360遮挡的部分被刻蚀去除，从而形成多个贯穿导电层350的沟槽301，沟槽301分隔相邻两个导电图案，沟槽301的深度可以大于导电层350的厚度，以提高后续形成的层间绝缘层的隔离效果。其中，位于导电结构311上方且与导电结构311连接的导电图案为互连导电图案321，互连导电图案321用于传输电信号，互连导电图案321的多条引线，可以分别连接导电结构311的多个导电柱；位于相邻的两个互连导电图案321之间的导电图案为伪导电图案322，伪导电图案322不连接至导电结构311，伪导电图案322不用于传输电信号，即伪导电图案322可以为虚拟互连引线。需要注意的是，相邻的两个互连导电图案321之间可以形成有伪导电图案322，也可以不形成伪导电图案322，这取决于相邻两个互连导电图案321的间距。如此，在距离较大的两个互连导电图案321之间设置伪导电图案322，可以减小导电图案的间距，使得多个导电图案在X方向上形成串联的电容结构，从而减小多个导电图案中的寄生电容，以降低RC延迟。在一些实施例中，在对导电层350刻蚀后，还可以去除掩膜层360。
如图8G所示，可以采用四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)作为反应物，在沟槽301的侧壁和底面上沉积绝缘材料，这里的绝缘材料可以为氧化硅薄膜，且该方法形成的氧化硅层较为致密，以在后续工艺中保护互连层320不被损伤，可以理解的是，这里的氧化硅薄膜也可以被称为钝化层。
如图8H所示，可以通过高密度等离子体化学气相沉积(High Density PlasmaChemical Vapor Deposition，HDP-CVD)，继续向沟槽301中填充绝缘材料，以封闭沟槽301的顶部并形成层间绝缘层330，并形成空气间隙331。高密度等离子体化学气相沉积的沉积速率较快，有利于提高制程效率。
可以理解的是，一方面，由于距离较大的两个互连导电图案321之间设置有伪导电图案322，故相邻两个互连导电图案321的间距较小，有利于在沟槽301中形成具有较大体积的空气间隙331，从而进一步地降低互连层320中的寄生电容；另一方面，设置伪导电图案322，还可以使得多个互连导电图案321的尺寸大小较为接近，且各个导电图案的位置在X和Y方向上的分布较为均匀，以减小形成沟槽时光刻和刻蚀工艺的负载，有利于优化制造工艺。
在一些实施例中，伪导电图案322的位置、数量和关键尺寸(Critical Dimension，CD)，可以根据实际工艺需求进行调整，从而进一步地简化工艺，并优化半导体结构30的布线设计。此外，上述实施例中形成互连层320和具有空气间隙的层间绝缘层330的方法较为简单，有利于降低工艺成本。
在一些实施例中，如图8B所示，所述方法还包括：在所述衬底300上方形成器件层340；所述在所述衬底上方形成介质层，包括：在所述器件层上方形成介质层；所述在所述介质层中形成贯穿所述介质层的导电结构，包括：形成贯穿所述介质层，且连接所述器件层中的器件或电路的多个导电结构。
在本公开实施例中，在形成介质层之前，还可以在衬底300上方形成器件层340。这里的器件层340包括但不限于存储器中的存储单元阵列、外围电路等，可以理解的是，实际产品中，器件层340可以为单层，也可以为多层结构，这里不做限制。如此，介质层形成于器件层340之上，且介质层中形成的导电结构可以连接至器件层340中的CMOS器件、布线等。在一些实施例中，器件层340与介质层310之间还可以具有多个金属层和/或互连层。
在一些实施例中，如图8D所示，所述在所述介质层310上方形成导电层350，包括：形成覆盖所述介质层310的初始粘接层353；形成覆盖所述初始粘接层353的初始引线层354；形成覆盖所述初始引线层354的初始阻挡层355；其中，所述初始粘接层353、所述初始引线层354和所述初始阻挡层355构成所述导电层350；所述通过所述掩膜层360刻蚀所述导电层350，包括：通过所述掩膜层360刻蚀所述初始粘接层、所述初始引线层和所述初始阻挡层，以形成粘接层、引线层和阻挡层；其中，所述粘接层、所述引线层和所述阻挡层构成所述互连层。
在本公开实施例中，可以利用沉积工艺，依次在介质层310上方形成初始粘接层353、初始引线层354和初始阻挡层355，即导电层350。示例性地，初始粘接层353的材料可以为钛，具有较强的粘附性，有利于提高互连层320与介质层310的连接强度；初始引线层354的材料可以为铝，铝引线具有成本低，制造工艺简单成熟等优点；初始阻挡层355的材料可以为氮化钛，初始阻挡层355可以在制造过程中将引线层与光阻、绝缘材料等进行隔离，以保护引线层的上表面，在一些实施例中，初始阻挡层还可以作为半导体结构30的表面进行化学机械抛光工艺的停止层。
参考图8F，可以理解的是，后续形成的沟槽301贯穿初始粘接层、初始引线层和初始阻挡层。其中，沟槽301将初始粘接层分隔并形成粘接层323，沟槽301将初始引线层分隔并形成引线层324，沟槽301将初始阻挡层分隔并形成阻挡层325；而粘接层323、引线层324和阻挡层325构成互连层320。
在一些实施例中，如图8E所示，所述在所述导电层350上形成掩模层360，包括：在所述导电层350上，形成定义所述互连导电图案的第一掩膜结构361，并形成定义所述伪导电图案的第二掩膜结构362；所述第一掩膜结构361和所述第二掩膜结构362构成所述掩膜层360；所述第二掩膜结构362位于满足预设位置关系的相邻的两个所述第一掩膜结构361之间，所述预设位置关系为：相邻的两个所述第一掩膜结构361的间距大于预设值。
在本公开实施例中，第一掩膜结构361用于定义互连导电图案的形状、尺寸及位置，第二掩膜结构362用于定义伪导电图案的形状、尺寸及位置。可以理解的是，在相邻的两个第一掩膜结构361的间距小于预设值的情况下，所形成的互连导电图案321的间距较小，容易在这两个互连导电图案321之间形成空气间隙，且空气间隙的尺寸相对较大，故无需设置第二掩膜结构362；而在相邻的两个第一掩膜结构361的间距大于预设值的情况下，所形成的互连导电图案321的间距较大，难以在这两个互连导电图案321之间形成空气间隙，或所形成的空气间隙尺寸较小，故需要设置第二掩膜结构362，以在间距较大的互连导电图案321之间同步地形成伪导电图案322，进而在伪导电图案322和互连导电图案321之间形成较大的空气间隙，减小寄生电容。
在一些实施例中，根据实际工艺参数，在相邻的两个第一掩膜结构361的间距大于200nm的情况下，若不设置第二掩膜结构362，所形成的空气间隙尺寸较小，减小寄生电容的效果较差，即上述的预设值可以为200nm。
在一些实施例中，所述通过所述掩膜层刻蚀所述导电层，由所述导电层形成所述互连层，包括：通过所述第一掩膜结构和所述第二掩膜结构刻蚀所述导电层，形成对应所述第一掩膜结构的所述互连导电图案，并形成对应所述第二掩膜结构的所述伪导电图案；其中，所述伪导电图案的宽度w1与以下参数具有第一对应关系：位于相邻的所述伪导电图案和所述互连导电图案之间的所述空气间隙的宽度w2；以及，所述层间绝缘层的介电常数ε层；所述第一对应关系为：2(ε层-1)w2-w1>0。在本公开实施例中，在满足第一对应关系的情况下，半导体结构中的寄生电容较小，具体的第一对应关系可以参考上述实施例，这里不再赘述。
在一些实施例中，如图8H所示，所述互连导电图案321底面的面积大于所述导电结构311顶面的面积。如此，一方面，较大的面积可以减小互连导电图案的接触电阻；另一方面，互连导电图案的底面面积较大，故制造过程中与导电结构的对准较为简单，具有较大的工艺窗口，有利于提升产品良率。
第三方面，如图9所示，本公开实施例提供了一种存储系统400，包括：存储器410，包括上述实施例中任一所述的半导体结构；存储控制器420。可以理解的是，存储器410中互连导电图案用于传输电信号，伪导电图案位于相邻两个互连导电图案之间且不用于传输电信号。一方面，相邻的两个互连导电图案和二者之间的伪导电图案可以构成串联的电容结构，从而减小导电图案中的寄生电容，有效降低RC延迟；另一方面，设置伪导电图案可以使得任意两个相邻的导电图案之间都形成空气间隙，进一步地减小导电图案中的寄生电容。
如图10所示，为上述实施例中第一对应关系中，β与α的关系的示意图，其中β＝1/[1+(ε层-1)α]，α表示相邻的导电图案的间隙中，空气间隙的宽度占间隙宽度的比例，即α＝2w2/(d0-w1)；ε层为层间绝缘层的介电常数，示例性地，层间绝缘层的材料为氧化硅，则ε层＝3.9。从图中可以看出，β与α呈反比关系。
如表1所示，为实际工艺中相邻两个导电图案之间的距离d、导电图案的宽度w与寄生电容值C的关系，从图中可以看出，随着导电图案间距和导电图案宽度的增大，寄生电容值逐渐减小。
Figure BDA0003907818990000171
表1
如表2所示，分别为未设置伪导电图案，以及设置伪导电图案的情况下，导电图案的间距，与形成的空气间隙在沟槽中体积占比的关系。从图中可以看出，在间距较大的导电图案之间设置伪导电图案，可以显著增加空气间隙在沟槽中的体积占比，有利于减小寄生电容，降低RC延迟。值得注意的是，在未设置伪导电图案的情况下，当导电图案的间距达到579nm，空气间隙的体积占比就已经为0，即无法形成空气间隙；而在设置伪导电图案的情况下，在导电图案的间距d0为579nm时，可以在当中形成伪导电图案，伪导电图案的宽度w1为193nm，伪导电图案和导电图案之间的间距(d0-w1)/2为193nm，根据理论计算，此时互连导电图案221以及其中的伪导电图案222和空气间隙231所构成的串联电容结构的电容值C2＝C1/2＝0.14/2＝0.07，与表2中的实际情况下相接近，本公开实施例使得互联层相较于原来的0.118fF的寄生电容值下降了约40％。
Figure BDA0003907818990000181
表2
可以理解的是，第一方面，本公开结合实际工艺中空气间隙的形成条件，对光刻工艺中光罩的布线图案进行优化，通过在较大间隙的导电图案之间设置伪导电图案的方法，最终形成例如图5所示一种带有空气间隙的串联电容的结构，进而降低整体结构的寄生电容，可以极大改善互连引线的RC延迟；第二方面，本公开结合了空气间隙在小间距中更容易形成的工艺特点，以及串联电容结构的电容特性，实际设计中，沟槽以及伪导电图案的位置、数目、大小可以根据工艺需求进行优化和调整；第三方面，本公开所形成半导体结构，工艺步骤简单，且成本低；第四方面，本公开提供的半导体结构的制造方法，可以有效减少光刻、蚀刻工艺的负载。
值得注意的是，本公开提供的半导体结构的制造方法，还可以应用在其他以促进空气间隙形成为目的相关制程工艺中。此外，还可以使用硬掩膜(Hard Mask Layer)、自对准双重成像技术(Self-Aligned Double Patterning，SADP)以及自对准四重成像技术(Self-Aligned Quad Patterning，SAQP)等工艺方法，形成上述实施例中的半导体结构，这里不做限制。
需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
衬底；
介质层，位于所述衬底上；
导电结构，位于所述介质层中且贯穿所述介质层；
互连层，位于所述介质层上；所述互连层中具有互连导电图案和伪导电图案；所述互连导电图案位于所述导电结构上并连接所述导电结构；所述伪导电图案位于所述互连导电图案之间；
层间绝缘层，覆盖所述互连层，所述层间绝缘层在所述互连层中相邻的两个导电图案之间具有空气间隙。
2.根据权利要求1所述的半导体结构，其特征在于，所述伪导电图案位于满足预设位置关系的相邻的两个所述互连导电图案之间，所述预设位置关系为：
相邻的两个所述互连导电图案的间距大于预设值。
3.根据权利要求2所述的半导体结构，其特征在于，所述伪导电图案的宽度w1与以下参数具有第一对应关系：
位于相邻的所述伪导电图案和所述互连导电图案之间的所述空气间隙的宽度w2；
以及，所述层间绝缘层的介电常数ε层；
所述第一对应关系为：2(ε层-1)w2-w1>0。
4.根据权利要求2所述的半导体结构，其特征在于，所述预设值为200nm。
5.根据权利要求1所述的半导体结构，其特征在于，所述互连层包括：
引线层；
粘接层，位于所述引线层与所述介质层之间；
阻挡层，覆盖所述引线层。
6.根据权利要求5所述的半导体结构，其特征在于，所述引线层的材料包括铝。
7.根据权利要求1所述的半导体结构，其特征在于，所述互连导电图案底面的面积大于所述导电结构顶面的面积。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
器件层，位于所述衬底与所述介质层之间；所述导电结构连接所述器件层中的器件或电路。
9.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上方形成介质层；
在所述介质层中形成贯穿所述介质层的导电结构；
在所述介质层上方形成导电层；
在所述导电层上形成掩模层，所述掩膜层定义互连导电图案和伪导电图案；
通过所述掩膜层刻蚀所述导电层，由所述导电层形成互连层，所述互连层中具有所述互连导电图案和所述伪导电图案，所述互连导电图案位于所述导电结构上并连接所述导电结构，所述伪导电图案位于所述互连导电图案之间；
形成覆盖所述互连层的层间绝缘层，并在所述互连层内相邻的两个导电图案之间的所述层间绝缘层中形成空气间隙。
10.根据权利要求9所述的方法，其特征在于，所述在所述导电层上形成掩模层，包括：
在所述导电层上，形成定义所述互连导电图案的第一掩膜结构，并形成定义所述伪导电图案的第二掩膜结构；所述第一掩膜结构和所述第二掩膜结构构成所述掩膜层；
所述第二掩膜结构位于满足预设位置关系的相邻的两个所述第一掩膜结构之间，所述预设位置关系为：
相邻的两个所述第一掩膜结构的间距大于预设值。
11.根据权利要求10所述的方法，其特征在于，所述通过所述掩膜层刻蚀所述导电层，由所述导电层形成所述互连层，包括：
通过所述第一掩膜结构和所述第二掩膜结构刻蚀所述导电层，形成对应所述第一掩膜结构的所述互连导电图案，并形成对应所述第二掩膜结构的所述伪导电图案；
其中，所述伪导电图案的宽度w1与以下参数具有第一对应关系：
位于相邻的所述伪导电图案和所述互连导电图案之间的所述空气间隙的宽度w2；
以及，所述层间绝缘层的介电常数ε层；
所述第一对应关系为：2(ε层-1)w2-w1>0。
12.根据权利要求10所述的方法，其特征在于，所述预设值为200nm。
13.根据权利要求9所述的方法，其特征在于，所述在所述介质层上方形成导电层，包括：
形成覆盖所述介质层的初始粘接层；形成覆盖所述初始粘接层的初始引线层；形成覆盖所述初始引线层的初始阻挡层；其中，所述初始粘接层、所述初始引线层和所述初始阻挡层构成所述导电层；
所述通过所述掩膜层刻蚀所述导电层，包括：通过所述掩膜层刻蚀所述初始粘接层、所述初始引线层和所述初始阻挡层，以形成粘接层、引线层和阻挡层；其中，所述粘接层、所述引线层和所述阻挡层构成所述互连层。
14.根据权利要求13所述的方法，其特征在于，所述引线层的材料包括铝。
15.根据权利要求9所述的方法，其特征在于，所述互连导电图案底面的面积大于所述导电结构顶面的面积。
16.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在所述衬底上方形成器件层；
所述在所述衬底上方形成介质层，包括：在所述器件层上方形成介质层；
所述在所述介质层中形成贯穿所述介质层的导电结构，包括：形成贯穿所述介质层，且连接所述器件层中的器件或电路的导电结构。
17.一种存储系统，其特征在于，包括：
存储器，包括如权利要求1至8中任一所述的半导体结构；
存储控制器。
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