CN209029380U - 一种半导体结构 - Google Patents

Abstract

本实用新型提供一种半导体结构，包括：半导体衬底；浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；位线结构，位于所述第一掺杂区上方；电容接触节点结构，位于所述第二掺杂区上方；绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。应用本实用新型实施例，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。

Description

一种半导体结构

技术领域

本实用新型涉及半导体存储器技术领域，特别是涉及一种半导体结构。

背景技术

动态随机存储器(DRAM)是应用非常广泛的半导体产品，其基本存储单元包括一存取晶体管和一电容。随着半导体特征尺寸的不断减小，电容接触节点的面积越来越小，制作难度越来越大。光刻工艺的对准偏差和蚀刻工艺难度的增加严重影响存储器电容接触节点的电学可靠性，导致电容接触电极断路或与相邻接触电极发生短路，降低存储器芯片良率。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中存储器电容接触节点由于图形转移偏差导致的良率较差的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，包括：

半导体衬底；

浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；

若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；

位线结构，位于所述第一掺杂区上方；

电容接触节点结构，位于所述第二掺杂区上方；

绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。

本实用新型的一种实现方式中，所述绝缘结构包括第一层间介质层和牺牲层，所述第一层间介质层剖面形状为T形，底部与所述浅沟槽隔离结构接触，上部延伸至覆盖所述位线结构，所述牺牲层填充所述T形的两侧，以完全隔离相邻的所述电容接触节点结构。

本实用新型的一种实现方式中，所述电容接触节点结构的高度为所述位线结构高度的 30％～60％。

本实用新型的一种实现方式中，还包括：第一介质墙和第二介质墙，且所述第一介质墙和所述第二介质墙为相邻的介质墙；

所述第一介质墙和所述第二介质墙相对设置，且所述绝缘结构位于电容存储节点窗口中，其中，所述电容存储节点窗口是由所述第一介质墙、所述第二介质墙、分别与所述第一介质墙和所述第二介质墙相交的相邻两条位线结构所形成的空间区域，且所述第一介质墙和所述第二介质墙的高度高于所述位线结构。

本实用新型的一种实现方式中，所述绝缘结构的顶部为工字型结构。

本实用新型的一种实现方式中，所述牺牲层的厚度为相邻两个位线结构间距的20％-40％。

如上所述，在本实用新型的在本实用新型的一种半导体结构，通过在衬底上形成绝缘结构，达到形成分离的相邻两个位线结构空间区域的目的；通过绝缘结构可以直接避免相邻的电容接触节点之间的短路等导电材料层沉积的问题，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。

另外，通过沉积牺牲层覆盖电容存储节点窗口、介质墙、以及相邻位线结构上，然后再刻蚀牺牲层以在电容存储节点窗口中形成第一沟槽，通过控制沉积的牺牲层的厚度可以控制第一沟槽的尺寸和工字型掩模的尺寸，进而精确控制电容接触节点结构的尺寸。

又，通过干法蚀刻自对准的蚀刻形成了相互独立的存储接触节点第一沟槽，然后填充导电材料，避免了采用现有技术的NCS蚀刻步骤，因此，避免了在NCS蚀刻的问题，降低制程难度。

又，相邻位线结构所形成的掩模结构构成“工”字型氮化硅、氧化硅的结构，有利于减少寄生电容的产生。

附图说明

图1显示为本实用新型的半导体结构制作方法的流程示意图。

图2-1为本实用新型实施例的一种俯视示意图。

图2-A为图2-1所示的A-A面切面图。

图2-B为图2-1所示的B-B面切面图。

图2-C为图2-1所示的C-C面切面图。

图3-1为本实用新型实施例的一种俯视示意图。

图3-A为图3-1所示的A-A面切面图。

图3-C为图3-1所示的C-C面切面图。

图4为本实用新型实施例的一种示意图。

图5为本实用新型实施例的一种示意图。

图6为本实用新型实施例的一种示意图。

图7-1为本实用新型实施例的一种俯视示意图。

图7-A为图7-1所示的A-A面切面图。

图8-1为本实用新型实施例的一种俯视示意图。

图8-A为图8-1所示的A-A面切面图。

图8-B为图8-1所示的B-B面切面图。

图8-C为图8-1所示的C-C面切面图。

图9-A为图8-1所示的结构蚀刻牺牲层后的A-A面切面图。

图9-B为与9-A对应的B-B面切面图。

图9-C为图9-A对应的C-C面切面图。

图10-1为本实用新型实施例的一种俯视示意图。

图10-A为图10-1所示的A-A面切面图。

图10-B为图10-1所示的B-B面切面图。

图10-C为图10-1所示的C-C面切面图。

图11-A为与图10-A对应的B-B面切面图。

图11-B为与图10-B对应的B-B面切面图。

图11-C为与图10-C对应的C-C面切面图。

图12为本实用新型实施例的一种俯视示意图。

图13为本实用新型实施例的一种俯视示意图。

图14-A为一种A-A面切面效果图。

图14-B为一种B-B面切面效果图。

图14-C为一种C-C面切面效果图。

图15-A为一种A-A面切面效果图。

图15-B为一种B-B面切面效果图。

图15-C为一种C-C面切面效果图。

图16为本实用新型实施例的一种结构示意图。

图17为本实用新型实施例的一种结构示意图。

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1-图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

需要说明的是，随着几何尺寸按照摩尔定律不断减小，导线的线宽越来越短。在制作电容连接线过程中，由于通孔尺寸、光刻掩膜板与基底对准叠层偏移(Overlay)、深宽比的提高等因素，经由蚀刻步骤后形成的电容接触节点容易因图形的转移偏差而导致后续导电材料填充后出现短路、断路等问题，这降低了器件良率。基于此，本实用新型实施例提供了一种半导体结构及其制作方法，用于改善半导体中电容接触节点结构在制作过程中所产生的问题。

如图1所示，本实用新型实施例提供了一种半导体结构制作方法，所述方法至少包括：

S101，在衬底上形成多个位线结构。

需要说明的是，衬底上包含有存储单元区域，包含多个电容存储节点，即用于存储电荷的电容，通过构成晶体管和存储电容的电路连接，实现电荷的存储。

如图2-1所示，为一个存储单元区域的结构图，其中，图2-A为图2-1中沿着A-A方向的剖面图，图2-B为图2-1中沿着B-B方向的剖面图，图2-C为图2-1中沿着C-C方向的剖面图。

具体地，如图2-1所示，横向上的多个位线结构220与纵向上的多个字线结构210相互交错设置，而形成多个电容存储节点窗口(未标出)；在图2-A中，其剖面示意图中包含例如两个位线结构220(第一位线结构21、第二位线结构22)；相似地，在图2-B中，其剖面示意图中包含例如三个位线结构220，图2-C中，为C-C视角下位线结构每一层结构的具体示意，例如包含绝缘层230，位线接触结构250，位线金属结构260。

值得注意的是，在图2-1、图2-A、图2-B、图2-C中的单元(如位线结构)数量仅用于说明，并不用于限制本实用新型。

示例性的，如图2-A所示，以第一位线结构21为例，其存储节点为两个对称的晶体管结构，两端的结构是相同的，且相邻的第二位线结构22与第一位线结构21的结构相同，本实用新型实施例在此不做赘述。

如图2-1所示，多个位线结构220与多个字线结构210相互交错设置，可形成多个电容存储节点窗口(未标示)。具体地，在相邻的两条位线结构220及其对应的两条字线结构210 之间可形成(定义出)了一个空间区域，即电容存储节点窗口。本实用新型的目的是在空间区域中形成电容接触节点结构，进而实现数据的存储。

可以理解的是，如图2-A所示，在衬底100上生长有第一位线结构21，第一位线结构21 可包含：绝缘层230，侧壁绝缘层240，位线接触结构250，位线金属结构260。位线接触结构250是形成于衬底100上，位线金属结构260是形成于位线接触结构250上，绝缘层230 是形成于位线金属结构260上，侧壁绝缘层240是形成于第一位线结构21(图2-1中的位线结构220)。图2-A所示的第二位线结构22与第一位线结构21的结构相同，本实用新型实施例在此不做赘述。

又，如图2-A所示，衬底100内部可包括：浅沟槽隔离结构110，埋入式字线结构120(即图2-1中的字线结构210)，存储节点接触区130。其中，浅沟槽隔离结构110用于隔离相同的两个存储节点接触区。

本实用新型实施例中，如图2-A所示，在衬底100上形成多个位线结构220(第一位线结构21、第二位线结构22)的具体方法，可以包括：在衬底100内形成有浅沟槽隔离结构110，以隔离出若干间隔排布的有源区101；有源区101内形成有若干埋入式栅极结构110，其中，埋入式栅极结构110两侧形成有第一掺杂区102和第二掺杂区103；在第一掺杂区102上方形成多个位线结构，形成后的结构如图2-A所示。

步骤S102，在所述衬底上形成多个介质墙，所述介质墙的上表面高于所述位线结构的上表面，且所述介质墙延伸覆盖其与所述位线结构交叠的部分。

具体地，如图3-1的俯视图所示，在如图2-A所示的浅沟槽隔离结构110的两个字线结构210对应上方沉淀介质，以形成第一介质墙301和第二介质墙302，A-A方向视图如图3-A所示，C-C方向视图如图3-C所示。

如图3-1及图3-A所示，其中，于俯视图3-1中相邻的两个位线结构220的高度是低于第一介质墙301和第二介质墙302的高度，且第一介质墙301和第二介质墙302与位线结构220之间呈交叉设置，因此，第一介质墙301和第二介质墙302上的物质可形成于位线结构220的顶部。

S103，在所述位线结构和所述介质墙所围成的电容存储节点窗口中制作绝缘结构，以形成分离的电容存储节点窗口。

如图3-1、图3-A所示，相邻的两个位线结构220，及其对应的字线上方的第一介质墙301 和第二介质墙302，可形成一个四面墙体环绕的空间区域，如图所示为电容存储节点窗口400。

在本实用新型的实施例中，在电容存储节点窗口400中形成绝缘结构203，如图4所示，那么在进行后续的电容接触节点结构制作的时候，可以通过绝缘结构203将电容存储节点窗口400一分为二，形成分离的电容存储节点窗口400。

S104，在所述分离的电容存储节点窗口中沉积导电材料层。

如图5所示，在绝缘结构203两侧的分离的电容存储节点窗口400中沉淀导电材料层207，具体的，例如，采用PECVD或其他制程工艺淀积沉淀导电材料，避免在填充时出现空洞，其物质成分例如为多晶硅。

S105，回蚀刻所述导电材料层，在所述绝缘结构的两侧形成电容接触节点结构。

具体地，如图6所示为沿着A-A方向回蚀刻导电材料层207以后的视图，通过回蚀刻导电材料层207，而可得到存储器的电容接触节点结构204。在本实用新型的一种实现方式中，回蚀刻导电材料层所采用的蚀刻气体例如为HBr/Cl2，且所保留所述导电材料层的厚度为位线结构220高度的30％-60％。

一种半导体结构及其制作方法，通过在在衬底上形成多个位线结构、多个介质墙，且介质墙的上表面高于位线结构的上表面、介质墙延伸覆盖其与位线结构交叠的部分，以形成交叠高于旁边的位线结构，在位线结构和介质墙所围成的电容存储节点窗口中制作绝缘结构，达到形成分离的电容存储节点窗口的目的；然后在分离的电容存储节点窗口中沉积导电材料层；回蚀刻所述导电材料层形成电容接触节点结构。通过绝缘结构可以直接避免相邻的电容接触节点之间的短路等导电材料层沉积的问题，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。

进一步说明，本实用新型实施例中还提供一种具体的绝缘结构203的制作步骤，其可包括：形成第一介质墙301的第一绝缘侧壁410和第二介质墙的第二绝缘侧壁420；沉积牺牲层350覆盖所述电容存储节点窗口400、第一位线结构21、第二位线结构22及第一介质墙301和第二介质墙302；刻蚀所述牺牲层350以在所述电容存储节点窗口400中形成第一沟槽440；在所述第一沟槽440内沉积第一层间介质205，并回刻蚀部分所述第一层间介质205，以在所述电容存储节点窗口400中形成由第一层间介质205构成的工字型掩膜结构206；利用所述第一层间介质205作为掩膜，蚀刻所述电容存储节点窗口400内的牺牲层350以形成所述绝缘结构203；其中，所述绝缘结构203包括：所述第一沟槽内沉积的第一层间介质205 以及所述工字型掩膜结构206下方至所述衬底上方的牺牲层350。

具体的，如图7-1所示，在第一介质墙301的两侧做第一绝缘侧壁410、在第二介质墙 302的两侧做第二绝缘侧壁420，其沿着A-A方向的视图如图7-A所示。针对第一介质墙301 的两侧做第一绝缘侧壁410、在第二介质墙302以及对应的两个位线结构220所形成的电容存储节点窗口400中沉淀牺牲层350，沉淀后的效果如图8-1所示的俯视图，图8-A为图8-1 沿着A-A方向的剖面图，图8-B为图8-1沿着B-B方向的剖面图，图8-C为图8-1沿着C-C方向的剖面图。

且可以理解的是，图8-1所显示只是其中一个电容存储节点窗口400中沉淀牺牲层350 的效果，实际过程中，任意一个电容存储节点窗口400中均会沉淀牺牲层350，沉淀的牺牲层350会由着电容存储节点窗口400的底部向上延伸生长。

需要说明的是，图9-A、图9-B、图9-C展示的为蚀刻后的示意图，且分别与蚀刻前的图 8-A、图8-B、图8-C对应。首先，沉积牺牲层350覆盖电容存储节点窗口400以及第一位线结构21和第二位线结构22；然后，刻蚀所述牺牲层350以在电容存储节点窗口400中形成第二沟槽430；再对牺牲层350进行蚀刻，具体为蚀刻第二沟槽430的底部、每一个位线结构顶部及每一个介质墙顶部的所述牺牲层350，在电容存储节点窗口400中形成所述第一沟槽440。另外，第二沟槽430的尺寸是相邻两根位线间距的20％～60％。

然后，如图10-1所示，在第一沟槽440内沉积第一层间介质层205；并将电容存储节点窗口400内的牺牲层350进行完全蚀刻，图10-1为沉积第一层间介质层205后的俯视图，其沿着A-A方向的视图如图10-A所示，沉淀牺牲层350，如图10-1所示的俯视图，图10-A为图10-1沿着A-A方向的剖面图，图10-B为图10-1沿着B-B方向的剖面图，图10-C为图10-1 沿着C-C方向的剖面图。

本领域技术人员可以理解的是，在所述第一沟槽内440沉积第一层间介质205后，其俯视图如图10-1所示，10-A、图10-B、图10-C所展示的示意图分别为9-A、图9-B、图9-C 对应的沉积第一层间介质205后的视图，并蚀刻后形成与之对应的附图11-A、图11-B、图 11-C。

又，通过干法蚀刻自对准的蚀刻形成了相互独立的存储接触节点第一沟槽，然后填充导电材料，避免了采用现有技术的NCS蚀刻步骤，因此，避免了在NCS蚀刻的问题，降低制程难度。

可以理解的是，由于第一位线结构21和第二位线结构22的高度低于第一介质墙301和第二介质墙302，并回刻蚀部分第一层间介质205，形成由第一层间介质205构成的工字型掩膜结构206，其中，工字型掩膜结构206为绝缘结构203的上半部分的俯视图。

如俯视图12所示，然后利用工字型掩膜结构206作为掩膜，蚀刻电容存储节点窗口400 内的牺牲层350以形成绝缘结构203；因此，由以上过程可以得到，绝缘结构203包括：第一沟槽440内沉积的第一层间介质205以及工字型掩膜结构206下方至衬底上方的牺牲层350。因此，绝缘结构203的切面视图中，第一层间介质205是T字形的结构，T的两个下半部分区域为牺牲层350所对应的材料。

如图13所示的结构，为蚀刻掉牺牲层350后所形成的结构，然后在沿着绝缘结构203的两侧注入导电材料层207，形成如图14-A、图14-B、图14-C所示的结构，并对导电材料层 207的进行回蚀刻，保留如图6所示的电容接触节点结构204。具体的，回蚀刻导电材料层207的过程中，保留导电材料层207的厚度为位线高度的30％-60％，以在绝缘结构203的两侧形成电容接触节点结构204，且所述电容接触节点结构204与第二掺杂区103的存储节点接触区130形成电连接。

具体的，沉积牺牲层350覆盖所述电容存储节点窗口400、相邻位线结构及相邻的介质墙所构成的区域中，一侧牺牲层350的厚度为相邻两根位线间距的20％-40％，那么形成的第一沟槽440的尺寸为相邻两根位线间距的20％-60％。

为形成如图16所示的介质墙结构，本实用新型的一种实现方式中，包括步骤：在所述衬底100及所述位线结构上淀积第二层间介质310，所述第二层间介质310的上表面高于所述位线结构的高度；在所述第二层间介质310上淀积掩膜材料层320，并加铺一层光阻330，如图15-A所示，通过光阻330并图形化所述掩膜材料层320，利用所述掩膜材料层320刻蚀所述第二层间介质310，获得如图16所示的结果。其中，每一个位线结构均会与一个介质墙相交，如图16中，第二层间介质310沉淀在第一位线结构21的侧壁和顶部，掩膜材料层320也会沉淀第一位线结构21顶部第二层间介质310的上面，因此，对于第一介质墙301或者第二介质墙302来说，其由第二层间介质310和掩膜材料层320组成。

第一种层间介质205的材料，例如可以是Si3N4，第二层间介质310为SiO2，掩膜材料层320为Si3N4，另外，牺牲层可以是氧化物Oxi，具体可以为SiO2。

如图17所示，本实用新型实施例提供了一种半导体结构，包括：

半导体衬底100；

浅沟槽隔离结构110，位于所述半导体衬底100内，以隔离出多个间隔排布的有源区101；

若干埋入式栅极结构120，位于所述有源区100内，所述埋入式栅极结构具有第一掺杂区102和第二掺杂区103；

位线结构，位于所述第一掺杂区上方102；

电容接触节点结构204，位于所述第二掺杂区上方103，具体，第二掺杂区103形成有存储节点接触区130；

绝缘结构203，位于浅沟槽隔离结构110上方，用以隔离相邻所述电容接触节点结构204。

一种实现方式中，所述绝缘结构203包括第一层间介质层205和牺牲层350，所述第一层间介质层205剖面形状为T形，底部与所述浅沟槽隔离结构110接触，上部延伸至覆盖所述位线结构，所述牺牲层填充所述T形的两侧，以完全隔离相邻的所述电容接触节点结构204。

一种实现方式中，所述电容接触节点结204构的高度为所述位线结构高度的30％～60％。

在本实用新型的在本实用新型的一种半导体结构，通过在衬底上形成绝缘结构，达到形成分离的相邻两个位线结构空间区域的目的；通过绝缘结构可以直接避免相邻的电容接触节点之间的短路等导电材料层沉积的问题，提高电容接触节点结构制作的良率，从而避免了现有技术中蚀刻存储节点之间较厚的多晶硅层，导致刻蚀后的图形容易产生偏差，从而影响电路的导电特性的问题。

另外，通过沉积牺牲层覆盖电容存储节点窗口、介质墙、以及相邻位线结构上，然后再刻蚀牺牲层以在电容存储节点窗口中形成第一沟槽，通过控制沉积的牺牲层的厚度可以控制第一沟槽的尺寸和工字型掩模的尺寸，进而精确控制电容接触节点结构的尺寸。

又，相邻位线结构所形成的掩模结构构成“工”字型氮化硅、氧化硅的结构，有利于减少寄生电容的产生。

综上所述，本实用新型提供的一种半导体结构及其制作方法，有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (6)

1.一种半导体结构，其特征在于，包括：

半导体衬底；

浅沟槽隔离结构，位于所述半导体衬底内，以隔离出多个间隔排布的有源区；

若干埋入式栅极结构，位于所述有源区内，所述埋入式栅极结构具有第一掺杂区和第二掺杂区；

位线结构，位于所述第一掺杂区上方；

电容接触节点结构，位于所述第二掺杂区上方；

绝缘结构，位于所述浅沟槽隔离结构上方，用以隔离相邻所述电容接触节点结构。

2.根据权利要求1所述的半导体结构，其特征在于，所述绝缘结构包括第一层间介质层和牺牲层，所述第一层间介质层剖面形状为T形，底部与所述浅沟槽隔离结构接触，上部延伸至覆盖所述位线结构，所述牺牲层填充所述T形的两侧，以完全隔离相邻的所述电容接触节点结构。

3.根据权利要求1所述的半导体结构，其特征在于，所述电容接触节点结构的高度为所述位线结构高度的30％～60％。

4.根据权利要求1-3任一项所述的半导体结构，其特征在于，还包括：第一介质墙和第二介质墙，且所述第一介质墙和所述第二介质墙为相邻的介质墙；

所述第一介质墙和所述第二介质墙相对设置，且所述绝缘结构位于电容存储节点窗口中，其中，所述电容存储节点窗口是由所述第一介质墙、所述第二介质墙、分别与所述第一介质墙和所述第二介质墙相交的相邻两条位线结构所形成的空间区域，且所述第一介质墙和所述第二介质墙的高度高于所述位线结构。

5.根据权利要求1所述的半导体结构，其特征在于，所述绝缘结构的顶部为工字型结构。

6.根据权利要求2所述的半导体结构，其特征在于，所述牺牲层的厚度为相邻两个位线结构间距的20％-40％。