CN103165539A - 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法，所述方法包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层以使本体中的每个的两个侧壁暴露出来；通过使本体经由开口部所暴露出的部分硅化来形成掩埋位线；以及形成电介质层以间隙填充沟槽并且限定相邻的掩埋位线之间的空气间隙。

Description

形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2011年12月9日提交的韩国专利申请No.10-2011-0132045的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。
背景技术
大多数半导体器件包括晶体管。例如，在诸如DRAM的存储器件中，存储器单元包括MOSFET。一般而言，在MOSFET中，源极/漏极区域形成在半导体衬底的表面，并且在这样的布置下，在源极区域与漏极区域之间形成平面沟道。这种通常的MOSFET称作为平面沟道晶体管。
随着存储器件的集成和性能方面的进步，MOSFET制造将达到物理极限。例如，随着存储器单元尺寸的缩小，MOSFET的尺寸诸如其沟道长度也缩小。如果MOSFET的沟道长度变短，则数据维持性能有可能恶化。
为了应对以上讨论的特点，在本领域已提出垂直沟道晶体管。在垂直沟道晶体管(VCT)中，源极区域和漏极区域形成在柱体的相应端部。源极区域和漏极区域中的任何一个可以与位线连接。位线是通过被掩埋在柱体之间所限定的沟槽内而形成的，因此被称作为掩埋位线(BBL)。
两个存储器单元与一个掩埋位线(BBL)相邻，所述两个存储器单元每个都包括垂直沟道晶体管(VCT)和掩埋位线(BBL)。因此，掩埋位线(BBL)形成在单元之间的间隔(沟槽)中，并且执行OSC(one-side-contact，一侧接触)工艺以使一个单元与一个掩埋位线(buried bit line，BBL)连接。OSC工艺是一种用于允许每个掩埋位线(BBL)与两个相邻单元中的任何一个接触的工艺。因此，OSC工艺也称作为单侧接触(single-side-contact，SSC)工艺。总体而言，在诸如DRAM的采用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，使用具有高的高宽比(aspect ratio)的接触插塞工艺。相反地，在采用垂直沟道晶体管与掩埋位线的情况下，由于垂直沟道晶体管与掩埋位线可以直接互相接触，所以不需要接触插塞工艺。因此，由于不需要连接接触插塞，所以可以减小位线的寄生电容。
图1是说明根据现有技术形成的掩埋位线的截面图。
参见图1，在半导体衬底11上形成被沟槽13分开的多个本体14。使用硬掩模层12经由刻蚀来形成本体14。在本体14的侧壁上以及沟槽13的表面上形成有保护层15。经由OSC工艺在保护层15中限定出开放部。每个开放部17使每个本体14的任何一个侧壁开放。形成掩埋位线16以部分地填充沟槽13。掩埋位线16经由开放部17与本体14连接。每个掩埋位线16与两个相邻本体14中的任何一个连接。尽管未在图中示出，每个本体14的上部包括形成有垂直沟道晶体管的沟道和源极/漏极区域的柱体。
由图1可以看出，为了使每个掩埋位线16与相邻的本体14中的任何一个的侧壁连接，采用OSC工艺。为了实施OSC工艺，已经提出了诸如内衬层和倾斜离子注入工艺、OSC掩模工艺等各种方法。
然而，由于生产工艺方面的困难，这些方法不能形成一致的且可再现的OSC结构。此外，随着存储器件的集成度不断变高，相邻的掩埋位线16之间的距离变窄并且相邻的掩埋位线16之间的寄生电容CB增大。由于掩埋位线16与本体14接触，所以相邻的掩埋位线16之间的寄生电容CB基本上是本体14与掩埋位线16之间的电容。因此，因为相邻的掩埋位线16之间的距离变小，所以寄生电容CB显著增大。
随着掩埋位线之间寄生电容CB的增大，器件的正常操作变得难以获得。
发明内容
本发明的实施例针对一种形成掩埋位线的方法、具有所述掩埋位线的半导体器件及其制造方法，所述形成掩埋位线的方法能够减小相邻的掩埋位线之间的寄生电容。
根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤：刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线；以及形成电介质层以间隙填充沟槽并且在相邻的掩埋位线之间限定出空气间隙。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：刻蚀半导体衬底并且形成本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；以及通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于第一本体部分之下的第二本体部分以及位于第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使第二本体部分的两个侧壁暴露出来；以及通过将被开口部暴露出的第二本体部分硅化来形成掩埋位线。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀含硅的物质来形成多个硅本体；形成具有开口部的保护层以开放每个硅本体的两个侧壁；形成含金属层以经由开口部与每个硅本体的暴露出的区域接触；以及通过使含金属层与暴露出的区域反应来形成掩埋导体以将暴露出的区域硅化。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：通过刻蚀半导体衬底来形成本体；形成具有开口部的保护层以使每个本体的两个侧壁暴露出来；通过将本体经由开口部所暴露出的部分硅化，来在本体中形成掩埋位线；通过刻蚀在掩埋位线之上的本体来形成多个柱体；在柱体的侧壁上形成字线；以及形成与柱体上部连接的电容器。
根据本发明的另一个实施例，一种形成掩埋位线的方法包括以下步骤：形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于第一本体部分之下的第二本体部分以及位于第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使每个第二本体部分的两个侧壁暴露出来；通过将经由开口部暴露出的第二本体部分硅化来形成掩埋位线；通过刻蚀第一本体部分在掩埋位线之上形成多个柱体；在柱体的侧壁上形成字线；以及形成与柱体上部连接的电容器。
根据本发明的又一个实施例，一种半导体器件包括：多个本体，所述多个本体被形成在半导体衬底上以被多个沟槽彼此分开；多个位线，所述多个位线包括掩埋在本体中的金属硅化物；以及电介质层，所述电介质层填充在沟槽中以在相邻的位线之间提供空气间隙。
根据本发明的又一个实施例，一种半导体器件包括：多个本体，所述多个本体被形成为彼此被多个沟槽分开；多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在本体上的多个柱体；以及多个位线，所述多个位线包括与柱体下部连接并且掩埋在本体中的金属硅化物。
根据本发明的又一个实施例，一种存储器单元包括：多个线型硅本体，所述多个线型硅本体被形成为彼此被多个沟槽分开，多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在线型硅本体上的多个硅柱体；多个位线，所述多个位线包括与硅柱体的下部连接并且掩埋在线型硅本体中的金属硅化物；电介质层，所述电介质层填充在沟槽中以在相邻的位线之间提供空气间隙；多个字线，所述多个字线被形成在硅柱体的侧壁上以沿垂直于位线的方向延伸；以及多个电容器，所述多个电容器与硅柱体的上部连接。
根据本发明的另一个实施例，一种存储器单元包括：多个本体，所述多个本体被形成为彼此被多个沟槽分开；多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在本体上的多个柱体；多个位线，所述多个位线包括与柱体下部连接并且掩埋在本体中的金属硅化物；多个字线，所述多个字线被形成在柱体的侧壁上以沿垂直于位线的方向延伸；以及多个电容器，所述多个电容器与柱体的上部连接。
附图说明
图1是说明根据现有技术形成的掩埋位线的截面图。
图2A至2B是说明具有根据本发明的实施例的掩埋位线的半导体器件的立体图。
图3A是沿着图2A的线A-A′截取的截面图。
图3B是沿着图2A的线B-B′截取的截面图。
图4A至4N是解释形成根据本发明的实施例的掩埋位线的方法的第一实例的截面图。
图5A至5D是说明形成根据本发明的实施例的掩埋位线的方法的第二实例的截面图。
图6A至6L是说明形成根据本发明的实施例的掩埋位线的方法的第三实例的截面图。
图7A至7C是说明形成根据本发明的实施例的掩埋位线的方法的第四实例的截面图。
图8A至8E是说明形成包括根据本发明的实施例的掩埋位线的半导体器件的方法的一个实例的截面图。
图8F是沿着图8E的线D-D′截取的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定于本发明所列的实施例。确切地说，提供这些实施例是为了使本说明书充分且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2A和图2B是示出具有根据本发明的实施例的掩埋位线的半导体器件的立体图。图3A是沿着图2A的线A-A′截取的截面图，并且图3B是沿着图2A的线B-B′截取的截面图。
参见图2A、2B、3A和3B，半导体器件包括掩埋位线104、柱体103以及字线105。多个本体102和多个柱体103形成在半导体衬底101上。可以互成一体地提供半导体衬底101、本体102以及柱体103。在实施例中，半导体衬底101、本体102以及柱体103可以通过刻蚀含硅物质来彼此区分。在各个本体102上形成多个柱体103。也就是说，在每个本体102上形成多个柱体103。多个本体102被形成为在半导体衬底101上沿一个方向延伸并且彼此分开。每个本体102具有线型形式。可以在半导体衬底101上沿着垂直方向形成本体102，以及可以在本体102上沿着垂直方向形成柱体103。例如，半导体衬底101和本体102可以彼此垂直，以及本体102与柱体103可以彼此垂直。多个柱体103在本体102上被形成为彼此分开。多个柱体103可以具有阵列的布局。
半导体衬底101包括含硅物质。例如，半导体衬底101可以包括硅衬底、硅锗衬底或SOI(silicon on insulator，绝缘体上硅)衬底。因为本体102、柱体103以及半导体衬底101可以包括相同的物质，所以本体102和柱体103包括含硅物质。本体102和柱体103每个都包括硅或硅锗。
每个柱体103具有形成有垂直沟道晶体管的源极/漏极区域和沟道区域的结构。例如，每个柱体103可以包括第一源极/漏极区域、第二源极/漏极区域以及垂直沟道区域。第一源极/漏极区域与第二源极/漏极区域中的任何一个可以与相应的掩埋位线104连接。第一源极/漏极区域与第二源极/漏极区域中的另一个可以与电容器连接。第一源极/漏极区域、垂直沟道区域以及第二源极/漏极区域可以在垂直方向上彼此连接。第一源极/漏极区域与第二源极/漏极区域每个都可以与垂直沟道区域形成NPN结或PNP结。例如，在用第一导电类型的杂质来掺杂第一源极/漏极区域和第二源极/漏极区域的情况下，可以用与第一导电类型相反的第二导电类型的杂质来掺杂垂直沟道区域。这里，当第一导电类型的杂质是N型杂质时，则第二导电类型的杂质包括P型杂质，反之亦然。在垂直沟道晶体管是NMOSFET的情况下，第一源极/漏极区域、垂直沟道区域以及第二源极/漏极区域可以形成NPN结。
掩埋位线104形成在本体102中。因此，掩埋位线104可以沿第一方向延伸。掩埋位线104可以包括金属性物质。掩埋位线104可以包括金属硅化物。金属硅化物是一种电阻比多晶硅的电阻低的物质。利用这样的物质，掩埋位线104具有低电阻。经由硅化工艺可以形成掩埋位线104。另外，可以经由完全硅化工艺形成掩埋位线104。完全硅化工艺是一种用于将含硅物质完全硅化到期望深度的工艺。可以使用诸如硅化钛(TiSix)、硅化钨(WSix)、硅化钴(CoSix)以及硅化镍(NiSix)的近贵金属(near-noble metal)或诸如难熔金属的金属硅化物来形成掩埋位线104。可以通过经由溅射工艺、化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成导电层然后执行硅化工艺来获得金属硅化物。导电层可以包括近贵金属或难熔金属。通过沟槽106使相邻的掩埋位线104彼此分开。尽管在附图中未示出，电介质层可以填充在相邻的掩埋位线104之间的沟槽106中。根据一个实例，可以填充具有空气间隙(air gap)的电介质层。根据另一个实例，电介质层可以包括氧化物。
字线105形成在柱体103的侧壁上以在柱体103的侧壁上垂直地延伸。因此，字线105称作为垂直字线。由于字线105形成在柱体103的两个侧壁上，所以可以形成双字线结构。在形成双字线结构的过程中，各个字线的端部可以彼此连接。由于柱体103用作形成沟道的区域，因此通过字线105形成垂直沟道。在上述布置下，形成垂直沟道晶体管，所述垂直沟道晶体管每个都包括第一源极/漏极、垂直沟道以及第二源极/漏极。字线105可以沿与第一方向(即掩埋位线104的延伸方向)垂直的第二方向延伸。字线105包括金属性物质。字线105可以包括氮化钛(TiN)或氮化钨层与钨层的叠层(WN/W)。可以将字线105与掩埋位线104形成为彼此分开。为此，可以在字线105与掩埋位线104之间另外形成电介质物质。电介质物质可以包括氧化硅或任何其它合理适用的电介质物质。根据图2B所示的实例，字线105可以沿与第一方向(掩埋位线104的延伸方向)垂直的第二方向延伸，同时围绕柱体103。
如上所述，掩埋位线104形成在本体102中。因此，相邻的掩埋位线104通过沟槽106而彼此充分地分开以由此减小相邻的位线104之间的寄生电容CB。
图4A至4N是说明形成根据本发明的实施例的掩埋位线的方法的第一实例的截面图。
参见图4A，在半导体衬底21上形成硬掩模层22。半导体衬底21包括含硅物质。例如，半导体衬底21包括硅衬底或硅锗衬底。硬掩模层22包括氮化物层。硬掩模层22可以具有包括氧化物层与氮化物层的多层结构。在这样的结构中，可以按硬掩模氮化物层与硬掩模氧化物层的顺序来层叠硬掩模层22。根据另一个实例，可以按硬掩模氮化物层、硬掩模氧化物层、硬掩模氧氮化硅层以及硬掩模碳层的顺序来层叠硬掩模层22。在硬掩模层22包括硬掩模氮化物层的情况下，可以在半导体衬底21与硬掩模层22之间另外形成衬垫氧化物层(未示出)。衬垫氧化物层可以减轻在形成硬掩模层22时引起的任何应力。衬垫氧化物层可以包括氧化硅。使用光致抗蚀剂图案(未示出)形成硬掩模层22。硬掩模层22被形成为沿第一方向延伸。可以使用硬掩模层22来形成多个柱体结构。多个柱体结构用于垂直沟道晶体管的形成。例如，每个垂直沟道晶体管可以包括源极区域、漏极区域以及沟道区域。沟道区域可以位于源极区域与漏极区域之间并且可以设置在垂直于半导体衬底21表面的方向上。垂直沟道晶体管具有改进的集成度与改进的操作特性。
使用硬掩模层22作为刻蚀掩模来执行沟槽刻蚀工艺。例如，通过使用硬掩模层22作为刻蚀阻挡层将半导体衬底21刻蚀期望的深度来形成本体24。本体24通过沟槽23彼此分开。每个本体24具有两个侧壁。沟槽刻蚀工艺包括各向异性刻蚀。在半导体衬底21是硅衬底的情况下，各向异性刻蚀使用诸如Cl2和CCl4的基于氯的气体、诸如HBr的基于溴化物的气体、或具有O2气的混合气体。多个本体24通过沟槽23而彼此分开。多个本体24被形成为从半导体衬底21的表面沿垂直方向延伸。如上所述，每个本体24具有两个相对置的侧壁。当俯视时，本体24具有线型形式，所述本体24通过沟槽23彼此分开。
通过以这种方式形成本体24，形成包括本体24与硬掩模层22的多个结构。所述多个结构通过沟槽23而彼此分开。如随后将描述的，本体24的上部随后被刻蚀并且成为柱体。
参见图4B，在形成有本体24的结构的整个表面上形成具有不同刻蚀选择性的保护层。通过层叠第一保护层25和第二保护层26来形成保护层。第一保护层25和第二保护层26可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物。因为第一保护层25和第二保护层26要具有不同的刻蚀选择性，所以选择不同的物质来形成第一保护层25和第二保护层26。例如，如果使用氧化物层作为第一保护层25，则选择具有不同于氧化物层的刻蚀选择性的物质来形成第二保护层26。如果第一保护层25是氧化物层，则氮化物层可以用作第二保护层26。
参见图4C，在包括第二保护层26的所得结构的整个表面上以间隙填充本体24之间的沟槽23的方式形成第一牺牲层27。可以使用具有不同于第一保护层25和第二保护层26的刻蚀选择性的物质来形成第一牺牲层27。第一牺牲层27可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。这里，尽管用作第一保护层25和第二保护层26的物质可以重复地用作第一牺牲层27，但是使用不同的物质以具有不同的刻蚀选择性。下面，可以使用硅层作为第一牺牲层27。
参见图4D，将第一牺牲层27平坦化。第一牺牲层27的平坦化包括CMP(化学机械抛光)工艺。接着，执行回蚀工艺。通过回蚀工艺，形成凹陷的第一牺牲层图案27A。在回蚀工艺的过程中，由于第二保护层26具有不同于第一牺牲层27的刻蚀选择性，所以第二保护层26没有被刻蚀。
参见图4E，选择性地去除被凹陷的第一牺牲层图案27A暴露出的第二保护层26的部分。在这样的去除之后，形成具有与第一牺牲层图案27A相同高度的第二保护层图案26A。为了去除第二保护层26，可以执行湿法刻蚀或者干法刻蚀。
参见图4F，在形成有第二保护层图案26A的所得结构的整个表面上形成第二牺牲层28。第二牺牲层28间隙填充沟槽23。第二牺牲层28可以由具有与第一保护层25不同的刻蚀选择性的物质形成。第二牺牲层28可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。这里，尽管用作第一保护层25的物质可以重复用作第二牺牲层28，但是使用不同的物质以具有不同的刻蚀选择性。下面，根据本实施例，可以使用硅层作为第二牺牲层28。
随后，将第二牺牲层28平坦化，第二牺牲层28的平坦化包括CMP(化学机械抛光)工艺。接着，执行回蚀工艺。通过回蚀工艺，形成凹陷的第二牺牲层图案28A。在回蚀工艺的过程中，因为第一保护层25具有不同于第二牺牲层28的刻蚀选择性，所以第一保护层25没有被刻蚀。
参见图4G，在包括第二牺牲层图案28A的所得结构的整个表面上形成第三保护层29。第三保护层29可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。第三保护层29可以由具有与第一保护层25不同的刻蚀选择性的物质形成。因此，选择不同的物质作为第一保护层25与第三保护层29。例如，如果氧化物层用作第一保护层25，则选择具有与氧化物层不同的刻蚀选择性的物质作为第三保护层29。如果氧化物层用作第一保护层25，则氮化物层可以用作第三保护层29。
参见图4H，经由间隔件刻蚀来选择性地刻蚀第三保护层29。在间隔件刻蚀之后，形成第三保护层图案29A。第三保护层图案29A形成覆盖本体24和硬掩模层22的侧壁的间隔件。第三保护层图案29A在第二牺牲层图案28A上具有覆盖本体24和硬掩模层22的侧壁的高度。第三保护层图案29A覆盖第一保护层25。通过第三保护层图案29A暴露出下层的第二牺牲层图案28A。
接着，去除第二牺牲层图案28A。使用干法刻蚀或湿法刻蚀来去除第二牺牲层图案28A。
随着以这种方式去除第二牺牲层图案28A，在第三保护层图案29A与第二保护层图案26A之间形成初步开口部30A与30B。初步开口部30A与30B使第一保护层25的一部分暴露出来。初步开口部30A与30B以沿着本体24的侧壁延伸的线的形式开放。尤其地，初步开口部30A与30B被开放在本体24的两个侧壁上。
接着，去除第一牺牲层图案27A。
参见图4I，选择性地去除经由初步开口部30A与30B暴露出的第一保护层25的部分。通过这一事实，形成开口部31A与31B。通过第一保护层图案25A、第二保护层图案26A及第三保护层图案29A来覆盖形成有开口部31A与31B的本体24的侧壁。在开口部31A与31B的周围，本体24的下侧壁被第一保护层图案25A和第二保护层图案26A覆盖，以及本体24的上侧壁被第一保护层图案25A和第三保护层图案29A覆盖。当形成开口部31A与31B时，可以同时去除形成在硬掩模层22上的第一保护层25的一部分。
可以用沿本体24的侧壁延伸的线的形式开放开口部31A与31B。尤其地，开口部31A与31B同时形成在本体24的两个侧壁上。因此，形成开口部31A与31B的一系列工艺被称作为双侧接触(DSC)工艺。双侧接触(DSC)工艺与OSC工艺的不同之处在于在双侧接触(DSC)工艺中开放每个本体24的两个侧壁，而不只是一个侧壁。
这里，如上所述的双侧接触(DSC)工艺比OSC工艺简单。此外，可以不使用倾斜离子注入和OSC掩模。尤其地，可以使开口部31A与31B的高度一致。
参见图4J，执行等离子体掺杂32。此时，对经由开口部31A与31B暴露出的本体24的侧壁的部分进行掺杂。因此，形成第一源极/漏极区域33。第一源极/漏极区域33成为垂直沟道晶体管的源极区域或漏极区域。
等离子体掺杂32是这样一种方法，在这种方法中将掺杂源激发为等离子体状态并且将激发为等离子体的掺杂剂离子注入到目标体中。此时，通过施加偏置电压到目标体，可以同时在目标体的整个表面上掺杂等离子体的掺杂剂离子。这里，偏置能量也称作为掺杂能量。
使用掺杂能量、掺杂剂量以及掺杂源执行等离子体掺杂32。
掺杂源是一种包含要掺杂到第一源极/漏极区域33中的掺杂剂的物质。掺杂源包括掺杂气体。掺杂源使用包括砷(As)、磷(P)等的掺杂气体。例如，掺杂源包括AsH3或者PH3。已知砷(As)和磷(P)为N型掺杂剂。此外，可以使用包括硼(B)的掺杂剂气体作为掺杂源。已知硼为P型掺杂剂。
掺杂能量是施加给半导体衬底21的偏置电压。掺杂能量也施加给本体24。使用这种方法，在侧面方向上执行等离子体掺杂32。另外，可以通过在激发的等离子体中离子的碰撞来在侧面方向上执行等离子体掺杂32。
掺杂剂量指示掺杂剂的注入量。掺杂剂量被设置为1x1015～1x1017原子/cm2。通过使用具有这种范围的掺杂剂量来执行等离子体掺杂32，掺杂到第一源极/漏极区域33中的掺杂剂具有等于或大于1×1020原子/cm3的掺杂浓度。
对于等离子体掺杂32，可以引入用于激发等离子体的气体。用于激发等离子体的气体包括诸如氩(Ar)、氦(He)等任何合理适用的气体。
如上所述，由于可以在不具有倾斜角的情况下执行等离子体掺杂32，所以不使用围绕结构的阴影效应来执行掺杂。使用这样的布置，可以在期望的位置形成第一源极/漏极区域33。另外，通过控制掺杂能量，可以经由两个开口部31A与31B同时形成第一源极/漏极区域33。因此，经由两个开口部31A与31B同时形成的第一源极/漏极区域33可以彼此连接并且可以形成一个区域。
可以使用用掺杂剂原位地掺杂的掺杂多晶硅作为形成第一源极/漏极区域33的另一个方法。例如，通过在间隙填充掺杂多晶硅之后执行退火，在掺杂多晶硅中的掺杂剂可以扩散到本体24中。
参见图4K，在包括开口部31A与31B的所得结构的整个表面上形成导电层34。导电层34包括诸如近贵金属和难熔金属的金属。导电层34包括可硅化的金属。例如，导电层34包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、铂(Pt)以及钯(Pd)中的任何一种。使用化学气相沉积(CVD)或原子层沉积(ALD)来形成导电层34。确定导电层34的沉积厚度以足以至少填充开口部31A与31B。选择这样的厚度以在后续的硅化工艺中允许完全硅化。
参见图4L，执行退火35。通过执行退火，在导电层34与本体24互相反应中实现硅化。由于导电层34是金属并且本体24的材料包含硅，所以通过导电层34与本体24互相反应来形成金属硅化物36。金属硅化物36包括选自硅化钴、硅化钛、硅化钽、硅化镍、硅化钨、硅化铂以及硅化钯中的任何一种。退火35包括快速热退火(RTA)。可以根据本体24和导电层34的种类在不同的温度下执行快速热退火(RTA)。例如，在使用钴(Co)形成导电层34的情况下，退火温度的范围可以是400℃至800℃。可以将金属硅化物36形成为具有完全硅化(FUSI)结构。通过从本体24的两个侧壁充分执行硅化，跨开口部之间的本体的长度地将经由开口部31A与31B暴露出的本体24的部分完全硅化。经由完全硅化，在本体24中形成金属硅化物36。
在形成金属硅化物36之后，未反应的导电层34A保留下来。经由上述硅化工艺形成的金属硅化物36成为掩埋位线(BBL)。在下文，金属硅化物被称作为掩埋位线36。
参见图4M，去除未反应的导电层34A。可以经由湿法刻蚀去除未反应的导电层34A。
同时，在使用钴形成导电层34的情况下，为了形成硅化钴，可以执行快速热退火(RTA)至少两次。例如，执行初次退火与二次退火。在400℃至600℃的温度下执行初次退火，以及在600℃至800℃的温度下执行二次退火。通过初次退火，形成具有CoSix(x＝0.1～1.5)相的硅化钴。通过二次退火，获得具有CoSi2相的硅化钴。在硅化钴中，具有CoSi2相的硅化钴具有最小的电阻率。在初次退火与二次退火之间去除未反应的钴。可以使用硫酸(H2SO4)与过氧化氢(H2O2)的混合化学剂来去除未反应的钴。
参见图4N，在所得结构的整个表面上以间隙填充沟槽23的方式形成层间电介质层37。层间电介质层37可以包括诸如BPSG的氧化物。可以将层间电介质层37平坦化以使硬掩模层22的表面暴露出来。
图5A至5D是说明形成根据本发明的实施例的掩埋位线的方法的第二实例的截面图。第二实例是第一实例的变型，并且在相邻的掩埋位线36之间限定有空气间隙40。
参见图5A，在执行图4L所示的退火之后回蚀未反应的导电层34A。通过这一事实，具有间隔件形式的未反应的导电层34B保留在本体24的侧壁上。
参见图5B，在未反应的导电层34B上以间隙填充沟槽23的方式形成第一电介质层38。随后，使第一电介质层38凹陷期望的深度。根据这一事实，部分地间隙填充沟槽23的第一电介质层38保留下来。第一电介质层38可以包括诸如氧化硅、氮化硅等任何合理适用的电介质层。将第一电介质层38的凹陷深度设置为至少等于掩埋位线36的高度。
参见图5C，去除未反应的导电层34B。在这种去除之后，例如，只有第一电介质层38保留在沟槽23中，并且掩埋位线36的两个侧壁暴露出来。
参见图5D，在第一电介质层38之上间隙填充第二电介质层39。第二电介质层39可以包括诸如BPSG等的氧化物。可以将第二电介质层39平坦化以使硬掩模层22的表面暴露出来。通过第二电介质层39的形成，空气间隙40被限定在第一电介质层38与掩埋位线36之间。换言之，由于第一电介质层38的存在，第二电介质层39不会一直间隙填充到沟槽23的底部。可以采用等离子体增强化学气相沉积(PECVD)以如上所述形成空气间隙40。
根据第二实例，随着空气间隙40限定在相邻的掩埋位线36之间，可以进一步减小掩埋位线36之间的寄生电容。
图6A至6L是说明形成根据本发明的实施例的掩埋位线的方法的第三实例的截面图。
参见图6A，在半导体衬底41上形成硬掩模层42。半导体衬底41包括含硅物质。例如，半导体衬底41包括硅衬底或硅锗衬底。硬掩模层42包括氮化物层。硬掩模层42可以具有包括氧化物层与氮化物层的多层结构。在这种结构中，可以按硬掩模氮化物层与硬掩模氧化物层的顺序来层叠硬掩模层42。根据另一个实例，可以按硬掩模氮化物层、硬掩模氧化物层、硬掩模氧氮化硅层以及硬掩模碳层的顺序来层叠硬掩模层42。在硬掩模层42包括硬掩模氮化物层的情况下，可以另外在半导体衬底41与硬掩模层42之间形成衬垫氧化物层(未示出)。衬垫氧化物层可以减轻在形成硬掩模层42的过程中引起的任何应力。衬垫氧化物层可以包括氧化硅。使用光致抗蚀剂图案(未示出)来形成硬掩模层42。硬掩模层42被形成为沿第一方向延伸。
使用硬掩模层42作为刻蚀掩模来执行沟槽刻蚀工艺。例如，通过使用硬掩模作为刻蚀阻挡层将半导体衬底41刻蚀期望的深度来限定第一沟槽43。沟槽刻蚀工艺包括各向异性刻蚀。在半导体衬底41是硅衬底的情况下，各向异性刻蚀使用诸如Cl2和CCl4的基于氯的气体、诸如HBr的基于溴化物的气体、或具有O2气的混合气体。
参见图6B，在包括第一沟槽43的所得结构的整个表面上形成第一保护层44。第一保护层44可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。
参见图6C，执行间隔件刻蚀。在间隔件刻蚀之后，刻蚀第一保护层44，并且形成第一保护层图案44A。第一保护层图案44A形成间隔件。
使用第一保护层图案44A作为刻蚀掩模来将第一沟槽43的底部刻蚀期望的深度。因此，限定出第二沟槽45。第二沟槽45可以具有大于第一沟槽43的深度。一种限定第二沟槽45的工艺是包括各向异性刻蚀的沟槽刻蚀工艺。在半导体衬底41是硅衬底的情况下，各向异性刻蚀使用诸如Cl2和CCl4的基于氯的气体、诸如HBr的基于溴化物的气体、或具有O2气的混合气体。
参见图6D，形成第二保护层图案46。通过在沉积第二保护层之后执行间隔件刻蚀来形成第二保护层图案46。第二保护层图案46具有间隔件的形式。第二保护层图案46覆盖第一保护层图案44A并且覆盖第二沟槽45的两个侧壁。第二保护层图案46可以具有不同于第一保护层图案44A的刻蚀选择性。第二保护层图案46可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。这里，尽管用作第一保护层图案44A的物质可以重复用作第二保护层图案46，但是使用不同的物质以具有不同的刻蚀选择性。例如，第一保护层图案44A是氧化物层，而第二保护层图案46是氮化物层。
参见图6E，使用第二保护层图案46作为刻蚀掩模来刻蚀第二沟槽45的底部。在刻蚀之后，限定出第三沟槽47。第三沟槽47可以具有比第一沟槽43大的深度。限定第三沟槽47的工艺是包括各向异性刻蚀的沟槽刻蚀工艺。在半导体衬底是硅衬底的情况下，各向异性刻蚀使用诸如Cl2和CCl4的基于氯的气体、诸如HBr的基于溴化物的气体、或具有O2气的混合气体。
随着以这种方式来限定第三沟槽47，限定出每个都由第一沟槽43、第二沟槽45和第三沟槽47构成的多重沟槽。所述多重沟槽每个都具有在每个下层沟槽中逐渐减小的线宽。因此，可以在沟槽的边缘形成台阶轮廓。
借助多重沟槽43、45及47的轮廓，在半导体衬底41中形成多个本体48。本体48具有两个相对置的侧壁。例如，可以通过第一沟槽43将每个本体48分成第一本体，通过第二沟槽45将每个本体48分成第二本体，通过第三沟槽47将每个本体48分成第三本体。
参见图6F，在第三沟槽47的表面上形成第三保护层49(例如，通过经由热氧化使第三沟槽47氧化)。第三保护层49可以由具有不同于第二保护图案46的刻蚀选择性的物质形成。第三保护层49可以包括氧化物层、氮化物层、硅层、Ti、Co、Ru、Al、Cu、W及其混合物中的任何一种。这里，尽管用作第二保护层图案46的物质可以重复用作第三保护层49，但是也可以使用不同的物质以具有不同的刻蚀选择性。例如，如果氮化物层用作第二保护层图案46，则氧化物层可以用作第三保护层49。可以经由热氧化来形成第三保护层49。可以通过经由热氧化使第三沟槽47的表面氧化来形成第三保护层49。此时，第三保护层49成为氧化物层，尤其地，成为氧化硅层。
参见图6G，去除第二保护层图案46。使用干法刻蚀或湿法刻蚀来去除第二保护层图案46。例如，当本体48被分成第一本体、第二本体以及第三本体时，通过去除第二保护层图案46，将针对第二沟槽45的第二本体的侧壁暴露出来。
以这种方式，通过去除第二保护层图案46，在第一保护层图案44A与第三保护层图案49之间形成开口部50A与50B。开口部50A与50B使本体48的两个侧壁的部分暴露出来。形成有开口部50A与50B的本体48的侧壁被第一保护层图案44A和第三保护层49覆盖。在开口部50A与50B周围，本体48的下侧壁被第三保护层49覆盖，并且本体48的上侧壁被第一保护层图案44A覆盖。
开口部50A与50B可以采用沿本体48的侧壁延伸的线的形式开放。尤其地，开口部50A与50B同时形成在本体48的两个侧壁上。因此，用于形成开口部50A与50B的一系列工艺称作为双侧接触(DSC)工艺。双侧接触(DSC)工艺与OSC工艺的不同之处在于，开放每个本体48的两个侧壁，而不只是一个侧壁。
这里，如上所述的双侧接触(DSC)工艺比OSC工艺简单。此外，可以不使用倾斜离子注入与OSC掩模。尤其地，可以使开口部50A与50B的高度一致。
参见图6H，形成第一源极/漏极区域51。为了形成第一源极/漏极区域51，可以执行如第一实例中执行的等离子体掺杂。通过等离子体掺杂，对经由开口部50A与50B暴露出的本体48的侧壁的部分进行掺杂。因此，形成第一源极/漏极区域51。第一源极/漏极区域51成为垂直沟道晶体管的源极区域或漏极区域。对于等离子体掺杂，其细节与第一实例中的相同。
作为形成第一源极/漏极区域51的另一个方法的实例，可以使用用掺杂剂原位掺杂的掺杂多晶硅。例如，通过在间隙填充掺杂多晶硅之后执行退火，在掺杂多晶硅中的掺杂剂可以扩散到本体48中。
参见图6I，在包括开口部50A与50B的所得结构的整个表面上形成导电层52。导电层52包括诸如近贵金属和难熔金属的金属。导电层52包括能硅化的金属。例如，导电层52包括选自钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、铂(Pt)以及钯(Pd)中的任何一种。使用化学气相沉积(CVD)或原子层沉积(ALD)形成导电层52。导电层52的沉积厚度被确定为足以至少填充开口部50A与50B。选择这种厚度以在随后的硅化工艺中允许完全硅化。
参见图6J，执行退火53。根据这一事实，完成硅化，其中导电层52与本体48互相反应。由于导电层52是金属并且本体48的材料包括硅，所以通过导电层52与本体48反应来形成金属硅化物54。金属硅化物54包括选自硅化钴、硅化钛、硅化钽、硅化镍、硅化钨、硅化物以及硅化钯中的任何一种。退火53包括快速热退火(RTA)。可以根据本体48与导电层52的种类在不同温度下执行快速热退火(RTA)。例如，在使用钴(Co)形成导电层52的情况下，退火温度的范围可以是400℃至800℃。可以将金属硅化物53形成为具有完全硅化(FUSI)结构。通过从本体48的两个侧壁充分地执行硅化，完全地硅化经由开口部50A与50B暴露出的本体48的部分。经由完全硅化，金属硅化物54形成在本体48中。
形成金属硅化物54之后，未反应的导电层52A保留下来。
参见图6K，去除未反应的导电层52A。经由湿法刻蚀可以去除未反应的导电层52A。
与此同时，在使用钴形成导电层52的情况下，为了形成硅化钴，可以执行快速热退(RTA)至少两次。例如，执行初次退火与二次退火。在400℃至600℃的温度下执行初次退火，以及在600℃至800℃的温度下执行二次退火。通过初次退火，形成具有CoSix(x＝0.1～1.5)相的硅化钴。通过二次退火，获得具有CoSi2相的硅化钴。在硅化钴中，具有CoSi2相的硅化钴具有最小的电阻率。在初次退火与二次退火之间去除未反应的钴。可以使用硫酸(H2SO4)与过氧化氢(H2O2)的混合化学物来去除未反应的钴
经由如上所述的硅化工艺形成的金属硅化物54成为掩埋位线(BBL)。下面，金属硅化物称作为掩埋位线54。
参见图6L，在所得结构的整个表面上形成层间电介质层55，用这种方式以间隙填充所述多重沟槽。层间电介质层55可以包括诸如BPSG的氧化物。可以将层间电介质层55平坦化以使硬掩模层42的表面暴露出来。
图7A至7C是示出形成根据本发明的实施例的掩埋位线的方法的第四实例的截面图。第四实例是第三实例的变型，并且在相邻的掩埋位线54之间限定有空气间隙58。
参见图7A，在执行图6J所示的退火之后回蚀未反应的导电层52A。在刻蚀之后，具有间隔件形式的未反应的导电层52B保留在本体48的侧壁上。
在未反应的导电层52B上以间隙填充所述多重沟槽的方式形成第一电介质层56。随后，使第一电介质层56凹陷期望的深度。在凹陷之后，部分地间隙填充所述多重沟槽的第一电介质层56保留下来。第一电介质层56可以包括诸如氧化硅、氮化硅等的任何合理适用的电介质层。设置第一电介质层56的凹陷深度至少等于掩埋位线54的高度。
参见图7B，去除未反应的导电层52B。去除之后，例如，只有第一电介质层56保留在所述多重沟槽中。并且掩埋位线54的两个侧壁被暴露出来。
参见图7C，将第二电介质层57间隙填充在第一电介质层56之上。第二电介质层57可以包括诸如BPSG等的氧化物。可以将第二电介质层57平坦化以使硬掩模层42的表面暴露出来。通过第二电介质层57的形成，在第一电介质层56与掩埋位线54之间限定出空气间隙58。换言之，由于第一电介质层56的存在，第二电介质层57不会一直间隙填充到所述多重沟槽的底部。如上所述，可以采用等离子体增强化学气相沉积(PECVD)以限定出空气间隙58。
根据第四实例，随着空气间隙58限定在相邻的掩埋位线之间，可以进一步减小掩埋位线54之间的寄生电容。
根据形成掩埋位线的上述方法，经由双侧接触工艺同时开放本体24或48的两个侧壁，并且随后，通过执行用于实现完全硅化的硅化工艺，形成用作掩埋位线36或54的金属硅化物。由于金属硅化物是从本体24或48的两个侧壁完全硅化的，掩埋位线36或54形成在本体24或48中。掩埋位线36或54直接形成在本体24或48中的结构称作为直接金属掩埋位线(direct metal buried bit line，DMBBL)。换言之，掩埋位线36或54不形成在沟槽(包括多重沟槽)中，而是形成在本体24或48中。因此，由于沟槽的存在，相邻的掩埋位线36或54充分地彼此分开，并且相邻的掩埋位线36或54之间的寄生电容(见图4N或图6L的CB)减小。
另外，因为通过刻蚀本体24或48的上部来形成垂直沟道晶体管的第二源极/漏极区域和沟道区域，所以不需要使掩埋位线36或54与垂直沟道晶体管连接的接触插塞。
此外，由于使用金属硅化物来形成掩埋位线36或54，因而可以减小掩埋位线36或54的电阻。因为减小了掩埋位线36或54的电阻，所以改善了器件的操作速度。
此外，如第二实例或第四实例相关所示，由于空气间隙40或58限定在相邻的掩埋位线36或54之间这一事实，可以进一步减小相邻的掩埋位线36或54的寄生电容。
图8A至8E是说明形成包括根据本发明的实施例的掩埋位线的半导体器件的方法的一个实例的截面图。图8A至8E是沿图4N的线C-C’的视图。
参见图8A，限定字线沟槽61。为限定字线沟槽61使用光致抗蚀剂图案(未示出)。使用光致抗蚀剂图案作为刻蚀掩模来刻蚀硬掩模层22。接着，将本体24的上部刻蚀期望的深度。尽管在沿图4N的线C-C’的截面图中未示出，也可以将层间电介质层37(见图4N)刻蚀期望的深度。
通过以这种方式刻蚀本体24的上部，在本体24B上形成柱体24A。本体24B与柱体24A用作有源区。本体24B被沟槽23分开，并且形成沿与掩埋位线36相同的方向延伸的线。柱体24A从本体24垂直延伸。通过以单元(cell)为单位来形成柱体24A。因此，在一个本体24B上形成多个柱体24A，并且所述多个柱体24A被字线沟槽61彼此分开。字线沟槽61的深度可以具有不暴露出掩埋位线36的尺寸。附图标记23A标示沟槽23的底部(见图4N)。
柱体24A具有形成有垂直沟道晶体管的源极/漏极区域和沟道区域的结构。多个柱体24A在本体24B上可以具有矩阵型阵列的布局。
参见图8B，形成字线导电层63以间隙填充字线沟槽61。可以在形成字线导电层63之前形成栅电介质层62。可以通过使柱体24A的侧壁与本体24B的上表面氧化来形成栅电介质层62。字线导电层63使用低电阻物质。例如，可以使用金属性层。金属性层可以包括任何合理适用的材料，包括钛层、氮化钛层、钨层等。
参见图8C，通过对字线导电层63顺序执行平坦化与回蚀，凹陷的字线导电层63A保留下来。
参见图8D，通过沉积与回蚀电介质层，形成间隔件64。间隔件64可以包括氮化物层。
使用间隔件64作为刻蚀阻挡层来刻蚀字线导电层63A。通过刻蚀字线导电层63A，在柱体24A的两个侧壁上形成垂直字线63B。垂直字线63B也用作垂直栅电极。在另一实施例中，可以形成垂直字线63B以包围柱体24A。在另一个实施例中，在形成包围柱体24A的环形垂直栅电极之后，可以形成垂直字线63A使得相邻的垂直栅电极彼此连接。将垂直字线63B形成为沿与掩埋位线36交叉的方向延伸。
参见图8E，形成使垂直字线63B彼此隔离的字线隔离层65。字线隔离层65包括诸如氧化物层的电介质层。可以通过在形成有垂直字线63B的整个所得结构上形成电介质层并且随后平坦化电介质层来形成字线隔离层65。
如图8E所示，通过执行储存节点接触刻蚀，使有源柱体24A的上表面暴露出来。此后，形成储存节点接触(SNC)插塞67。在形成储存节点接触插塞67之前，可以通过执行离子注入来形成第二源极/漏极区域66。可以通过采用本领域所周知的离子注入方法来形成第二源极/漏极区域66。因此，柱体24A可以包括第二源极/漏极区域66与垂直沟道区域。垂直沟道区域形成在第一源极/漏极区域33与第二源极/漏极区域66之间。第二源极/漏极区域66可以与电容器连接。第一源极/漏极区域33、垂直沟道区域与第二源极/漏极区域66可以经由中间的垂直沟道区域在垂直方向上彼此连接。第一源极/漏极区域33和第二源极/漏极区域66可以与垂直沟道区域合作形成NPN结或PNP结。例如，在用第一导电类型的杂质掺杂第一源极/漏极区域33和第二源极/漏极区域66的情况下，可以用与第一导电类型相反的第二导电类型的杂质掺杂垂直沟道区域。这里，当第一导电类型的杂质是N型杂质时，第二导线型的杂质包括P型杂质，反之亦然。当垂直沟道晶体管是NMOSFET时，第一源极/漏极区域33、垂直沟道区域以及第二源极/漏极区域66可以形成NPN结。
在储存节点接触插塞67上形成电容器。电容器包括储存节点68。储存节点68可以具有圆柱体的形状。在另一个实施例中，储存节点68可以具有柱体的形状或凹面结构。尽管在附图中未示出，随后形成电介质层与上电极。
图8F是沿图8E的线D-D’的截面图。
根据本发明的实施例的半导体器件可以被包括在存储器单元和存储器单元阵列中。位线和字线可以基于与储存单元阵列连接的列译码器和行译码器所施加的电压来储存或输出数据。
根据本发明的实施例，存储器单元阵列可以被包括在存储器件中。存储器件可以包括存储器单元阵列、行译码器、列译码器以及感测放大器。行译码器选择存储器单元阵列的字线之中的与要执行读取操作或写入操作的存储器单元相对应的字线，并且将字线选择信号输出到存储器单元阵列。列译码器选择存储器单元阵列的位线之中的与要执行读取操作或写入操作的存储器单元相对应的位线，并且将位线选择信号输出到存储器单元阵列。感测放大器感测储存在由行译码器和列译码器选中的存储器单元中的数据。
根据本发明的示例性实施例的存储器件可以用在DRAM(动态随机存取存储器)中。然而，本发明的示例性实施例也可以应用于SRAM(静态随机存取存储器)、快闪存储器、FeRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、PRAM(相变随机存取存储器)等。
根据本发明的示例性实施例的存储器件不仅可以应用于台式计算机、笔记本型计算机以及服务器中所使用的计算存储器，还可以应用于各种规格的图形存储器和移动存储器。此外，根据本发明的示例性实施例的存储器件不仅可以设置在诸如记忆棒、MMC、SD、CF、xD图像卡以及USB闪存器件的便携式储存介质中，而且可以设置在诸如MP3P、PMP、数码相机、摄像机以及移动电话的各种数字应用中。另外，根据本发明的示例性实施例的存储器件不仅可以应用于单个半导体器件中，而且可以应用于包括MCP(多芯片封装)、DOC(芯片上磁盘)以及嵌入式器件的技术领域中。此外，根据本发明的示例性实施例的存储器件可以应用于CIS(CMOS图像传感器)中，并且可以设置在诸如照相式手机、网络照相机以及用于医学用途的小型摄影器件的各种领域中。
根据本发明的示例性实施例的存储器件可以用于存储模块中。根据本发明的示例性实施例的存储模块包括安装到模块基板的多个存储器件、被配置成允许存储器件从外部控制器接收控制信号(地址信号、命令信号以及时钟信号)的命令链路、以及与存储器件连接并且被配置成传送数据的数据链路。与一般半导体模块中使用的那些相似，可以形成命令链路和数据链路。在存储模块中，八个存储器件可以安装到模块基板的前表面，并且存储器件可以同样地安装到模块基板的后表面。也就是说，存储器件可以安装到模块基板的一侧或两侧。此外，不具体地限制模块基板的材料与结构。
根据本发明的示例性实施例的存储模块可以用在存储系统中。存储系统包括控制器，所述控制器被配置成控制存储模块的操作，并在安装有多个存储器件的至少一个存储模块与外部系统之间提供双向接口。
根据本发明的示例性实施例的存储系统可以用于电子单元中。电子单元包括存储系统和与其电连接的处理器。处理器包括CPU(中央处理单元)、MPU(微处理器单元)、MCU(微控制器单元)、GPU(图形处理单元)或DSP(数字信号处理器)。CPU或MPU具有作为算术逻辑运算单元的ALU(算术逻辑单元)和用于读取和分析命令且控制各个单元的CU(控制单元)的组合形式。当处理器是CPU或MPU时，电子单元可以包括计算机装置或移动装置。作为用于图形的CPU，GPU是一种用于计算具有小数点的数字并且实时显示图形的处理器。当处理器是GPU时，电子单元可以包括图形装置。DSP是一种以高速将模拟信号(例如语音)转化为数字信号并且使用计算结果或将数字信号转化为模拟信号的处理器。DSP主要计算数字值。当处理器是DSP时，电子单元可以包括声音及图像装置。除此之外，处理器包括APU(加速处理器单元)，APU是一种具有CPU与GPU的组合形式并且包括起图形卡作用的处理器。
由上面的描述可知的是，根据本发明的示例性实施例，由于经由双侧接触工艺与完全硅化工艺形成与柱体的下部直接接触的掩埋位线，因而可以减小相邻的掩埋位线之间的寄生电容，并且由于在掩埋位线之间限定有空气间隙，所以可以进一步地减小寄生电容。
另外，根据本发明的示例性实施例，因为采用金属硅化物作为掩埋位线的材料，所以可以减小掩埋位线的方块电阻(Rs)。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (30)

1.一种制造半导体器件的方法，包括以下步骤：
刻蚀半导体衬底并且形成被多个沟槽彼此分开的多个本体；
形成具有开口部的保护层，以使所述本体中的每个的两个侧壁暴露出来；
通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线；以及
形成电介质层以间隙填充所述沟槽并且限定相邻的掩埋位线之间的空气间隙。
2.如权利要求1所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：
在所述保护层上形成具有所述开口部的导电层；以及
执行退火以使所述导电层与所述本体反应并且将所述本体经由所述开口部所暴露出的部分硅化。
3.如权利要求2所述的方法，其中，所述方法还包括以下步骤：
在执行退火之后，在所述导电层上形成第一电介质层以间隙填充所述沟槽；
部分地刻蚀所述第一电介质层；
去除所述导电层；以及
在所述第一电介质层上形成第二电介质层以间隙填充所述沟槽，以使在相邻的掩埋位线之间限定出所述空气间隙。
4.如权利要求3所述的方法，其中，所述第一电介质层与所述第二电介质层包括氧化物层。
5.如权利要求1所述的方法，其中，形成具有所述开口部的所述保护层的步骤包括以下步骤：
在包括所述本体的经刻蚀的半导体衬底的整个表面上形成第一保护层；
在所述第一保护层上形成第二保护层；
在所述第二保护层上形成第一牺牲层以间隙填充所述沟槽；
部分地刻蚀所述第一牺牲层与所述第二保护层；
在凹陷的所述第二保护层与凹陷的所述第一牺牲层上形成第二牺牲层以间隙填充所述沟槽；
部分地刻蚀所述第二牺牲层；
形成第三保护层作为间隔件以覆盖被经部分刻蚀的所述第二保护层暴露出的所述第一保护层；
通过选择性地去除经部分刻蚀的第一牺牲层与第二牺牲层来形成初步开口部；以及
选择性地去除被初步开口部暴露出的所述第一保护层。
6.如权利要求5所述的方法，其中，所述第二保护层和所述第三保护层包括氮化物层，并且所述第一牺牲层和所述第二牺牲层包括多晶硅层。
7.如权利要求5所述的方法，其中，所述第一保护层包括氧化物层，并且所述第二保护层和第三保护层包括氮化物层。
8.一种形成掩埋位线的方法，包括以下步骤：
刻蚀半导体衬底并且形成本体；
形成具有开口部的保护层以使所述本体中的每个的两个侧壁暴露出来；以及
通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线。
9.如权利要求8所述的方法，其中，形成所述掩埋位线的步骤包括跨所述本体在两个侧壁之间的长度地将每个所述本体完全硅化的硅化工艺。
10.如权利要求8所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：
在包括具有所述开口部的所述保护层的经刻蚀的半导体衬底的整个表面上形成导电层；以及
执行退火以使所述导电层与所述本体反应，并且将所述本体经由所述开口部所暴露出的部分硅化。
11.如权利要求8所述的方法，其中，形成具有所述开口部的所述保护层的步骤包括以下步骤：
在包括所述本体的经刻蚀的半导体衬底的整个表面上形成第一保护层；
在所述第一保护层上形成第二保护层；
在所述第二保护层上形成第一牺牲层以间隙填充所述沟槽；
部分地刻蚀所述第一牺牲层和所述第二保护层；
在凹陷的所述第二保护层与凹陷的所述第一牺牲层上形成第二牺牲层以间隙填充所述沟槽；
部分地刻蚀所述第二牺牲层；
形成第三保护层作为间隔件以覆盖被经部分刻蚀的所述第二保护层暴露出的所述第一保护层；
通过选择性地去除所述经部分刻蚀的第一牺牲层与第二牺牲层来形成初步开口部；以及
选择性地去除被所述初步开口部暴露出的所述第一保护层。
12.一种形成掩埋位线的方法，包括以下步骤：
形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于所述第一本体部分之下的第二本体部分以及位于所述第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使所述第二本体部分的两个侧壁暴露出来；以及
通过将被所述开口部暴露出的所述第二本体部分硅化来形成掩埋位线。
13.如权利要求12所述的方法，其中，形成所述掩埋位线的步骤包括跨所述第二本体部分地在两个侧壁之间的长度将每个所述第二本体部分完全硅化的硅化工艺。
14.如权利要求12所述的方法，其中，形成所述掩埋位线的步骤包括以下步骤：
在所述本体结构的整个表面上形成导电层；以及
执行退火以使所述导电层与所述第二本体部分反应并且将所述第二本体部分硅化。
15.如权利要求12所述的方法，其中，形成所述本体结构的步骤包括以下步骤：
通过刻蚀半导体衬底来形成所述第一本体部分；
形成覆盖所述第一本体部分中的每个的两个侧壁的第一保护层；
通过使用所述第一保护层刻蚀所述半导体衬底来形成所述第二本体部分；
形成覆盖所述第二本体部分中的每个的两个侧壁的第二保护层；
通过使用所述第二保护层刻蚀所述半导体衬底来形成所述第三本体部分；
形成覆盖所述第三本体部分中的每个的两个侧壁的第三保护层；以及
通过去除所述第二保护层使所述第二本体部分中的每个的两个侧壁暴露出来。
16.一种制造半导体器件的方法，包括以下步骤：
通过刻蚀含硅物质来形成多个硅本体；
形成具有开口部的保护层以开放所述硅本体中的每个的两个侧壁；
形成含金属层以经由所述开口部与每个所述硅本体的暴露出的区域接触；以及
通过使所述含金属层与所述暴露出的区域反应来形成掩埋导体以将所述暴露出的区域硅化。
17.如权利要求16所述的方法，其中，所述方法还包括以下步骤：
在形成所述掩埋导体之后，在所述多个硅本体之间形成电介质层以在相邻的掩埋导体之间限定出空气间隙。
18.一种制造半导体器件的方法，包括以下步骤：
通过刻蚀半导体衬底来形成本体；
形成具有开口部的保护层以使所述本体中的每个的两个侧壁暴露出来；
通过将所述本体经由所述开口部所暴露出的部分硅化，来在所述本体中形成掩埋位线；
通过在所述掩埋位线之上刻蚀所述本体来形成多个柱体；
在所述柱体的侧壁上形成字线；以及
形成与所述柱体的上部连接的电容器。
19.一种制造半导体器件的方法，包括以下步骤：
形成本体结构和保护层，所述本体结构具有包括第一本体部分、位于所述第一本体部分之下的第二本体部分以及位于所述第二本体部分之下的第三本体部分的本体，所述保护层具有开口部以使所述第二本体部分中的每个的两个侧壁暴露出来；
通过将经由所述开口部暴露出的所述第二本体部分硅化来形成掩埋位线；
通过在所述掩埋位线之上刻蚀所述第一本体部分来形成多个柱体；
在所述柱体的侧壁上形成字线；以及
形成与所述柱体的上部连接的电容器。
20.一种半导体器件，包括：
多个本体，所述多个本体形成在半导体衬底上以被多个沟槽彼此分开；
多个位线，所述多个位线包括掩埋在所述本体中的金属硅化物；以及
电介质层，所述电介质层填充在所述沟槽中以在相邻的位线之间提供空气间隙。
21.如权利要求20所述的半导体器件，还包括：
多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在所述本体上的多个柱体；
多个字线，所述多个字线被形成在所述柱体的侧壁上并且沿垂直于所述位线的方向延伸；以及
多个电容器，所述多个电容器与所述柱体的上部连接。
22.如权利要求21所述的半导体器件，其中，所述柱体包括与所述位线连接的第一源极/漏极区域以及与所述电容器连接的第二源极/漏极区域。
23.如权利要求20所述的半导体器件，其中，所述电介质层包括氧化物层。
24.如权利要求20所述的半导体器件，其中，所述本体包括硅，并且所述金属硅化物包括近贵金属或难熔金属的硅化物。
25.如权利要求20所述的半导体器件，其中，所述电介质层包括第一电介质层和第二电介质层，所述第二电介质层在所述第一电介质层之上间隙填充所述沟槽，并且所述空气间隙被限定在所述第一电介质层与所述第二电介质层之间。
26.如权利要求25所述的半导体器件，其中，所述第一电介质层和所述第二电介质层包括氧化物层。
27.如权利要求20所述的半导体器件，其中，所述多个柱体具有矩阵结构的阵列布局。
28.一种存储器单元，包括：
多个线型硅本体，所述多个线型硅本体被形成为彼此被多个沟槽分开；
多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在所述线型硅本体上的多个硅柱体；
多个位线，所述多个位线包括与所述硅柱体的下部连接并且掩埋在所述线型硅本体中的金属硅化物，；
电介质层，所述电介质层填充在所述沟槽中以在相邻的位线之间提供空气间隙；
多个字线，所述多个字线被形成在所述硅柱体的侧壁上以沿垂直于所述位线的方向延伸；以及
多个电容器，所述多个电容器与所述硅柱体的上部连接。
29.一种存储器单元，包括：
多个本体，所述多个本体被形成为彼此被多个沟槽分开；
多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在所述本体上的多个柱体；
多个位线，所述多个位线包括与所述柱体的下部连接并且掩埋在所述本体中的金属硅化物；
多个字线，所述多个字线被形成在所述柱体的侧壁上以沿垂直于所述位线的方向延伸；以及
多个电容器，所述多个电容器与所述柱体的上部连接。
30.一种半导体器件，包括：
多个本体，所述多个本体被形成为彼此被多个沟槽分开；
多个垂直沟道晶体管，所述多个垂直沟道晶体管包括垂直形成在所述本体上的多个柱体；以及
多个位线，所述多个位线包括与所述柱体的下部连接并且掩埋在所述本体中的金属硅化物。
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