CN102104005A - 制造垂直沟道晶体管的方法 - Google Patents

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Abstract

本发明公开了一种制造垂直沟道晶体管的方法。该方法包括：在衬底上形成线型有源图案从而在第一水平方向上延伸；在衬底上形成垂直沟道，该垂直沟道在与第一水平方向交叉的第二水平方向上使有源图案隔离，且该垂直沟道垂直地延伸；在衬底上形成在第一水平方向上延伸的掩埋位线；以及沿垂直沟道的至少一个侧表面形成在第二水平方向上延伸的字线。

Description

制造垂直沟道晶体管的方法
技术领域
本发明构思的实施例涉及一种制造晶体管的方法，例如涉及制造垂直沟道晶体管的方法。
背景技术
在半导体产业中，位线一般通过各种制造方法形成。制造方法之一是制造包括水平沟道的MOS场效应晶体管的方法。制造方法已经进展，从而提高半导体器件的集成而减小半导体器件的设计规则以及提高操作速度和产率。已经建议了包括垂直沟道的晶体管，其与包括已知的水平沟道的晶体管相比，提高了集成度、电阻和电流驱动能力。
发明内容
本发明构思提供了一种制造具有优良电特性的垂直沟道晶体管的方法。
在制造根据本发明构思的实施例的垂直沟道晶体管的方法中，沟道长度的可再现性能够保证。根据本发明构思的实施例，电流驱动能力通过充分使用垂直沟道而提高。根据本发明构思的实施例，操作速度通过降低掩埋位线的电阻而提高。
根据一个方面，本发明构思指向一种制造垂直沟道晶体管的方法。该方法包括：在衬底上形成具有线型从而在第一水平方向上延伸的有源图案；在衬底上形成垂直沟道，该垂直沟道在与第一水平方向交叉的第二水平方向上隔离有源图案，且该垂直沟道垂直地延伸；在衬底上形成在第一水平方向上延伸的掩埋位线；以及沿垂直沟道的至少一个侧表面形成在第二水平方向上延伸的字线。
在一些实施例中，形成有源图案可以包括：在衬底上形成在第一水平方向上延伸的第一沟槽；以及用第一绝缘层填充第一沟槽以形成在第一水平方向上延伸的有源条。
在一些实施例中，在形成垂直沟道之前，形成掩埋位线可以包括：通过在第一水平方向上切割第一绝缘层，形成与有源条的至少一个侧表面偏移的掩埋位线图案；在掩埋位线图案的内侧壁上形成衬层；通过去除有源条的不被衬层保护的一部分，形成掩埋位线中的镶嵌(damascene)掩埋的位线图案；以及形成掩埋位线，该掩埋位线在镶嵌掩埋位线图案中在第一水平方向上延伸并电连接到有源条的至少一个侧表面。
在一些实施例中，形成字线包括：通过在第二水平方向上切割第一绝缘层形成与有源条的至少一个侧表面偏移的字线图案以及通过在第二水平方向上隔离有源条来定义垂直沟道；在字线图案中形成与垂直沟道的至少一个侧表面接触的栅极绝缘层；以及在字线图案中形成面对垂直沟道的至少一个侧表面的字线，栅极绝缘层插设在其间。
在一些实施例中，在形成掩埋位线之后，形成垂直沟道可以包括：在衬底上形成在第二水平方向上延伸的第二沟槽；以及用第二绝缘层填充第二沟槽并在第二水平方向上隔离有源条以形成通过第一绝缘层和第二绝缘层隔离的垂直沟道。
在一些实施例中，在形成垂直沟道之后，形成字线可以包括：通过在第二水平方向上切割第一绝缘层和第二绝缘层，形成与垂直沟道的至少一个侧表面偏移的字线图案；在字线图案中形成与垂直沟道的至少一个侧表面接触的栅极绝缘层；以及在字线图案中形成面对垂直沟道的至少一个侧表面的字线，栅极绝缘层插设在其间。
在一些实施例中，在形成掩埋位线之前，形成垂直沟道可以包括：在衬底上形成在第二水平方向上延伸的第二沟槽；以及用第二绝缘层填充第二沟槽并在第二水平方向上隔离有源条以形成垂直沟道。
在一些实施例中，在形成垂直沟道之后，形成掩埋位线可以包括：通过在第一水平方向上切割第一绝缘层和第二绝缘层，形成与垂直沟道的至少一个侧表面偏移的掩埋位线图案；在掩埋位线图案的内侧壁上形成衬层；通过去除垂直沟道的没有被衬层保护的一部分，在掩埋位线图案中形成镶嵌掩埋位线图案；以及在镶嵌掩埋位线图案中形成金属化合物掩埋位线，该金属化合物掩埋位线在第一水平方向上延伸并电连接到垂直沟道的至少一个侧表面。
在一些实施例中，该方法还可以包括在垂直沟道中形成上结区域和下结区域，上结区域和下结区域通过字线彼此垂直地间隔开。
在一些实施例中，下结区域可以与掩埋位线同时形成。
附图说明
本发明构思的前述和其它的特征以及优点从对本发明构思的优选实施例的更具体描述将变得明显，如附图中所示，在不同的视图中，相似的附图标记指代相同的部件。附图不一定按比例，而是重点在于示出本发明构思的原理。在附图中，为了清晰，层和区域的厚度被夸大。
图1A是示出根据本发明构思的实施例的垂直沟道晶体管的透视图。
图1B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图1A的实施例的修改。
图2A、3A、4A、5A、6A、7A、8A和9A是示出制造根据本发明构思的实施例的垂直沟道晶体管的方法的平面图；图2B、3B、4B、5B、6B、7B、8B和9B是分别示出沿图2A、3A、4A、5A、6A、7A、8A和9A的线A-A’截取的截面图；图2C、3C、4C、5C、6C、7C、8C和9C是分别示出沿图2A、3A、4A、5A、6A、7A、8A和9A的线B-B’截取的截面图。
图8D是根据本发明构思的另一实施例的DRAM存储器器件沿图8A的线B-B’的截面图；图8E是示出根据本发明构思再一实施例的DRAM存储器器件沿图8A的线B-B’的截面图。
图10A是示出包括根据本发明构思的垂直沟道晶体管的DRAM存储器器件的平面图；图10B是沿图10A的线A-A’截取的截面图；图10C是沿图10A的线B-B’截取的截面图。
图11A和11C是示出根据本发明构思的实施例的用于形成掩埋位线的方法的平面图；图11B和11D是分别沿图11A和11C的线A-A’截取的截面图。
图12A、12C和12E是示出根据本发明构思的实施例的修改示例的用于形成掩埋位线的方法的平面图；图12B、12D和12F是分别沿图12A、12C和12E的线A-A’截取的截面图。
图13A、14A和15A是示出根据本发明构思的实施例的用于形成栅极绝缘层的方法的平面图；图13B、14B和15B是分别沿图13A、14A和15A的线A-A’截取的截面图；图13C、14C和15C是分别沿图13A、14A和15A的线B-B’截取的截面图。
图16A、17A、18A、19A、20A、21A、22A和23A是示出制造根据本发明构思的另一实施例的垂直沟道晶体管的方法的平面图；图16B、17B、18B、19B、20B、21B、22B和23B是分别沿图16A、17A、18A、19A、20A、21A、22A和23A的线A-A’截取的截面图；图16C、17C、18C、19C、20C、21C、22C和23C是分别沿图16A、17A、18A、19A、20A、21A、22A和23A的线B-B’截取的截面图。
图18D是根据本发明构思的另一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图；图18E和18F是示出根据本发明构思的再一实施例的DRAM存储器器件的平面图和截面图；图18G是示出根据本发明构思的再一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图；图18H是示出根据本发明构思的再一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图。
图24A、25A、26A、27A、28A和29A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图24B、25B、26B、27B、28B和29B是分别沿图24A、25A、26A、27A、28A和29A的线A-A’截取的截面图；图24C、25C、26C、27C、28C和29C是分别沿图24A、25A、26A、27A、28A和29A的线B-B’截取的截面图。
图30A是示出根据本发明构思的实施例的垂直沟道晶体管的透视图。
图30B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图30A的实施例的修改。
图31A、32A、33A、34A和35A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图31B、32B、33B、34B和35B是分别沿图31A、32A、33A、34A和35A的线A-A’截取的截面图；图31C、32C、33C、34C和35C是分别沿图31A、32A、33A、34A和35A的线B-B’截取的截面图。
图34D至图34F是示出根据本发明构思的再一实施例用于形成字线的方法的截面图。
图34G至图34J是示出根据本发明构思的实施例在制造具有两沟道结构的垂直沟道晶体管的方法中形成字线焊垫的方法的平面图。
图34K至图34P是示出根据本发明构思的实施例的修改示例的在制造具有两沟道结构的垂直沟道晶体管的方法中形成字线焊垫的方法的平面图。
图35A是示出根据本发明构思的实施例的形成栅极绝缘层的方法的平面图；图35B是沿图35A的线A-A’截取的截面图；图35C是沿图35A的线B-B’截取的截面图。
图36A和37A是根据本发明构思的实施例的修改示例的形成栅极绝缘层的方法的平面图；图36B和37B是分别沿图36A和37A的线A-A’截取的截面图；图36C和37C是分别沿图36A和37A的线B-B’截取的截面图。
图38A、39A、40A、41A、42A和43A是示出根据本发明构思的另一实施例制造垂直沟道晶体管的方法的平面图；图38B、39B、40B、41B、42B和43B是分别沿图38A、39A、40A、41A、42A和43A的线A-A’截取的截面图；图38C、39C、40C、41C、42C和43C是分别沿图38A、39A、40A、41A、42A和43A的线B-B’截取的截面图。
图44A、45A、46A、47A、48A和49A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图44B、45B、46B、47B、48B和49B是分别沿图44A、45A、46A、47A、48A和49A的线A-A’截取的截面图；图44C、45C、46C、47C、48C和49C是分别沿图44A、45A、46A、47A、48A和49A的线B-B’截取的截面图。
图50A是示出根据本发明构思的再一实施例的垂直沟道晶体管的透视图。
图50B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图50A的实施例的修改。
图51A、52A、53A、54A和55A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图51B、52B、53B、54B和55B是分别沿图51A、52A、53A、54A和55A的线A-A’截取的截面图；图51C、52C、53C、54C和55C是分别沿图51A、52A、53A、54A和55A的线B-B’截取的截面图。
图56A、57A、58A和59A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图56B、57B、58B和59B是分别沿图56A、57A、58A和59A的线A-A’截取的截面图；图56C、57C、58C和59C是分别沿图56A、57A、58A和59A的线B-B’截取的截面图。
图60A、61A、62A和63A是示出根据本发明构思的再一实施例的制造垂直沟道晶体管的方法的平面图；图60B、61B、62B和63B是分别沿图60A、61A、62A和63A的线A-A’截取的截面图；图60C、61C、62C和63C是分别沿图60A、61A、62A和63A的线B-B’截取的截面图。
图64A和64B是示出根据本发明构思的实施例的垂直沟道晶体管的应用示例的方框图。
具体实施方式
在下文，将参照附图描述制造根据本发明构思的实施例的垂直沟道晶体管的方法。
通过以下参照附图对优选实施例的详细描述和权利要求书，本发明构思的与已知技术对比获得的优点将是明显的。具体地，本发明构思的实施例将仅由权利要求书定义和要求。然而，本发明构思的该公开将参照以下的详细描述理解。在附图中，在整个说明书中，相似的附图标记指代相似的元件。
具有一沟道结构的垂直沟道晶体管的示例
图1A是示出根据本发明构思的实施例的垂直沟道晶体管的透视图。图1B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图1A的实施例的修改。
参照图1A，根据本发明构思的实施例的垂直沟道晶体管10可以包括从半导体衬底100在Z方向上突出的垂直沟道115、在X方向上延伸的字线190和在Y方向上延伸的位线160。位线160可以以掩埋的形式设置在比字线190低的位置。垂直沟道115可以包括被位线160划分的上部和下部。垂直沟道115的上部可以是在Z方向上突出的柱结构。垂直沟道115的下部可以是在Y方向上连接到垂直沟道115的上部的线并可以具有基本四边形的截面。栅极绝缘层180可以插设在字线190与垂直沟道115之间。栅极绝缘层180可以在X方向上延伸或者可以被垂直沟道115限制。在垂直沟道115中，下结区域172可以形成在对应于字线190的下部的位置处。此外，上结区域174可以形成在对应于字线190的上部的位置处。由绝缘层形成的绝缘柱145可以设置在垂直沟道115的侧表面上。
根据本发明构思，垂直沟道晶体管10可以是具有一沟道结构的垂直沟道晶体管，其中垂直沟道115的四个侧表面的面对字线190的一个侧表面用作沟道。假设两个相邻字线190之间的节距为2F并且两个相邻位线160之间的节距为2F，则一个单元的面积是4F2。
参照图1B，根据修改的示范性实施例的垂直沟道晶体管10a可以类似于图1A中的垂直沟道晶体管10。然而，不同于图1A中的垂直沟道晶体管，垂直沟道晶体管10a可以包括从半导体衬底100在Z方向上突出且具有基本四边形截面的垂直沟道115a。
制造具有一沟道结构的垂直沟道晶体管的方法的示例
图2A、3A、4A、5A、6A、7A、8A和9A是示出制造根据本发明构思的实施例的具有一沟道结构的垂直沟道晶体管的方法的平面图。图2B、3B、4B、5B、6B、7B、8B和9B是分别示出沿图2A、3A、4A、5A、6A、7A、8A和9A的线A-A’截取的截面图。图2C、3C、4C、5C、6C、7C、8C和9C是分别示出沿图2A、3A、4A、5A、6A、7A、8A和9A的线B-B’截取的截面图。
参照图2A至图2C，形成第一沟槽119以在B-B’线的方向(图1中的Y方向)上切割半导体衬底100并在Y方向上延伸。在Y切割中，可以进行干法蚀刻使得在Y方向上延伸的硬掩模130形成在半导体衬底100上，然后可以使用硬掩模130作为蚀刻掩模来进行蚀刻。在Y切割中，有源条110可以以在Y方向上延伸的壁或销的形状形成。半导体衬底100可以是单晶硅晶片或SOI晶片。有源条110可以由单晶硅形成。半导体衬底100可以用第一导电杂质诸如P型杂质掺杂。第一沟槽119可以用第一绝缘层120填充。第一绝缘层120可以是硅氮化物层(例如，SiN)、硅氧化物层(例如，SiO2)或其组合。例如，第一绝缘层120可以是硅氧化物层。
参照图3A至图3C，形成第二沟槽121以在A-A’线的方向(图1中的X方向)上切割半导体衬底100且在X方向上延伸。在X切割中，壁形条110可以实现为垂直上升(图1中的Z方向)的垂直沟道115。第二沟槽121可以用第二绝缘层122填充。第二绝缘层122可以包含与第一绝缘层120相同的材料。例如，第二绝缘层122可以是硅氧化物层。第一绝缘层120和第二绝缘层122可以形成将垂直沟道115彼此隔离的器件隔离层125。第二沟槽121可以基本上比第一沟槽119浅。
参照图4A至图4C，掩埋的位线图案140(在下文，称为BBL图案)形成在半导体衬底100中以在Y方向上延伸。BBL图案140可以在Y方向上切割器件隔离层125并可以与垂直沟道115的一个侧表面偏移。因而，当形成BBL图案140时，可以去除垂直沟道115的一个侧表面。BBL图案140的深度可以比第一沟槽119的深度浅。BBL图案140的深度可以与第二沟槽121的深度相同或几乎相近。通过将杂质注入到由BBL图案140暴露的垂直沟道115中，可以选择性地形成下结区域172。下结区域172可以用第二杂质诸如N型杂质掺杂。或者，下结区域172可以不在此步骤中形成，而是可以在随后的步骤(例如，在图6A至6C中形成掩埋位线的步骤)中形成。
参照图5A至图5C，镶嵌BBL图案142(在下文，称为D-BBL图案)形成在半导体衬底100中以在Y方向上延伸。D-BBL图案142可以形成在BBL图案140之下。例如，D-BBL图案142可以通过在BBL图案140的内侧壁上形成衬层150然后在Y方向上对垂直沟道115和器件隔离层125进行干法蚀刻而形成。D-BBL图案142可以通过蚀刻相对于器件隔离层125没有选择性的垂直沟道115而形成。D-BBL图案142可以比第二沟槽121深。衬层150可以通过沉积不同于器件隔离层125的绝缘材料并回蚀刻而形成。例如，器件隔离层125可以是硅氧化物层(例如，SiO2)，衬层150可以是硅氮化物层(例如，SiN)。衬层150可以在形成D-BBL图案142时保护垂直沟道115不受蚀刻损伤。
参照图6A至图6C，掩埋位线160形成在D-BBL图案142中。例如，掩埋位线160可以通过硅化由D-BBL图案142暴露的垂直沟道115而由导电材料例如金属化合物(例如，CoSix)形成。作为另一示例，硅化的掩埋位线160可以通过将掺有杂质的硅层沉积在D-BBL图案142中并使所沉积的硅层经受硅化反应而形成。在硅化反应中，掺入硅层的杂质可以移动到垂直沟道115以形成下结区域172。作为另一示例，下结区域172通过离子注入杂质到由D-BBL图案142暴露的垂直沟道115而形成，然后掩埋位线160可以通过沉积包括金属化合物(例如，TiN)的导电层并回蚀刻而形成在D-BBL图案142中。作为另一示例，当下结区域172在图4A至图4C的步骤中形成为具有低浓度时，下结区域172可以在此步骤中通过高浓度掺杂而以LDD结构实现。根据本发明构思的实施例，由于掩埋位线160含有金属，所以与由多晶硅形成的掩埋位线相比，掩埋位线160能够降低电阻，。
参照图7A至图7C，绝缘柱145通过用绝缘材料填充BBL图案140而以在Y方向上延伸的壁或销的形式形成。例如，绝缘柱145可以由硅氮化物层(例如，SiN)形成。随后，字线图案144(在下文，称为WL图案)形成在半导体衬底100中以在X方向上延伸。WL图案144可以在X方向上切割器件隔离层125并可以与垂直沟道115的另一侧表面偏移。因而，当形成BBL图案140时，可以去除部分垂直沟道115。此外，当形成WL图案144时，垂直沟道115的一部分可以被进一步去除。WL图案144的高度可以与第二沟槽121的高度相同或比第二沟槽121的高度低。绝缘柱145可以以岛的形状被WL图案144隔离。在包括图7A的以下附图中，为了简单起见，没有示出衬层150。
参照图8A至图8C，栅极绝缘层180和字线190形成在半导体衬底100中以在X方向上延伸。栅极绝缘层180可以通过沉积硅氧化物层(例如，SiO2)而形成在WL图案144中。栅极绝缘层180可以限制性地形成在垂直沟道115的侧壁上。
图8D是根据本发明构思的另一实施例的DRAM存储器器件沿图8A的线B-B’的截面图，图8E是示出根据本发明构思再一实施例的DRAM存储器器件沿图8A的线B-B’的截面图。
作为另一示例，如图8D所示，栅极绝缘层180可以形成在垂直沟道115的侧壁上以及WL图案144的底表面上。或者，如图8E所示，栅极绝缘层180可以形成在WL图案144的整个内侧壁上。字线190可以通过沉积多晶硅层或包括金属化合物(例如TiN)的导电层并回蚀刻而形成在WL图案144中。字线190可以比WL图案144的上表面低。根据本发明构思的实施例，字线190的宽度(垂直长度)可以形成为具有期望的尺寸，从而实现沟道长度的可再现性。
参照图9A至图9C，WL图案144用第三绝缘层124填充。第三绝缘层124可以是硅氧化物层、硅氮化物层或其组合。垂直沟道115通过用回蚀刻、CMP等去除硬掩模130而暴露。上结区域174通过将杂质注入到垂直沟道115中而形成。在本发明构思的实施例中，由于仅垂直沟道115被暴露，所以杂质可以以自对准的方式注入。上结区域174可以通过低浓度掺杂和高浓度掺杂由LDD结构形成。
根据上述系列的步骤，有源条110通过Y切割形成，垂直沟道115通过在X切割中隔离有源条110而在Z方向上形成，掩埋位线160形成在Y方向上，字线190形成在X方向上。这样，可以形成具有一沟道结构的垂直沟道晶体管10，如图1A所示。
垂直沟道晶体管10可以使用在存储器器件的单元区域或周边区域中。垂直沟道晶体管10可以广泛地使用在存储器器件或逻辑器件中。例如，垂直沟道晶体管10可以用作DRAM器件，如以下所述。
图10A是示出包括根据本发明构思的实施例的垂直沟道晶体管的DRAM存储器器件的平面图。图10B是沿图10A的线A-A’截取的截面图。图10C是沿图10A的线B-B’截取的截面图。
参照图10A至图10C，DRAM器件1可以包括垂直沟道晶体管10和电容器90。在垂直沟道晶体管10中，存储器单元可以定义在字线190和掩埋位线160交叉处。电容器90可以具有圆柱形结构，其中电介质层94夹设在下电极92与上电极96之间。下电极92可以经由接触80电连接到垂直沟道115的上结区域174。
作为另一示例，垂直沟道晶体管10可以通过用能够俘获载流子的ONO层代替栅极绝缘层180而用作非易失性存储器器件。作为再一示例，垂直沟道晶体管10可以通过在字线190与掩埋位线160之间形成相变材料层而用作相变存储器器件(PRAM)。
用于形成掩埋位线的修改方法
图11A和11C是示出根据本发明构思的实施例的修改示例在制造具有一沟道结构的垂直沟道晶体管的方法中用于形成掩埋位线的方法的平面图。图11B和11D是分别沿图11A和图11C的线A-A’截取的截面图。
参照图11A和图11B，可以形成圆形D-BBL图案142a。例如，圆形D-BBL图案142a可以通过在BBL图案140的内侧壁中用硅氮化物层形成衬层150以及对没有被衬层150保护的垂直沟道115进行湿法蚀刻而形成。垂直沟道115可以通过相对于器件隔离层125不具有选择性的湿法蚀刻去除。作为另一示例，D-BBL图案142a可以形成为半圆形形状，如图18D所示。在该情形下，垂直沟道115可以通过相对于器件隔离层125具有选择性的蚀刻而去除，以形成半圆形D-BBL图案142a。
参照图11C和图11D，圆形的掩埋位线160a可以形成在D-BBL图案142a中。掩埋位线160a可以通过硅化被D-BBL图案142a暴露的垂直沟道115或者沉积包括金属化合物(例如TiN)的导电层并回蚀刻而形成。
用于形成掩埋位线的另一修改方法
图12A、12C和12E是示出根据本发明构思的实施例的修改示例的在制造具有一沟道结构的垂直沟道晶体管的方法中用于形成掩埋位线的方法的平面图。图12B、12D和12F是分别沿图12A、12C和12E的线A-A’截取的截面图。
参照图12A和图12B，BBL图案140b形成在半导体衬底100中从而在Y方向上延伸。BBL图案140b可以在Y方向上切割器件隔离层125并可以与垂直沟道115的两个侧表面偏移。因而，当形成BBL图案140b时，可以去除垂直沟道115的两个侧表面的一部分。
参照图12C和图12D，D-BBL图案142b形成在半导体衬底100中从而在Y方向上延伸。D-BBL图案142b可以通过在BBL图案140b的内表面中形成衬层150然后使垂直沟道115经受相对于器件隔离层125具有选择性的蚀刻而形成。根据修改示例，两个D-BBL图案142b可以形成在BBL图案140b之下从而通过器件隔离层125彼此间隔开。
参照图12E和图12F，掩埋位线160b形成在D-BBL图案142b中从而在Y方向上延伸。掩埋位线160b可以通过沉积并硅化多晶硅层、通过硅化垂直沟道115或者通过沉积包括金属化合物诸如TiN的导电层并回蚀刻而形成。在修改示例中，假设垂直沟道115的节距为2F，垂直沟道115的节距尺寸是1.2F，则垂直沟道115和掩埋位线160b的偏移尺寸为0.2F。
形成栅极绝缘层的修改方法
图13A、14A和15A是示出根据本发明构思的实施例的修改示例在制造具有一沟道结构的垂直沟道晶体管的方法中用于形成栅极绝缘层的方法的平面图。图13B、14B和15B是分别沿图13A、14A和15A的线A-A’截取的截面图。图13C、14C和15C是分别沿图13A、14A和15A的线B-B’截取的截面图。
参照图13A至图13C，WL图案144形成在半导体衬底100中从而在X方向上延伸。栅极绝缘层180a通过使垂直沟道115经受热氧化而形成在垂直沟道115的侧表面上。在此情形下，由于不进行绝缘层的沉积和回蚀刻，所以绝缘层122和垂直沟道115不会在WL图案144中被损坏。根据修改示例，栅极绝缘层180a可以不在X方向上延伸，不同于图8A中的情形，而是可以限制性地形成在垂直沟道115的一个侧表面上。
参照图14A至图14C，字线190形成在WL图案144中。字线190可以在X方向上延伸。字线190可以通过沉积金属层并回蚀刻而形成。
参照图15A至图15C，通过在WL图案144中形成第三绝缘层124然后通过CMP(化学机械抛光)或回蚀刻去除硬掩模130，可以实现具有一沟道结构的垂直沟道晶体管10。
制造具有一沟道结构的垂直沟道晶体管的方法的另一示例
图16A、17A、18A、19A、20A、21A、22A和23A是示出根据本发明构思的另一实施例制造具有一沟道结构的垂直沟道晶体管的方法的平面图。图16B、17B、18B、19B、20B、21B、22B和23B是分别沿图16A、17A、18A、19A、20A、21A、22A和23A的线A-A’截取的截面图。图16C、17C、18C、19C、20C、21C、22C和23C是分别沿图16A、17A、18A、19A、20A、21A、22A和23A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。
参照图16A至图16C，有源条110通过Y切割形成在Y方向上。在Y切割中，可以使用干法蚀刻使得在Y方向上延伸的硬掩模130形成在半导体衬底100上，然后使用硬掩模130作为蚀刻掩模来进行蚀刻。在Y切割中，形成有源条110，并同时形成第一沟槽119从而在Y方向上延伸并隔离有源条110。第一沟槽119用第一绝缘层120填充。第一绝缘层120可以是硅氧化物层。
参照图17A至图17C，BBL图案140形成为在Y方向上延伸。BBL图案140可以在Y方向上切割第一绝缘层120并可以与有源条110的一个侧表面偏移。因而，可以去除有源条110的与BBL图案140偏移的一个侧表面。
参照图18A至图18C，D-BBL图案142形成在BBL图案140之下。例如，D-BBL图案142可以通过沉积硅氮化物层而在BBL图案140的内侧壁上形成衬层150然后蚀刻没有被衬层150保护的有源条110而形成，该蚀刻没有关于BBL图案140中的第一绝缘层120的选择性。掩埋位线160形成在D-BBL图案142中。掩埋位线160可以电连接到有源条110的一个侧表面。
图18D是根据本发明构思的另一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图；图18E和18F是示出根据本发明构思的再一实施例的DRAM存储器器件的平面图和截面图；图18G是示出根据本发明构思的再一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图；图18H是示出根据本发明构思的再一实施例的DRAM存储器器件沿图18A的线B-B’截取的截面图。
作为另一示例，参照图18D，半圆形D-BBL图案142c可以通过对于第一绝缘层120具有选择性的蚀刻去除有源条110而形成。半圆形掩埋位线160c形成在D-BBL图案142c中。掩埋位线160c可以通过硅化被D-BBL图案142暴露的有源条110或者通过沉积包括金属化合物诸如TiN的导电层并进行回蚀刻而形成。
作为再一示例，参照图18E和18F，BBL图案140c可以在半导体衬底100中从而在Y方向上延伸。BBL图案140c可以在Y方向上切割第一绝缘层120并可以与有源条110的两侧偏移。因而，当形成BBL图案140c时，可以去除有源条110的两个侧表面。
参照图18G，D-BBL图案142c通过在BBL图案140c的内表面中形成衬层150，然后通过关于第一绝缘层120具有选择性的蚀刻去除有源条110而形成。掩埋位线160c形成在D-BBL图案142c中。掩埋位线160c可以通过沉积并硅化多晶硅层、硅化有源条110或者通过沉积包括金属化合物诸如TiN的导电层并进行回蚀刻而形成。根据修改示例，可以形成在BBL图案140c之下电连接到有源条110并由第一绝缘层120间隔开的两条掩埋位线160c。
作为再一示例，参照图18H，半圆形D-BBL图案142d可以通过使用关于第一绝缘层120具有选择性的蚀刻去除BBL图案140c中的有源条110而形成在第一绝缘层120的两侧上。掩埋位线160d可以通过硅化被D-BBL图案142d暴露的有源条110或者通过沉积包括金属化合物诸如TiN的导电层并进行回蚀刻而形成。
参照图19A至图19C，绝缘柱145由硅氮化物层形成在BBL图案140中。绝缘柱145可以以壁的形状形成。接着，第二沟槽121通过在X方向上切割半导体衬底100而形成在X方向上。在X切割中，有源条110被隔离以形成为垂直沟道115。绝缘柱145也被隔离以具有岛形。
参照图20A至图20C，第二沟槽121用第二绝缘层122填充。第一绝缘层120和第二绝缘层122形成器件隔离层125。第二绝缘层122的高度可以低于第一绝缘层120的高度。掩埋位线160可以设置在第二绝缘层122之下。
参照图21A至图21C，WL图案144形成在半导体衬底100中从而在X方向上延伸。WL图案144可以在X方向上切割器件隔离层125并可以与垂直柱115的一个侧表面偏移。因而，在WL图案144的形成中，垂直柱115的一个侧表面可以被去除。
参照图22A至图22C，在WL图案144中，栅极绝缘层180形成为与垂直沟道115的一个侧表面接触，字线190形成为填充WL图案144的一部分。栅极绝缘层180可以通过沉积硅氧化物层或者使垂直沟道115经受热氧化而形成。栅极绝缘层180可以形成为在X方向上延伸或者可以限制性地形成在垂直沟道115中，如图14A至图14C中一样。字线190可以通过沉积包括金属化合物诸如TiN的导电层并回蚀刻而形成。
参照图23A至图23C，第三绝缘层124形成在WL图案144中以覆盖字线190，硬掩模130通过回蚀刻或CMP去除。根据以上描述的一系列步骤，有源条110在Y切割中形成，掩埋位线160形成在Y方向上，垂直沟道115通过在X切割中隔离有源条110而形成在Z方向上，然后字线190形成在X方向上。这样，可以实现图1A中示出的具有一沟道结构的垂直沟道晶体管10。
制造具有一沟道结构的垂直沟道晶体管的再一示例
图24A、25A、26A、27A、28A和29A是示出根据本发明构思的再一实施例制造具有一沟道结构的垂直沟道晶体管的方法的平面图。图24B、25B、26B、27B、28B和29B是分别沿图24A、25A、26A、27A、28A和29A的线A-A’截取的截面图。图24C、25C、26C、27C、28C和29C是分别沿图24A、25A、26A、27A、28A和29A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。
参照图24A至图24C，由器件隔离层125隔离的垂直沟道115a通过同时进行X切割和Y切割而形成。例如，具有岛形的硬掩模130形成在半导体衬底100上。沟槽119利用硬掩模130作为蚀刻掩模通过干法蚀刻形成，然后器件隔离层125可以通过用诸如硅氧化物层的绝缘层填充沟槽119而形成。
参照图25A至图25C，BBL图案140形成在半导体衬底100中从而在Y方向上延伸。BBL图案140可以在Y方向上切割器件隔离层125并可以与垂直沟道115a的一个侧表面偏移。
参照图26A至图26C，D-BBL图案142形成在BBL图案140之下。D-BBL图案142可以通过如下形成：在BBL图案140的内表面中形成衬层150，然后通过使用关于器件隔离层125具有选择性或没有选择性的蚀刻来去除被BBL图案140暴露的垂直沟道115a。掩埋位线160通过用金属填充D-BBL图案142而形成。根据本发明构思的实施例，掩埋位线160形成为在Y方向上延伸并电连接到垂直沟道115a的一个侧表面。掩埋位线160可以掩埋在器件隔离层125中。
参照图27A至图27C，WL图案144形成在半导体衬底100中从而在X方向上延伸并切割器件隔离层125。WL图案144可以与垂直沟道115a的一个侧表面偏移。
参照图28A至图28C，栅极绝缘层180和字线190通过沉积形成在WL图案144中。栅极绝缘层180和字线190可以在X方向上延伸。作为另一示例，栅极绝缘层180可以通过使被WL图案144暴露的垂直沟道115a经受热氧化而限制性地形成在垂直沟道115a的一个侧表面上。
参照图29A至图29C，绝缘层124形成在WL图案144中以覆盖字线190，然后硬掩模130可以通过回蚀刻或CMP去除。根据上述一系列步骤，垂直沟道115a可以通过同时进行X切割和Y切割而形成为在半导体衬底100上沿Z方向突出，然后依次形成在Y方向上的掩埋位线160以及在X方向上的字线190。这样，可以形成图1B中示出的具有一沟道结构的垂直沟道晶体管10a。
具有两沟道结构的垂直沟道晶体管
图30A是示出根据本发明构思的实施例的垂直沟道晶体管的透视图。图30B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图30A的实施例的修改。
参照图30A，垂直沟道晶体管20可以包括：垂直沟道215，在Z方向上从半导体衬底200突出；字线290，在X方向上延伸；以及位线260，在Y方向上延伸。位线260可以以掩埋的形式形成在比字线290低的位置处。在垂直沟道215中，对应于位线260的下部的部分可以是沿Z方向突出的具有基本四边形的截面的柱结构，该柱在沿Y方向的线上且与该线彼此相连。栅极绝缘层280可以插设在字线290与垂直沟道215之间。栅极绝缘层280可以在X方向上延伸，或者可以被垂直沟道215限制。在垂直沟道215中，下结区域272可以形成在对应于字线290的下部的位置处。此外，上结区域274可以形成在对应于字线290的上部的位置处。由绝缘层形成的绝缘柱245可以设置在垂直沟道215的侧表面上。
根据本发明构思的实施例，字线290设置在垂直沟道215的两个表面上。两条字线290彼此电连接。垂直沟道晶体管20可以是具有两沟道结构的垂直沟道晶体管，其中垂直沟道215的四个侧表面中面对字线290的两个侧表面用作沟道。因而，可以提高垂直沟道晶体管20的电流驱动能力。在根据本发明构思的实施例的垂直沟道晶体管20中，一个单元的面积可以为4F2。
参照图30B，根据本发明构思的修改示例的垂直沟道晶体管20a可以类似于图30A中的垂直沟道晶体管20。然而，不同于图20A中的垂直沟道晶体管，垂直沟道晶体管20a可以包括在Z方向上从半导体衬底200突出并具有基本四边形截面的垂直沟道215a。
制造具有两沟道结构的垂直沟道晶体管的方法的示例
图31A、32A、33A、34A和35A是示出根据本发明构思实施例的制造具有两沟道结构的垂直沟道晶体管的方法的平面图。图31B、32B、33B、34B和35B是分别沿图31A、32A、33A、34A和35A的线A-A’截取的截面图。图31C、32C、33C、34C和35C是分别沿图31A、32A、33A、34A和35A的线B-B’截取的截面图。图34G至34J是示出根据本发明构思实施例的在制造具有两沟道结构的垂直沟道晶体管的方法中形成字线焊垫的方法的平面图。图34K至图34P是示出根据本发明构思的实施例的修改示例的平面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图31A至图31C，有源条在Y切割中形成，如图2A至图2C中一样；有源条在X切割中隔离以形成垂直沟道215，如图3A至图3C中一样。第一沟槽219通过Y切割形成在Y方向上。第二沟槽221通过X切割形成在X方向上。第一沟槽219用第一绝缘层220填充，第二沟槽221用第二绝缘层222填充。第一绝缘层220和第二绝缘层222形成器件隔离层225。接着，BBL图案240形成为切割在Y方向上延伸的器件隔离层225并与垂直沟道215的一个侧表面偏移。为了简单的描述，以下省略重复的描述。
参照图32A至图32C，衬层250形成在BBL图案240的内侧表面中。D-BBL图案242通过如下形成：在用衬层250保护垂直沟道215时，用相对于器件隔离层225具有选择性或没有选择性的蚀刻去除被BBL图案240暴露的垂直沟道215。D-BBL图案242用金属填充以形成掩埋位线260。
参照图33A至图33C，BBL图案240用硅氮化物填充以形成绝缘柱245。接着，WL图案244形成为在X方向上切割器件隔离层225和垂直沟道215的部分并与垂直沟道215的两个侧表面偏移。绝缘柱245可以通过WL图案244从条的形状实现为岛的形状。第二绝缘层222可以被WL图案244的底表面暴露。
参照图34A至图34C，栅极绝缘层280形成在WL图案244中。栅极绝缘层280可以通过沉积形成在垂直沟道215的两个侧壁上。字线290通过沉积导电层并回蚀刻形成在垂直沟道213的两个侧壁上。因而，垂直沟道215的两个侧壁可以用作沟道。
字线290可以通过在半导体衬底200上沉积导电材料层并图案化导电材料层而形成。例如，如图34D所示，包括金属化合物诸如TiN的导电层290a可以被沉积使得整个WL图案244被掩埋，然后可以受到回蚀刻。作为另一示例，如图34E所示，导电层290a可以沿WL图案244的外表面沉积。参照图34F，字线290可以通过使导电层290a经受回蚀刻而以间隔物的形状形成在WL图案244中。在此情形下，第二绝缘层222可以在字线290之间凹陷。为了将垂直沟道215的两个侧壁用作单元沟道，形成在垂直沟道215的两个侧壁上的两条字线290彼此电连接，如以下参照图34G和图34J所述。
参照图34G，连接图案300形成为敞开半导体衬底200的边缘。连接图案300可以形成半导体衬底200的一个边缘或两个边缘。连接图案300可以形成为与WL图案244的边缘交叉。
参照图34H，字线290形成在WL图案244中。字线290还可以形成在连接图案300中。通过这种配置，形成在垂直沟道215的两个侧壁上的字线290可以连接到形成在连接图案300中的连接部分292。
参照图34I，字线焊垫295可以形成在连接部分292中。字线焊垫295可以形成在形成于垂直沟道215的两个侧壁上且彼此相连的两条字线290的一端中。作为另一示例，字线焊垫295可以形成在形成于彼此相连的两条字线290的两端上的连接部分292的每个中。作为另一示例，可以在形成字线焊垫295之后或者在没有形成字线焊垫295的状态下形成连接到连接部分292的接触。单元边缘310被去除以隔离字线290。
参照图34J，当形成单元边缘310时，可以实现形成在一个垂直沟道215的两个侧壁上且彼此相连的并连接到字线焊垫295的两条字线290。没有共享字线焊垫295的字线290之间的距离β可以小于字线290的垂直长度α的约两倍。字线焊垫295的水平长度γ可以几乎是字线290的垂直长度α的大约两倍。这些数值仅是示例，本发明不限于此。图34K至图34P示出字线焊垫295的形状的各种示例。
参照图35A至图3C，第三绝缘层224形成在WL图案244中，然后硬掩模230通过回蚀刻或CMP去除。根据上述一系列步骤，有源条形成为通过Y切割而在Y方向上延伸，垂直沟道215在X切割中形成为在Z方向上且垂直于有源条，掩埋位线260形成为在Y方向上延伸，字线290形成在垂直沟道215的两个侧壁上从而在X方向上延伸。这样，可以形成具有两沟道结构的垂直沟道晶体管20，如图30A所示。
形成栅极绝缘层的修改方法
图36A和37A是根据本发明构思的实施例的修改示例在制造具有两沟道结构的垂直沟道晶体管的方法中形成栅极绝缘层的方法的平面图。图36B和37B是分别沿图36A和37A的线A-A’截取的截面图。图36C和37C是分别沿图36A和37A的线B-B’截取的截面图。
参照图36A至图36C，WL图案244形成在半导体衬底200中从而在X方向上延伸。栅极绝缘层280a通过使垂直沟道215经受热氧化而形成在垂直沟道215的两个侧表面上。根据修改示例，栅极绝缘层280a可以不在X方向上延伸，不同于图34A中的情形，而是可以限制性地形成在垂直沟道215的两个侧表面上。
参照图37A至图37C，字线290形成在WL图案244中。字线290可以形成在垂直沟道215的两个侧表面上从而在X方向上延伸。通过在WL图案244中形成第三绝缘层224然后通过CMP或回蚀刻去除硬掩模230，可以实现具有两沟道结构的垂直沟道晶体管20。
制造具有两沟道结构的垂直沟道晶体管的方法的另一示例
图38A、39A、40A、41A、42A和43A是示出根据本发明构思的另一实施例制造具有两沟道结构的垂直沟道晶体管的方法的平面图。图38B、39B、40B、41B、42B和43B是分别沿图38A、39A、40A、41A、42A和43A的线A-A’截取的截面图。图38C、39C、40C、41C、42C和43C是分别沿图38A、39A、40A、41A、42A和43A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图38A至图38C，有源条210形成为通过第一绝缘层220被隔离并通过Y切割而在Y方向上延伸。BBL图案240形成为在Y方向上切割第一绝缘层220并与有源条210的一个侧表面偏移。
参照图39A至图39C，D-BBL图案242形成在BBL图案240之下。掩埋位线260通过用金属填充D-BBL图案242形成。掩埋位线260可以在Y方向上延伸从而电连接到有源条210的一个侧表面。
参照图40A至图40C，通过用硅氮化物填充BBL图案240，绝缘柱245形成为在Z方向上突出并在Y方向上延伸。接着，WL图案244形成为在X方向上与半导体衬底200交叉。有源条210通过WL图案244在X方向上隔离，从而实现为垂直沟道215。绝缘柱245通过WL图案244在X方向上隔离，从而实现为岛的形状。根据本发明构思的实施例，可以省略在X方向上切割半导体衬底200并使有源条210与绝缘柱245在X方向上隔离的第二绝缘层的形成。
参照图41A至图41C，栅极绝缘层280形成在WL图案244的内侧表面中。栅极绝缘层280可以通过使用CVD、ALD、PVD等沉积硅氧化物层而形成。根据本发明构思的实施例，栅极绝缘层280形成在垂直沟道215的两个侧壁上。作为另一示例，栅极绝缘层280可以通过热氧化形成。
参照图42A至图42C，字线290形成在WL图案244中。字线290可以通过沉积金属层和回蚀刻而以间隔物的形状形成在垂直沟道215的两个侧表面上。在回蚀刻中，字线290之间的栅极绝缘层280可以凹陷。根据本发明构思的实施例，栅极绝缘层280和字线290可以沿垂直沟道215的两个侧表面形成从而在X方向上延伸。栅极绝缘层280可以通过热氧化限制性地形成在垂直沟道215的两个侧表面上，如图36A至36C所示。
参照图43A至图43C，WL图案244用第三绝缘层224填充，然后硬掩模230通过回蚀刻、CMP等去除。根据上述一系列步骤，有源条210通过Y切割形成，掩埋位线260形成在Y方向上，有源条210通过X切割隔离，垂直沟道215形成在Z方向上，然后字线290在X方向上形成在垂直沟道215的两个侧表面上。这样，可以实现图30A中示出的具有两沟道结构的垂直沟道晶体管20。
制造具有两沟道结构的垂直沟道晶体管的方法的再一示例
图44A、45A、46A、47A、48A和49A是根据本发明构思的再一实施例制造具有两沟道结构的垂直沟道晶体管的方法的平面图。图44B、45B、46B、47B、48B和49B是分别沿图44A、45A、46A、47A、48A和49A的线A-A’截取的截面图。图44C、45C、46C、47C、48C和49C是分别沿图44A、45A、46A、47A、48A和49A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图44A至图44C，通过器件隔离层225隔离的垂直沟道215a通过同时进行X切割和Y切割而形成。例如，具有岛形的硬掩模230形成在半导体衬底200上。通过以干法蚀刻去除半导体衬底200上的硬掩模230，垂直沟道215a可以形成为在Z方向上突出的柱的形状。
参照图45A至图45C，BBL图案240形成为在Y方向上切割器件隔离层225并与垂直沟道215a的一个侧表面偏移。当形成BBL图案240时，可以去除垂直沟道215a的偏移的一个侧表面的部分。
参照图46A至图46C，D-BBL图案242形成在BBL图案240之下。D-BBL图案242可以通过相对于器件隔离层225具有选择性或没有选择性的蚀刻去除被BBL图案240暴露的垂直沟道215a而形成。在蚀刻中，衬层250保护垂直沟道215a。在D-BBL图案242中，掩埋位线260用例如金属或含金属的多晶硅形成。
参照图47A至图47C，绝缘柱245通过用硅氮化物层填充BBL图案240而形成。WL图案244形成为在X方向上切割器件隔离层225并与垂直沟道215a的两个侧表面偏移。当形成WL图案244时，可以去除垂直沟道215a的与WL图案244偏移的两个侧表面。绝缘柱245通过WL图案244而在X方向上切割，从而实现为岛的形状。
参照图48A至图48C，栅极绝缘层280和字线290形成在WL图案244的内侧表面上。栅极绝缘层280和字线290形成在垂直沟道215a的两个侧表面上。因此，垂直沟道215a的两个侧表面可以用作沟道。栅极绝缘层280可以通过沉积绝缘材料层或热氧化垂直沟道215a而形成。字线290可以通过沉积金属层形成。
参照图49A至图49C，WL图案244用绝缘层填充，然后去除硬掩模230。根据上述一系列步骤，在Z方向上突出的垂直沟道215a通过同时进行X切割和Y切割而形成在半导体衬底200上，掩埋位线260形成在Y方向上，然后字线290形成在垂直沟道215a的两个侧表面上从而在X方向上延伸。这样，可以实现具有图30B中示出的具有两沟道结构的垂直沟道晶体管20a。
具有三沟道结构的垂直沟道晶体管
图50A是示出根据本发明构思的再一实施例的垂直沟道晶体管的透视图。图50B是示出根据本发明构思的另一实施例的垂直沟道晶体管的透视图，其是图50A的实施例的修改。
参照图50A，垂直沟道晶体管30可以包括：垂直沟道315，在Z方向上从半导体衬底300突出；字线390，在X方向上延伸；以及位线360，在Y方向上延伸。位线360可以以掩埋的形式形成在比字线390低的位置。在垂直沟道315中，对应于位线360的下部的位置可以是在Z方向上突出的具有基本上四边形的截面的柱结构，该柱在沿Y方向的线上且与该线彼此相连。栅极绝缘层380可以插设在字线390与垂直沟道315之间。在垂直沟道315中，下结区域372可以形成在对应于字线390的下部的位置处。此外，上结区域374可以形成在对应于字线390的上部的位置处。由绝缘材料形成的绝缘柱345可以设置在垂直沟道315的侧表面上。
栅极绝缘层380可以具有在X方向上延伸的阶梯形。字线390可以具有在X方向上延伸的阶梯形。根据本发明构思的实施例，字线390与垂直沟道315的三个侧表面接触，而使栅极绝缘层380插设在其间。也就是，垂直沟道晶体管30具有三个沟道的结构，其中垂直沟道315的四个侧表面中的三个侧表面被用作沟道。通过此配置，可以提高垂直沟道晶体管30的电流驱动能力。在根据本发明构思的实施例的垂直沟道晶体管30中，一个单元的面积是4F2。
参照图50B，根据修改示例的垂直沟道晶体管30a可以几乎类似于图50A中的垂直沟道晶体管30。然而，与图50A中的垂直沟道晶体管不同，垂直沟道晶体管30a可以包括在Z方向上从半导体衬底300突出并具有基本四边形截面的垂直沟道315a。
制造具有三沟道结构的垂直沟道晶体管的方法的示例
图51A、52A、53A、54A和55A是示出根据本发明构思的再一实施例制造具有三沟道结构的垂直沟道晶体管的方法的平面图；图51B、52B、53B、54B和55B是分别沿图51A、52A、53A、54A和55A的线A-A’截取的截面图。图51C、52C、53C、54C和55C是分别沿图51A、52A、53A、54A和55A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图51A至图51C，有源条在Y切割中形成，且有源条在X切割中被隔离以形成垂直沟道315。垂直沟道315通过器件隔离层325电隔离。器件隔离层325包括第一绝缘层320和第二绝缘层322。BBL图案340形成为在X方向上延伸并与垂直沟道315的两个侧表面偏移。D-BBL图案342形成在BBL图案340之下。掩埋位线360形成在D-BBL图案342中。绝缘柱345形成在BBL图案340中。WL图案344形成为在X方向上切割器件隔离层325并与垂直沟道315的两个侧表面偏移。
参照图52A至图52C，在形成WL图案344之后，通过清洁步骤去除位于垂直沟道315与绝缘柱345之间的衬层350和第一绝缘层320。可替代地，垂直沟道315与绝缘柱345之间的衬层350和第一绝缘层320可以通过湿法蚀刻去除。这样，凹陷图案355可以形成在垂直沟道315与绝缘柱345之间。
参照图53A至图53C，栅极绝缘层380通过沉积或热氧化形成在WL图案344和凹陷图案355中。根据本发明构思的实施例，由于栅极绝缘层380也形成在凹陷图案355中，所以栅极绝缘层380可以具有与垂直沟道315的三个侧表面接触的阶梯形状。
参照图54A至图54C，字线390形成在WL图案344和凹陷图案355中从而与栅极绝缘层380接触。字线390可以通过沉积金属层形成。根据本发明构思的实施例，由于字线390形成在凹陷图案355中，字线390形成为与垂直沟道315的三个侧表面接触的阶梯形状，而使阶梯形状的栅极绝缘层380插设在其间。通过这种配置，垂直沟道315的三个侧表面用作沟道。
参照图55A至图55C，第三绝缘层324形成在WL图案344和凹陷图案355中，然后硬掩模330通过回蚀刻、CMP等去除。根据上述一系列步骤，有源条通过Y切割形成，垂直沟道315形成为通过在X切割中隔离有源条而在Z方向上突出，掩埋位线360形成为在Y方向上延伸并电连接到垂直沟道315的一个侧表面，字线390形成为在X方向上延伸并与垂直沟道315的三个侧表面接触。这样，可以形成具有三沟道结构的垂直沟道晶体管30，如图50A所示。
制造具有三沟道结构的垂直沟道晶体管的方法的另一示例
图56A、57A、58A和59A是示出根据本发明构思的另一实施例的制造垂直沟道晶体管的方法的平面图。图56B、57B、58B和59B是分别沿图56A、57A、58A和59A的线A-A’截取的截面图。图56C、57C、58C和59C是分别沿图56A、57A、58A和59A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图56A至图56C，有源条310形成为通过Y切割由第一绝缘层320隔离并在Y方向上延伸。BBL图案340形成为在Y方向上切割第一绝缘层320并与有源条310的一个侧表面偏移，D-BBL图案342形成在BBL图案340之下。通过用金属填充D-BBL图案342，掩埋位线360形成为电连接到有源条310的一个侧表面。通过用硅氮化物填充BBL图案340，绝缘柱345形成为在Z方向上突出并在Y方向上延伸。接着，WL图案344形成为在X方向上与半导体衬底300交叉。有源图案310通过WL图案344在X方向上隔离，并由此实现为垂直沟道315。绝缘柱345通过WL图案344在X方向上隔离，并由此实现为岛的形状。由于有源条310和绝缘柱345在X切割中切割并通过WL图案344隔离，所以可以省略第二绝缘层的形成。
参照图57A至图57C，通过在形成WL图案344之后的清洁步骤或湿法蚀刻，去除了在垂直沟道315与绝缘柱345之间的衬层350和第一绝缘层320。这样，凹陷图案355可以形成在垂直沟道315与绝缘柱345之间。
参照图58A至图58C，栅极绝缘层380通过沉积或热氧化形成在WL图案344和凹陷图案355的内侧表面上。栅极绝缘层380形成为与垂直沟道315的三个侧壁接触的阶梯的形状。接着，字线390形成在WL图案344和凹陷图案355中从而与栅极绝缘层380接触。字线390可以通过例如沉积形成为与垂直沟道315的具有阶梯形状的栅极绝缘层380的三个侧表面接触的阶梯形状。垂直沟道315的三个侧表面用作沟道。
参照图59A至图59C，第三绝缘层324形成在WL图案344和凹陷图案355中，硬掩模330通过回蚀刻、CMP等去除。根据上述一系列步骤，有源条310通过Y切割形成，掩埋位线360形成在Y方向上，垂直沟道315通过由X切割隔离有源条310而形成在Z方向上，然后字线390形成为与垂直沟道315的三个侧表面接触并在X方向上延伸的阶梯形状。这样，可以实现图50A中示出的具有三沟道结构的垂直沟道晶体管30。
制造具有三个沟道结构的垂直沟道晶体管的方法的再一示例
图60A、61A、62A和63A是示出根据本发明构思的再一实施例制造具有三沟道结构的垂直沟道晶体管的方法的平面图。图60B、61B、62B和63B是分别沿图60A、61A、62A和63A的线A-A’截取的截面图。图60C、61C、62C和63C是分别沿图60A、61A、62A和63A的线B-B’截取的截面图。为了简化该描述，将不再重复对以上详细描述的元件的描述。参照图60A至图60C，通过器件隔离层325隔离的垂直沟道315a通过同时进行X切割和Y切割而形成。BBL图案340形成为在Y方向上切割器件隔离层325并与垂直沟道315a的一个侧表面偏移，D-BBL图案342形成在BBL图案340之下。掩埋位线360形成在D-BBL图案342中。绝缘柱345形成在BBL图案340中。WL图案344形成为在X方向上切割器件隔离层325并与垂直沟道315的两个侧表面偏移。绝缘柱345通过WL图案344在X方向上切割，并由此实现为岛的形状。
参照图61A至图61C，通过在形成WL图案344之后的清洁步骤或湿法蚀刻，去除了在垂直沟道315a与绝缘柱345之间的衬层350和器件隔离层325。这样，凹陷图案355可以形成在垂直沟道315a与绝缘柱345之间。
参照图62A至图62C，栅极绝缘层380和字线390形成在WL图案344和凹陷图案355中。栅极绝缘层380和字线390每个形成为阶梯形状。
参照图63A至图63C，WL图案344和凹陷图案355用绝缘层324填充，硬掩模330被去除。根据上述一系列步骤，垂直沟道315a通过同时进行X切割和Y切割而形成在半导体衬底300上从而在Z方向上突出，掩埋位线360形成在Y方向上，字线390形成在垂直沟道315a的三个侧表面上并形成为在X方向上延伸的阶梯形状。这样，可以实现图50B中示出的具有三沟道结构的垂直沟道晶体管30a。
应用示例
图64A和图64B是示出根据本发明构思的实施例的垂直沟道晶体管的应用示例的方框图。
图64A包含电子器件1300的方框图，电子器件1300包括根据本发明构思的实施例的垂直沟道晶体管。电子器件1300能够使用在诸如PDA的无线通讯设备、膝上型计算机、便携式计算机、网络写字板、无线电话、蜂窝电话、数字音乐播放器，或者能够在无线环境中发送和/或接收信息的任何设备。电子器件1300可以包括控制器1310、输入/输出器件1320(诸如键板、键盘或显示器)、存储器1330和经由总线1350连接的无线接口1340。控制器1310包括至少一个微处理器、数字信号处理器、微控制器或与其类似的任何处理单元。存储器1330可以用于存储被控制器1310执行的指令。存储器1330可以用于存储用户数据。存储器1330包括根据本发明构思的实施例的垂直沟道晶体管。电子器件1300可以使用无线接口1340传输数据到无线通讯网络，该无线通讯网络进行RF信号通讯或接收来自网络的数据。例如，无线接口1340可以包括无线收发器。电子器件1300可以使用在三代通讯系统例如CDMA、GSM、NADC、E-TDMA、WCDMA或CDMA2000的通讯接口协议中。
图64B包括存储器系统的方框图，该存储器系统包括根据本发明构思的实施例的半导体存储器器件。存储器系统1400可以包括存储大量数据的存储器器件1410和存储器控制器1420。存储器控制器1420控制存储器器件1410以响应主机1430的读/写要求从存储器器件读取所存储的数据或写入数据。存储器控制器1420可以形成地址对应表，用于将由主机1430(诸如移动器件或计算机系统)提供的地址对应为物理地址。存储器器件1410可以包括根据本发明构思的实施例的垂直沟道晶体管。
根据本发明构思的实施例，实现了降低掩埋位线的电阻和实现沟道长度的可再现性的优点。此外，垂直沟道的各个侧表面可以用作沟道，从而提高了电流驱动能力。
已经参照附图在说明书中描述了优选实施例。可以做出实施例的各种修改、改变和替换，而不背离本发明构思。权利要求书应当被解释为覆盖其它的实施例。
本申请要求于2009年12月16日提交到韩国知识产权局的韩国专利申请10-2009-0125624的优先权，其全部内容通过引用整体结合于此。

Claims (10)

1.一种制造垂直沟道晶体管的方法，包括：
在衬底上形成具有线型的有源图案，从而在第一水平方向上延伸；
形成垂直沟道，该垂直沟道在与所述第一水平方向交叉的第二水平方向上隔离所述有源图案并且在所述衬底上垂直地延伸；
在所述衬底上形成在所述第一水平方向上延伸的掩埋位线；以及
沿所述垂直沟道的至少一个侧表面形成在所述第二水平方向上延伸的字线。
2.如权利要求1所述的方法，其中形成所述有源图案包括：
在所述衬底上形成在所述第一水平方向上延伸的第一沟槽；以及
用第一绝缘层填充所述第一沟槽以形成在所述第一水平方向上延伸的有源条。
3.如权利要求2所述的方法，其中形成所述掩埋位线包括：在形成所述垂直沟道之前，
通过在所述第一水平方向上切割所述第一绝缘层，形成与所述有源条的至少一个侧表面偏移的掩埋位线图案；
在所述掩埋位线图案的内侧壁上形成衬层；
通过去除所述有源条的不被所述衬层保护的一部分，在所述掩埋位线中形成镶嵌掩埋位线图案；以及
形成金属化合物掩埋位线，所述金属化合物掩埋位线在镶嵌掩埋位线图案中在所述第一水平方向上延伸并电连接到所述有源条的至少一个侧表面。
4.如权利要求3所述的方法，其中形成所述字线包括：
通过在所述第二水平方向上切割所述第一绝缘层来形成与所述有源条的至少一个侧表面偏移的字线图案，以及通过在所述第二水平方向上隔离所述有源条来定义所述垂直沟道；
在所述字线图案中形成与所述垂直沟道的至少一个侧表面接触的栅极绝缘层；以及
在所述字线图案中形成面对所述垂直沟道的至少一个侧表面的所述字线，所述栅极绝缘层插设在所述字线与所述侧表面之间。
5.如权利要求3所述的方法，其中形成所述垂直沟道包括：在形成所述掩埋位线之后，
在所述衬底上形成在所述第二水平方向上延伸的第二沟槽；以及
用第二绝缘层填充所述第二沟槽并在所述第二水平方向上隔离所述有源条以形成通过所述第一绝缘层和所述第二绝缘层隔离的所述垂直沟道。
6.如权利要求5所述的方法，其中形成所述字线包括：在形成所述垂直沟道之后，
通过在所述第二水平方向上切割所述第一绝缘层和所述第二绝缘层，形成与所述垂直沟道的至少一个侧表面偏移的字线图案；
在所述字线图案中形成与所述垂直沟道的至少一个侧表面接触的栅极绝缘层；以及
在所述字线图案中形成面对所述垂直沟道的至少一个侧表面的所述字线，所述栅极绝缘层插设在所述字线与所述侧表面之间。
7.如权利要求2所述的方法，其中形成所述垂直沟道包括：在形成所述掩埋位线之前，
在所述衬底上形成在所述第二水平方向上延伸的第二沟槽；以及
用第二绝缘层填充所述第二沟槽并在所述第二水平方向上隔离所述有源条以形成所述垂直沟道。
8.如权利要求7所述的方法，其中形成所述掩埋位线包括：在形成所述垂直沟道之后，
通过在所述第一水平方向上切割所述第一绝缘层和所述第二绝缘层，形成与所述垂直沟道的至少一个侧表面偏移的掩埋位线图案；
在所述掩埋位线图案的内侧壁上形成衬层；
通过去除所述垂直沟道的没有被所述衬层保护的一部分，在所述掩埋位线图案中形成镶嵌掩埋位线图案；以及
在所述镶嵌掩埋位线图案中形成金属化合物掩埋位线，该金属化合物掩埋位线在所述第一水平方向上延伸并电连接到所述垂直沟道的至少一个侧表面。
9.如权利要求1所述的方法，还包括在所述垂直沟道中形成上结区域和下结区域，所述上结区域和所述下结区域通过所述字线彼此垂直地间隔开。
10.如权利要求9所述的方法，其中所述下结区域与所述掩埋位线同时形成。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165539A (zh) * 2011-12-09 2013-06-19 爱思开海力士有限公司 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法
CN103515307A (zh) * 2012-06-29 2014-01-15 爱思开海力士有限公司 具有掩埋位线的半导体器件及其制造方法
CN103545217A (zh) * 2012-07-17 2014-01-29 爱思开海力士有限公司 制造半导体器件的方法
CN103594475A (zh) * 2013-11-18 2014-02-19 唐棕 半导体器件及其制造方法
CN108269758A (zh) * 2016-12-29 2018-07-10 联华电子股份有限公司 半导体元件的制作方法
CN114446890A (zh) * 2020-11-06 2022-05-06 长鑫存储技术有限公司 存储器的制造方法及存储器
WO2023019757A1 (zh) * 2021-08-19 2023-02-23 长鑫存储技术有限公司 半导体器件及其制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101186033B1 (ko) 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
KR101669261B1 (ko) * 2010-06-14 2016-10-25 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
JP2012109353A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
KR101172272B1 (ko) * 2010-12-30 2012-08-09 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 제조 방법
KR101827549B1 (ko) * 2011-01-03 2018-03-23 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US8786014B2 (en) * 2011-01-18 2014-07-22 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
KR20130106159A (ko) * 2012-03-19 2013-09-27 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 제조 방법
KR101902486B1 (ko) 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
US9570447B2 (en) * 2013-01-23 2017-02-14 Longitude Semiconductor S.A.R.L. Semiconductor device and production method therefor
KR20140145777A (ko) * 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US10043810B1 (en) 2017-08-18 2018-08-07 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US20040245569A1 (en) * 2002-12-31 2004-12-09 Bernhard Kowalski Device architecture and process for improved vertical memory arrays
US20060160323A1 (en) * 2005-01-14 2006-07-20 Wells David H Memory array buried digit line
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618875B1 (ko) 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US7910986B2 (en) 2007-05-31 2011-03-22 Elpida Memory, Inc. Semiconductor memory device and data processing system
KR100910228B1 (ko) 2007-09-10 2009-07-31 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US20040245569A1 (en) * 2002-12-31 2004-12-09 Bernhard Kowalski Device architecture and process for improved vertical memory arrays
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
US20060160323A1 (en) * 2005-01-14 2006-07-20 Wells David H Memory array buried digit line
CN1983601A (zh) * 2005-09-02 2007-06-20 三星电子株式会社 双栅极动态随机存取存储器及其制造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165539A (zh) * 2011-12-09 2013-06-19 爱思开海力士有限公司 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法
CN103165539B (zh) * 2011-12-09 2017-04-12 爱思开海力士有限公司 形成掩埋位线的方法、具有掩埋位线的半导体器件及其制造方法
US9837422B2 (en) 2011-12-09 2017-12-05 SK Hynix Inc. Method for forming buried bit line, semiconductor device having the same, and fabricating method thereof
CN103515307A (zh) * 2012-06-29 2014-01-15 爱思开海力士有限公司 具有掩埋位线的半导体器件及其制造方法
CN103515307B (zh) * 2012-06-29 2018-01-19 爱思开海力士有限公司 具有掩埋位线的半导体器件及其制造方法
CN103545217B (zh) * 2012-07-17 2017-12-19 爱思开海力士有限公司 制造半导体器件的方法
CN103545217A (zh) * 2012-07-17 2014-01-29 爱思开海力士有限公司 制造半导体器件的方法
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
CN103594475A (zh) * 2013-11-18 2014-02-19 唐棕 半导体器件及其制造方法
CN108269758A (zh) * 2016-12-29 2018-07-10 联华电子股份有限公司 半导体元件的制作方法
CN108269758B (zh) * 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
US10763260B2 (en) 2016-12-29 2020-09-01 United Microelectronics Corp. Semiconductor device and method of manufacturing a semiconductor device
CN114446890A (zh) * 2020-11-06 2022-05-06 长鑫存储技术有限公司 存储器的制造方法及存储器
WO2022095482A1 (zh) * 2020-11-06 2022-05-12 长鑫存储技术有限公司 存储器的制造方法及存储器
CN114446890B (zh) * 2020-11-06 2024-05-07 长鑫存储技术有限公司 存储器的制造方法及存储器
WO2023019757A1 (zh) * 2021-08-19 2023-02-23 长鑫存储技术有限公司 半导体器件及其制造方法

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Publication number Publication date
KR20110068594A (ko) 2011-06-22
KR101577411B1 (ko) 2015-12-15
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