CN115346958A - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN115346958A
CN115346958A CN202211013638.XA CN202211013638A CN115346958A CN 115346958 A CN115346958 A CN 115346958A CN 202211013638 A CN202211013638 A CN 202211013638A CN 115346958 A CN115346958 A CN 115346958A
Authority
CN
China
Prior art keywords
sub
wiring layer
conductive plug
layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211013638.XA
Other languages
English (en)
Inventor
卢志远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202211013638.XA priority Critical patent/CN115346958A/zh
Publication of CN115346958A publication Critical patent/CN115346958A/zh
Priority to US18/155,066 priority patent/US20240071922A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，结构包括：基底，包括电容结构和外围器件结构；第一布线层包括第一子布线层和第二子布线层，第一导电插塞包括第一子导电插塞和第二子导电插塞，第一子布线层位于外围器件结构上方，第一子导电插塞一端与第一子布线层电连接，另一端与外围器件结构电连接，第二子布线层位于第一子布线层上方，第二子导电插塞一端与第二子布线层电连接，另一端与第一子布线层或外围器件结构电连接；第二布线层位于电容结构及第一布线层上方，第二导电插塞一端与第二布线层电连接，另一端与电容结构或第二子布线层电连接；其中，第一布线层的顶面低于电容结构的顶面，改善外围区内导电插塞短接的问题。

Description

半导体结构及其制作方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DynamicRandomAccess Memory，DRAM)单元的设计也必须符合高集成度及高密度的要求。
DRAM的阵列区由数目庞大的存储单元聚集形成，而每一存储单元由一个存储晶体管与一个电容串联组成；DRAM的外围区位于阵列区的周边，外围区内包含有其他晶体管元件以及接触结构等。通常位于阵列区内的电容有较大的高度，以具有较好的存储电荷效能，在形成介电层同时覆盖外围区和阵列区后，需要在外围区内形成导电插塞与阵列区的器件进行重布线电连接，因此需要形成较高的导电插塞穿过外围区内较厚的介电层，且高密度的集成器件使相应的导电插塞之间距离减小，以此经常会造成导电插塞短接的问题，导致外围区内的器件受损。
发明内容
本公开实施例提供一种半导体结构及其制作方法，改善外围区内导电插塞短接的问题。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，包括外围区和阵列区，阵列区具有电容结构，外围区具有外围器件结构，电容结构的顶部表面高于外围器件结构的顶部表面；第一布线层以及第一导电插塞，第一布线层至少包括第一子布线层和第二子布线层，第一导电插塞至少包括第一子导电插塞和第二子导电插塞，第一子布线层位于外围器件结构上方，第一子导电插塞位于第一子布线层与外围器件结构之间，第一子导电插塞一端与第一子布线层电连接，第一子导电插塞另一端与外围器件结构电连接，第二子布线层位于第一子布线层上方，第二子导电插塞位于第二子布线层与外围器件结构之间，第二子导电插塞一端与第二子布线层电连接，第二子导电插塞另一端与第一子布线层或外围器件结构电连接；第二布线层以及第二导电插塞，第二布线层位于电容结构以及第一布线层上方，第二导电插塞位于第二布线层与基底之间，第二导电插塞一端与第二布线层电连接，第二导电插塞另一端与电容结构或第二子布线层电连接；其中，第一布线层的顶部表面低于电容结构的顶部表面。
在一些实施例中，阵列区还包括存储晶体管和电容接触窗，电容接触窗位于电容结构下方，电容接触窗的一端与存储晶体管电连接，电容接触窗的另一端与电容结构电连接，第一子布线层的顶部高度与电容接触窗的顶部高度齐平。
在一些实施例中，第一子布线层的材料与电容接触窗的材料相同。
在一些实施例中，半导体结构还包括：第一绝缘层，第一绝缘层覆盖外围器件结构并填充外围区中外围器件结构之间的间隙，第一导电插塞位于第一绝缘层内。
在一些实施例中，第一绝缘层包括：第一介质层，覆盖外围器件结构并填充外围区中外围器件结构之间的间隙，第一子导电插塞位于第一介质层内；第二介质层，位于外围区的第一介质层顶面，第二子导电插塞位于第二介质层内，且部分第二子导电插塞还位于第一介质层内。
在一些实施例中，半导体结构还包括：第二绝缘层，第二绝缘层覆盖外围区中第一布线层表面，且覆盖并填充阵列区中电容结构之间的间隙，第二导电插塞位于第二绝缘层内。
在一些实施例中，第一子布线层的厚度和第二子布线层的厚度的范围均为
Figure BDA0003811611840000021
在一些实施例中，第一子导电插塞的高度范围为
Figure BDA0003811611840000022
第二子导电插塞的高度范围为
Figure BDA0003811611840000023
在一些实施例中，第二布线层的厚度范围为
Figure BDA0003811611840000024
第二导电插塞的高度范围为
Figure BDA0003811611840000025
在一些实施例中，第一导电插塞的材料与第一布线层的材料相同。
在一些实施例中，第一布线层还包括第三子布线层，第一导电插塞还包括第三子导电插塞，第三子布线层位于第一子布线层和第二布线层之间，一部分第三子导电插塞一端与第三子布线层电连接，另一端与外围器件结构或者第一子布线层电连接；另一部分第三子导电插塞一端与第三子布线层电连接，另一端与第二子布线层电连接。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，基底包括外围区和阵列区，外围区中包括外围器件结构；形成第一布线层以及第一导电插塞，第一布线层至少包括第一子布线层和第二子布线层，第一导电插塞至少包括第一子导电插塞和第二子导电插塞，第一子布线层位于外围器件结构上方，第一子导电插塞位于第一子布线层与外围器件结构之间，第一子导电插塞一端与第一子布线层电连接，第一子导电插塞另一端与外围器件结构电连接，第二子布线层位于第一子布线层上方，第二子导电插塞位于第二子布线层与外围器件结构之间，第二子导电插塞一端与第二子布线层电连接，第二子导电插塞另一端与第一子布线层或外围器件结构电连接；形成电容结构，电容结构位于阵列区，其中，第一布线层的顶部表面低于电容结构的顶部表面；形成第二布线层以及第二导电插塞，第二布线层位于电容结构以及第一布线层上方，第二导电插塞位于第二布线层与基底之间，第二导电插塞一端与第二布线层电连接，第二导电插塞另一端与电容结构或第二子布线层电连接。
在一些实施例中，形成第一布线层以及第一导电插塞的工艺步骤包括：形成第一介质层，第一介质层覆盖外围器件结构并填充外围区中外围器件结构之间的间隙；图形化第一介质层，以形成第一子导电孔；填充第一导电材料，以在第一子导电孔中形成第一子导电插塞以及在第一介质层顶面形成第一初始子布线层；图形化第一初始子布线层，以形成第一子布线层；在第一介质层上形成第二介质层，第二介质层覆盖第一子布线层的表面并填充第一子布线层之间的间隙；图形化第二介质层和第一介质层，以形成第二子导电孔；填充第二导电材料，以在第二子导电孔中形成第二子导电插塞以及在第二介质层顶面形成第二初始子布线层；图形化第二初始子布线层，以形成第二子布线层，剩余第一介质层和第二介质层共同构成第一绝缘层。
在一些实施例中，填充第一导电材料，以在第一子导电孔中形成第一子导电插塞以及在第一介质层顶面形成第一初始子布线层的同时，也在阵列区的存储晶体管上形成初始电容接触层；图形化第一初始子布线层，以形成第一子布线层的同时，也图形化初始电容接触层，以形成电容接触窗，电容接触窗的顶面与第一子布线层顶面齐平。
在一些实施例中，形成第二布线层以及第二导电插塞的工艺步骤包括：形成第二绝缘层，第二绝缘层覆盖外围区中第一布线层表面，且覆盖并填充阵列区中电容结构之间的间隙；图形化位于外围区和阵列区的第二绝缘层，以形成相连通的导电孔以及布线槽，导电孔露出第二子布线层表面，且暴露出电容结构表面；在导电孔内填充第三导电材料，以形成第二导电插塞；在布线槽内填充第四导电材料，以形成第二布线层。
本公开实施例提供的技术方案至少具有以下优点：通过第一布线层和第一导电插塞，可以将外围器件结构的电连接端口先进行重布线再与其他器件进行电连接，其中，第一布线层包括第一子布线层和第二子布线层，第一导电插塞包括第一子导电插塞和第二子导电插塞，第一子导电插塞一端与第一子布线层电连接，另一端与外围器件结构电连接，第二子导电插塞一端与第二子布线层电连接，另一端与电容结构或第一子布线层电连接，可以进一步的将第一布线层设置为多层，从而使与外围器件结构电连接的导电插塞的另一端连接至不同的布线层，以此第一子布线层和第二子布线层可以共同分担与外围器件结构电连接的导电插塞，降低了外围区中导电插塞的分布密度，避免导电插塞的密度较高造成短接，且降低第一子布线层和第二子布线层的布线密度，提高第一子布线层和第二子布线层的传输效率；进一步地，再通过第二布线层和第二导电插塞可以对阵列区和外围区的器件进行重布线电连接，第二导电插塞仅需要连接第二子布线层即可实现与外围器件结构电连接，减小了第二导电插塞的长度和数量，降低了第二导电插塞的制作工艺难度，同时第二布线层的布线密度相应的降低，进而提高第二布线层的工艺难度和传输效率；其中，第一布线层的顶部表面低于电容结构的顶部表面，可以在阵列区的电容结构制作之前，先在外围区形成第一布线层之后，再形成电容结构，从而避免阵列区的电容结构与外围区的外围器件结构之间产生过大的高度差对第一布线层和第一导电插塞的制作工艺造成影响。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构示意图；
图2至图7为本公开另一实施例提供的一种半导体结构的制作方法对应的各个步骤的结构示意图。
具体实施方式
由背景技术可知，外围区需要形成较高的导电插塞穿过较厚的介电层，且高密度的集成器件使相应的导电插塞之间距离减小，以此经常会造成导电插塞短接，导致外围区内的器件受损。
分析发现，在外围区制作导电插塞与阵列区的器件结构进行重布线电连接时，由于阵列区具有较高的电容结构，外围区与阵列区的之间高度差较大，相应的外围区中的导电插塞需要制作的高度较高，同时，半导体结构中器件的尺寸逐渐减小，相应的半导体结构器件之间的距离减小，则导电插塞之间的距离缩短。通常刻蚀形成导电插塞孔时，由于刻蚀深度增加相应的刻蚀难度增加，则导电插塞孔的直径从上到下逐渐减小，形成的导电插塞的直径从下到上逐渐增大，在导电插塞的高度较高且距离较近时，从下到上逐渐会导致导电插塞之间短接，从而造成外围器件结构的损坏。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，改善外围区内导电插塞短接的问题。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：
参考图1，半导体结构包括：基底100，基底100包括外围区101和阵列区102，阵列区102具有电容结构103，外围区101具有外围器件结构104，电容结构103的顶部表面高于外围器件结构104的顶部表面；第一布线层201以及第一导电插塞202，第一布线层201至少包括第一子布线层211和第二子布线层221，第一导电插塞202至少包括第一子导电插塞212和第二子导电插塞222，第一子布线层211位于外围器件结构104上方，第一子导电插塞212位于第一子布线层211与外围器件结构104之间，第一子导电插塞212一端与第一子布线层211电连接，第一子导电插塞212另一端与外围器件结构104电连接，第二子布线层221位于第一子布线层211上方，第二子导电插塞222位于第二子布线层221与外围器件结构104之间，第二子导电插塞222一端与第二子布线层221电连接，第二子导电插塞222另一端与第一子布线层211或外围器件结构104电连接；第二布线层301以及第二导电插塞302，第二布线层301位于电容结构103以及第一布线层201上方，第二导电插塞302位于第二布线层301与基底100之间，第二导电插塞302一端与第二布线层301电连接，第二导电插塞302另一端与电容结构103或第二子布线层221电连接；其中，第一布线层201的顶部表面低于电容结构103的顶部表面。
通过第一布线层201和第一导电插塞202，可以将外围器件结构104的电连接端口先进行重布线再与其他器件进行电连接，其中，第一布线层201包括第一子布线层211和第二子布线层221，第一导电插塞202包括第一子导电插塞212和第二子导电插塞222，第一子导电插塞212一端与第一子布线层211电连接，另一端与外围器件结构104电连接，第二子导电插塞222一端与第二子布线层221电连接，另一端与电容结构103或第一子布线层211电连接，可以进一步的将第一布线层201设置为多层，从而使与外围器件结构104电连接的导电插塞的另一端连接至不同的布线层，以此第一子布线层211和第二子布线层221可以共同分担与外围器件结构104电连接的导电插塞，降低了外围区101中导电插塞的分布密度，避免导电插塞的密度较高造成短接，且降低第一子布线层211和第二子布线层221的布线密度，提高第一子布线层211和第二子布线层221的传输效率；进一步地，再通过第二布线层301和第二导电插塞302可以对阵列区102和外围区101的器件进行重布线电连接，第二导电插塞302仅需要连接第二子布线层221即可实现与外围器件结构104电连接，减小了第二导电插塞302的长度和数量，降低了第二导电插塞302的制作工艺难度，同时第二布线层301的布线密度相应的降低，进而提高第二布线层301的工艺难度和传输效率；其中，第一布线层201的顶部表面低于电容结构103的顶部表面，可以在阵列区102的电容结构103制作之前，先在外围区101形成第一布线层201之后，再形成电容结构103，从而避免阵列区102的电容结构103与外围区101的外围器件结构104之间产生过大的高度差对第一布线层201和第一导电插塞202的制作工艺的造成影响。
对于基底100，基底100的材料可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以为硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
对于阵列区102，在一些实施例中，阵列区102还包括存储晶体管106和电容接触窗105，电容接触窗105位于电容结构103下方，电容接触窗105的一端与存储晶体管106电连接，电容接触窗105的另一端与电容结构103电连接，第一子布线层211的顶部高度与电容接触窗105的顶部高度齐平，且在本实施例中，第一子布线层211的材料可以与电容接触窗105的材料相同，并以相同的特征表示；在其他实施例中，第一子布线层211的材料可以与电容接触窗105的材料不同。第一子布线层211的顶部与电容接触窗105的顶部齐平，且第一子布线层211的材料与电容接触窗105的材料相同的情况下，可以在制作第一子布线层211的工艺过程中同时形成电容接触窗105，进而减少半导体结构的制作工艺步骤，提高半导结构的制作效率。
对于电容结构，电容结构可以包括：下电极层、电容介质层以及上电极层，下电极层位于电容接触窗的表面，电容介质层覆盖下电极层的表面，上电极层覆盖电容介质层的表面。
对于下电极层和上电极层，形成下电极层和上电极层的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。对于电容介质层，形成电容介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
对于电容接触窗，电容接触窗的材料包括铜、钛、氮化钛或钨等。
对于外围区101，外围区101具有控制阵列区102的外围器件结构104，外围器件结构104可以实现对阵列区102中的存储单元进行写入或者读取操作。
对于外围器件结构，外围器件结构包括外围晶体管结构，相应的第一子导电插塞和第二子导电插塞可以与外围晶体管的栅极、源极或者漏极进行电连接。
对于第一布线层和第二布线层，第一布线层和第二布线层的材料均包括铜、钛、氮化钛或钨等；相应的，第一子布线层和第二子布线层的材料均包括铜、钛、氮化钛或钨等。
对于第一导电插塞和第二导电插塞，第一导电插塞的材料和第二导电插塞的材料均包括钛、氮化钛或钨等；相应的，第一子导电插塞和第二子导电插塞的材料均包括钛、氮化钛或钨等。
需要说明的是，本实施例提供的附图中，第一布线层、第一导电插塞、第二布线层和第二导电插塞的布局仅为便于说明提供的示例，并不构成实际第一布线层、第一导电插塞、第二布线层和第二导电插塞的布局限定，第一布线层、第一导电插塞、第二布线层和第二导电插塞的布局和走线可以根据实际情况进行设计。
在本实施例中，第一导电插塞的材料与第一布线层的材料相同，并以相同的特征表示，即第一子布线层的材料与第一子导电插塞的材料相同，第二子布线层与第二子导电插塞的材料相同，第一子布线层的材料与第二子布线层的材料相同，则导电插塞与对应连接的布线层可以在同一步制作工艺过程中形成，从而减少半导体结构的制作工艺；在另一些实施例中，第一子布线层的材料与第一子导电插塞的材料不同，第二子布线层与第二子导电插塞的材料不同，第二布线层的材料与第二导电插塞的材料不同，例如，第一子布线层的材料、第二子布线层的材料和第二布线层的材料均为钨，第一子导电插塞的材料、第二子导电插塞的材料和第二导电插塞的材料均为铜，从而可以在形成导电插塞之后，可以在导电插塞的顶部形成钨金属层，然后再对钨金属层进行图形化以形成相应的布线层。
在一些实施例中，第一子布线层的厚度和第二子布线层的厚度的范围均为
Figure BDA0003811611840000071
可以理解的是，当第一子布线层和第二子布线层的厚度过大时，相应的布线层自身的电阻较大，不利于布线层的数据传输；当第一子布线层和第二子布线层的厚度过薄时，不利于不线层的电路传输，造成半导体结构的使用性能受到影响，因此，第一子布线层和第二子布线层的厚度需要根据实际情况进行调整，从而避免半导体结构的性能受到影响。
在一些实施例中，第一子导电插塞的高度范围为
Figure BDA0003811611840000072
第二子导电插塞的高度范围为
Figure BDA0003811611840000073
可以理解的是，第一子导电插塞用于第一子布线层与外围器件结构的电连接，由于外围器件结构中晶体管结构的栅极到第一子布线层的高度与晶体管结构的源极或者漏极到第一子布线层的高度不同，为避免第一子布线层与晶体管结构之间发生漏电，则第一子布线层到晶体管结构的最短距离对应的第一子导电插塞的高度需要大于
Figure BDA0003811611840000074
第二子导电插塞用于连接第一子布线层或者外围器件结构至第二子布线层，当第一子导电插塞的长度越长，对应的第一子布线层与外围器件结构的距离越大，由于第二子布线层位于第一子布线层上，当第二子导电插塞需要连接至外围器件结构时，相应的第二子导电插塞的高度增加，因此，第一子导电插塞的高度过高不利于第二子导电插塞的制作工艺，第一子导电插塞和第二子导电插塞均需要在一定范围内进行调整，以满足降低外围区导电插塞分布密度，同时不对半导体结构的制作工艺造成过度的负担，进而提高半导体结构的使用性能和稳定性。
在一些实施例中，第二布线层的厚度范围为
Figure BDA0003811611840000075
第二导电插塞的高度范围为
Figure BDA0003811611840000076
第二布线层用于外围区的器件结构和阵列区的器件结构进行重布线电连接，第二布线层的厚度越厚，相应的第二布线层内的电阻越大；第二布线层的厚度过薄，不利于第二布线层内的电路传输，因此第二布线层的厚度需要根据实际情况进行相应的调整。第二导电插塞用于第二子布线层或者电容结构电连接至第二布线层，由于阵列区的电容结构与外围区的外围器件结构之间高度差较大，因此第二导电插塞的高度范围较大，相应的需要根据需要选择适当高度的第二导电插塞。
参考图1，在一些实施例中，半导体结构还包括：第一绝缘层401，第一绝缘层401覆盖外围器件结构104并填充外围区101中外围器件结构104之间的间隙，第一导电插塞202位于第一绝缘层401内；且第一绝缘层401还覆盖阵列区102中存储晶体管106并填充阵列区102中存储晶体管106之间的间隙。第一绝缘层401可以隔绝相邻的外围器件结构104以及相邻的存储晶体管106，避免相邻的外围器件结构104之间导通或者相邻的存储晶体管106之间导通，从而避免半导体结构的损坏；同时，第一绝缘层401可以隔绝相邻的第一导电插塞202，避免相邻的第一导电插塞202之间相互导通使半导体结构的使用性能受到影响。
进一步地，第一绝缘层401包括：第一介质层411，覆盖外围器件结构104并填充外围区101中外围器件结构104之间的间隙，还覆盖阵列区102中存储晶体管106并填充阵列区102中存储晶体管106之间的间隙，第一子导电插塞212位于第一介质层411内；第二介质层412，位于外围区101的第一介质层411顶面，还位于阵列区102的第一介质层411顶面，第二子导电插塞222位于第二介质层412内，且部分第二子导电插塞222还位于第一介质层411内。第一介质层411覆盖外围器件结构104并填充外围区101中外围器件结构104之间的间隙，还覆盖阵列区102中存储晶体管106并填充阵列区102中存储晶体管106之间的间隙，可以在制作第一子导电插塞212和第一子布线层211的过程中，同时制作阵列区102的电容接触窗105，从而减少半导体结构的制作工艺，提高半导体结构的制作效率；第二介质层412位于第一介质层411的顶面，可以图形化第二介质层412以形成与第一子布线层211电连接的第二子导电插塞222，或者同时图形化第一介质层411和第二介质层412以形成与外围器件结构104电连接的第二子导电插塞222。
对于第一绝缘层401、第一介质层411和第二介质层412，第一绝缘层401、第一介质层411和第二介质层412的材料均包括氧化硅、氮化硅、氮氧化硅或氮碳化硅等。在本实施例中，第一介质层411的材料与第二介质层412的材料相同，并以相同的特征表示；在其他实施例中，第一介质层411的材料与第二介质层412的材料可以不同。
继续参考图1，在一些实施例中，半导体结构还包括：第二绝缘层402，第二绝缘层402覆盖外围区101中第一布线层201表面，且覆盖并填充阵列区102中电容结构103之间的间隙，第二导电插塞302位于第二绝缘层402内。第二绝缘层402覆盖第一布线层201的表面，且覆盖并填充电容结构103之间的间隙，有利于外围区101与阵列区102的第二导电插塞302同时制作，且第二绝缘层402可以隔绝相邻的第二导电插塞302，避免相邻的第二导电插塞302之间相互连通，提高半导体结构的稳定性。
对于第二绝缘层402，第二绝缘层402的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅等。在本实施例中，第二绝缘层402的材料与第一绝缘层401的材料相同，并以相同的特征表示，在其他实施例中，第二绝缘层的材料可以与第一绝缘层的材料不同。
在一些实施例中，第一布线层还包括第三子布线层，第一导电插塞还包括第三子导电插塞，第三子布线层位于第一子布线层和第二布线层之间，一部分第三子导电插塞一端与第三子布线层电连接，另一端与外围器件结构或者第一子布线层电连接；另一部分第三子导电插塞一端与第三子布线层电连接，另一端与第二子布线层电连接。通过设置第三子布线层和第三子导电插塞，可以进一步将外围区中不同的子导电插塞电连接至不同的子布线层，从而使不同子布线层的负载降低，相应的可以降低子导电插塞的分布密度，进而均衡不同子布线层的布线密度，提高第一布线层和第一导电插塞的传输效率。
基于上述实施例中的增加第三子布线层和第三子导电插塞的方法，在一些实施例中，第一布线层中还可以设置多层子布线层和子导电插塞，例如，子布线层的数量可以是4层、6层或者10层，进而使不同的子导电插塞分布电连接至不同的子布线层，减小单层子布线层的布线密度，以及相应的子导电插塞的分布密度，提高第一布线层和第一导电插塞的使用性能。
本公开实施例提供的半导体结构，通过第一布线层和第一导电插塞，可以将外围器件结构的电连接端口先进行重布线再与其他器件进行电连接，其中，第一布线层包括第一子布线层和第二子布线层，第一导电插塞包括第一子导电插塞和第二子导电插塞，第一子导电插塞一端与第一子布线层电连接，另一端与外围器件结构电连接，第二子导电插塞一端与第二子布线层电连接，另一端与电容结构或第一子布线层电连接，可以进一步的将第一布线层设置为多层，从而使与外围器件结构电连接的导电插塞的另一端连接至不同的布线层，以此第一子布线层和第二子布线层可以共同分担与外围器件结构电连接的导电插塞，降低了外围区中导电插塞的分布密度，避免导电插塞的密度较高造成短接，且降低第一子布线层和第二子布线层的布线密度，提高第一子布线层和第二子布线层的传输效率；进一步地，再通过第二布线层和第二导电插塞可以对阵列区和外围区的器件进行重布线电连接，第二导电插塞仅需要连接第二子布线层即可实现与外围器件结构电连接，减小了第二导电插塞的长度和数量，降低了第二导电插塞的制作工艺难度，同时第二布线层的布线密度相应的降低，进而提高第二布线层的工艺难度和传输效率；其中，第一布线层的顶部表面低于电容结构的顶部表面，可以在阵列区的电容结构制作之前，先在外围区形成第一布线层之后，再形成电容结构，从而避免阵列区的电容结构与外围区的外围器件结构之间产生过大的高度差对第一布线层和第一导电插塞的制作工艺造成影响。
本公开另一实施例提供一种半导体结构的制造方法，可用于形成上述半导体结构，以改善外围区导电插塞的分布密度。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
图2至图7为本公开另一实施例提供的一种半导结构的制作方法对应的各个步骤的结构示意图，以下将结合附图对本实施例提供的半导体结构的制作方法进行详细说明，具体如下：
参考图2，提供基底100，基底包括外围区101和阵列区102，外围区101中包括外围器件结构104，阵列区102中具有存储晶体管106。
参考图3，形成第一布线层201以及第一导电插塞202，第一布线层201至少包括第一子布线层211和第二子布线层221，第一导电插塞202至少包括第一子导电插塞212和第二子导电插塞222，第一子布线层211位于外围器件结构104上方，第一子导电插塞212位于第一子布线层211与外围器件结构104之间，第一子导电插塞212一端与第一子布线层211电连接，第一子导电插塞212另一端与外围器件结构104电连接，第二子布线层221位于第一子布线层211上方，第二子导电插塞222位于第二子布线层221与外围器件结构104之间，第二子导电插塞222一端与第二子布线层221电连接，第二子导电插塞222另一端与第一子布线层211或外围器件结构104电连接。
在一些实施例中，形成第一布线层201以及第一导电插塞202的工艺步骤包括：参考图4，形成第一介质层411，第一介质层411覆盖外围器件结构104并填充外围区101中外围器件结构104之间的间隙；图形化第一介质层411，以形成第一子导电孔；填充第一导电材料，以在第一子导电孔中形成第一子导电插塞212以及在第一介质层411顶面形成第一初始子布线层，同时，也在阵列区的存储晶体管106上形成初始电容接触层；图形化第一初始子布线层，以形成第一子布线层211，同时，也图形化初始电容接触层，以形成电容接触窗105，电容接触窗105的顶面与第一子布线层211顶面齐平；参考图5，在第一介质层411上形成第二介质层412，第二介质层412覆盖第一子布线层211的表面并填充第一子布线层211之间的间隙，且第二介质层412还填充电容接触窗105之间的间隙；图形化第二介质层412和第一介质层411，以形成第二子导电孔；填充第二导电材料，以在第二子导电孔中形成第二子导电插塞222以及在第二介质层412顶面形成第二初始子布线层321；返回参考图3，图形化第二初始子布线层321，以形成第二子布线层221，剩余第一介质层411和第二介质层412共同构成第一绝缘层401。
在另一些实施例中，形成第一布线层以及第一导电插塞的工艺步骤包括：形成第一介质层，第一介质层覆盖外围器件结构并填充外围区中外围器件结构之间的间隙；图形化第一介质层，以形成相连通的第一子导电孔和第一子布线槽；于第一子导电孔和第一子布线槽内填充第一导电材料，以形成第一子导电孔和第一子布线层；于第一介质层表面形成第二介质层，并图形化第二介质层和第一介质层，以形成相连通的第二子导电孔和第二子布线槽；于第二子导电孔和第二子布线槽内填充第二导电材料，以形成第二子导电插塞和第二子布线层。以此第一子导电孔和第一子布线层可以在同一工艺步骤中形成，第二子导电孔和第二子布线层可以在同一工艺步骤中中形成，以减少半导体结构的制作工艺，提高半导体结构的制作效率。
对于第一导电材料和第二导电材料，第一导电材料和第二导电材料均包括铜、钛、氮化钛或钨等。在本实施例中，第一导电材料与第二导电材料相同，即第一子导电插塞的材料与第二子导电插塞的材料相同，并以相同的特征表示；在其他实施例中，第一导电材料与第二导电材料可以不同，即第一子导电插塞的材料与第二子导电插塞的材料不同。
在本实施例中，第一子布线层与第一导电插塞的材料相同，第二子布线层与第二子导电插塞的材料相同，且第一子导电插塞的材料与第二子导电插塞的材料相同，并以相同的特征表示；在其他实施例中，第一子布线层与第一导电插塞的材料可以不同，第二子布线层与第二子导电插塞的材料可以不同，第一子导电插塞的材料与第二子导电插塞的材料可以不同。
参考图6，形成电容结构103，电容结构103位于阵列区102，其中，第一布线层201的顶部表面低于电容结构103的顶部表面。
参考图7，形成第二布线层301以及第二导电插塞302，第二布线层301位于电容结构103以及第一布线层201上方，第二导电插塞302位于第二布线层301与基底100之间，第二导电插塞302一端与第二布线层301电连接，第二导电插塞302另一端与电容结构103或第二子布线层221电连接。
在一些实施例中，形成第二布线层301以及第二导电插塞302的工艺步骤包括：形成第二绝缘层402，第二绝缘层402覆盖外围区101中第一布线层201表面，且覆盖并填充阵列区102中电容结构103之间的间隙；图形化位于外围区101和阵列区102的第二绝缘层402，以形成相连通的导电孔以及布线槽，导电孔露出第二子布线层221表面，且暴露出电容结构103表面；在导电孔内填充第三导电材料，以形成第二导电插塞302；在布线槽内填充第四导电材料，以形成第二布线层301。
对于第三导电材料和第四导电材料，第三导电材料和第四导电材料均包括铜、钛、氮化钛或钨等。在本实施例中，第三导电材料与第四导电材料相同，即第二导电插塞的材料与第二布线层的材料相同，并以相同的特征表示，以此第二导电插塞与第二布线层可以在同一工艺步骤中形成，提高半导体结构的制作效率；在其他实施例中，第三导电材料与第四导电材料可以不同，即第二导电插塞的材料与第二布线层的材料不同。
在另一些实施例中，形成第二布线层和第二导电插塞的步骤包括：形成第二绝缘层，第二绝缘层覆盖外围区中第一布线层表面，且覆盖并填充阵列区中电容结构之间的间隙；于第二绝缘层内形成多个导电孔，并于导电孔填充第三导电材料以形成第二导电插塞；形成初始布线层，初始布线层覆盖第二绝缘层的顶面；图形化初始第二布线层，以形成第二布线层。以此可以使第二布线层的材料与第二导电插塞的材料不同，例如，第二布线层的材料为钨，第二导电插塞的材料均为铜时，在形成第二导电插塞之后，直接在第二导电插塞的顶部形成钨金属层，然后再对钨金属层进行图形化以形成第二布线层。
本公开实施例提供的半导体结构制作方法，通过形成第一布线层201和第一导电插塞202，可以将外围器件结构104的电连接端口先进行重布线再与其他器件进行电连接，其中，第一布线层201包括第一子布线层211和第二子布线层221，第一导电插塞202包括第一子导电插塞212和第二子导电插塞222，第一子导电插塞212一端与第一子布线层211电连接，另一端与外围器件结构104电连接，第二子导电插塞222一端与第二子布线层221电连接，另一端与电容结构103或第一子布线层211电连接，可以进一步的将第一布线层201设置为多层，从而使与外围器件结构104电连接的导电插塞的另一端连接至不同的布线层，以此第一子布线层211和第二子布线层221可以共同分担与外围器件结构104电连接的导电插塞，降低了外围区101中导电插塞的分布密度，避免导电插塞的密度较高造成短接，且降低第一子布线层211和第二子布线层221的布线密度，提高第一子布线层211和第二子布线层221的传输效率；进一步地，再通过第二布线层301和第二导电插塞302可以对阵列区102和外围区101的器件进行重布线电连接，第二导电插塞302仅需要连接第二子布线层221即可实现与外围器件结构104电连接，减小了第二导电插塞302的长度和数量，降低了第二导电插塞302的制作工艺难度，同时第二布线层301的布线密度相应的降低，进而提高第二布线层301的工艺难度和传输效率；其中，第一布线层201的顶部表面低于电容结构103的顶部表面，可以在阵列区102的电容结构103制作之前，先在外围区101形成第一布线层201之后，再形成电容结构103，从而避免阵列区102的电容结构103与外围区101的外围器件结构104之间产生过大的高度差对第一布线层201和第一导电插塞202的制作工艺的造成影响。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：
基底，包括外围区和阵列区，所述阵列区具有电容结构，所述外围区具有外围器件结构，所述电容结构的顶部表面高于所述外围器件结构的顶部表面；
第一布线层以及第一导电插塞，所述第一布线层至少包括第一子布线层和第二子布线层，所述第一导电插塞至少包括第一子导电插塞和第二子导电插塞，所述第一子布线层位于所述外围器件结构上方，所述第一子导电插塞位于所述第一子布线层与所述外围器件结构之间，所述第一子导电插塞一端与所述第一子布线层电连接，所述第一子导电插塞另一端与所述外围器件结构电连接，所述第二子布线层位于所述第一子布线层上方，所述第二子导电插塞位于所述第二子布线层与所述外围器件结构之间，所述第二子导电插塞一端与所述第二子布线层电连接，所述第二子导电插塞另一端与所述第一子布线层或所述外围器件结构电连接；
第二布线层以及第二导电插塞，所述第二布线层位于所述电容结构以及所述第一布线层上方，所述第二导电插塞位于所述第二布线层与所述基底之间，所述第二导电插塞一端与所述第二布线层电连接，所述第二导电插塞另一端与所述电容结构或所述第二子布线层电连接；
其中，所述第一布线层的顶部表面低于所述电容结构的顶部表面。
2.如权利要求1所述的半导体结构，其特征在于，所述阵列区还包括存储晶体管和电容接触窗，所述电容接触窗位于所述电容结构下方，所述电容接触窗的一端与所述存储晶体管电连接，所述电容接触窗的另一端与所述电容结构电连接，所述第一子布线层的顶部高度与所述电容接触窗的顶部高度齐平。
3.如权利要求2所述的半导体结构，其特征在于，所述第一子布线层的材料与所述电容接触窗的材料相同。
4.如权利要求1所述的半导体结构，其特征在于，还包括：
第一绝缘层，所述第一绝缘层覆盖所述外围器件结构并填充所述外围区中所述外围器件结构之间的间隙，所述第一导电插塞位于所述第一绝缘层内。
5.如权利要求4所述的半导体结构，其特征在于，所述第一绝缘层包括：
第一介质层，覆盖所述外围器件结构并填充所述外围区中所述外围器件结构之间的间隙，所述第一子导电插塞位于所述第一介质层内；
第二介质层，位于所述外围区的所述第一介质层顶面，所述第二子导电插塞位于所述第二介质层内，且部分所述第二子导电插塞还位于所述第一介质层内。
6.如权利要求1所述的半导体结构，其特征在于，还包括：
第二绝缘层，所述第二绝缘层覆盖所述外围区中所述第一布线层表面，且覆盖并填充所述阵列区中所述电容结构之间的间隙，所述第二导电插塞位于所述第二绝缘层内。
7.如权利要求1所述的半导体结构，其特征在于，所述第一子布线层的厚度和所述第二子布线层的厚度的范围均为
Figure FDA0003811611830000021
8.如权利要求1所述的半导体结构，其特征在于，所述第一子导电插塞的高度范围为
Figure FDA0003811611830000022
Figure FDA0003811611830000023
所述第二子导电插塞的高度范围为
Figure FDA0003811611830000024
9.如权利要求1所述的半导体结构，其特征在于，所述第二布线层的厚度范围为
Figure FDA0003811611830000025
Figure FDA0003811611830000027
所述第二导电插塞的高度范围为
Figure FDA0003811611830000026
10.如权利要求1所述的半导体结构，其特征在于，所述第一导电插塞的材料与所述第一布线层的材料相同。
11.如权利要求1所述的半导体结构，其特征在于，所述第一布线层还包括第三子布线层，所述第一导电插塞还包括第三子导电插塞，所述第三子布线层位于所述第一子布线层和所述第二布线层之间，一部分所述第三子导电插塞一端与所述第三子布线层电连接，另一端与所述外围器件结构或者所述第一子布线层电连接；另一部分所述第三子导电插塞一端与所述第三子布线层电连接，另一端与所述第二子布线层电连接。
12.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括外围区和阵列区，所述外围区中包括外围器件结构；
形成第一布线层以及第一导电插塞，所述第一布线层至少包括第一子布线层和第二子布线层，所述第一导电插塞至少包括第一子导电插塞和第二子导电插塞，所述第一子布线层位于所述外围器件结构上方，所述第一子导电插塞位于所述第一子布线层与所述外围器件结构之间，所述第一子导电插塞一端与所述第一子布线层电连接，所述第一子导电插塞另一端与所述外围器件结构电连接，所述第二子布线层位于所述第一子布线层上方，所述第二子导电插塞位于所述第二子布线层与所述外围器件结构之间，所述第二子导电插塞一端与所述第二子布线层电连接，所述第二子导电插塞另一端与所述第一子布线层或所述外围器件结构电连接；
形成电容结构，所述电容结构位于所述阵列区，其中，所述第一布线层的顶部表面低于所述电容结构的顶部表面；
形成第二布线层以及第二导电插塞，所述第二布线层位于所述电容结构以及所述第一布线层上方，所述第二导电插塞位于所述第二布线层与所述基底之间，所述第二导电插塞一端与所述第二布线层电连接，所述第二导电插塞另一端与所述电容结构或所述第二子布线层电连接。
13.如权利要求12所述的半导体结构的制作方法，其特征在于，形成所述第一布线层以及所述第一导电插塞的工艺步骤包括：
形成第一介质层，所述第一介质层覆盖所述外围器件结构并填充所述外围区中所述外围器件结构之间的间隙；
图形化所述第一介质层，以形成第一子导电孔；
填充第一导电材料，以在所述第一子导电孔中形成所述第一子导电插塞以及在所述第一介质层顶面形成第一初始子布线层；
图形化所述第一初始子布线层，以形成所述第一子布线层；
在所述第一介质层上形成第二介质层，所述第二介质层覆盖所述第一子布线层的表面并填充所述第一子布线层之间的间隙；
图形化所述第二介质层和所述第一介质层，以形成第二子导电孔；
填充第二导电材料，以在所述第二子导电孔中形成所述第二子导电插塞以及在所述第二介质层顶面形成第二初始子布线层；
图形化所述第二初始子布线层，以形成所述第二子布线层，剩余所述第一介质层和所述第二介质层共同构成第一绝缘层。
14.如权利要求13所述的半导体结构的制作方法，其特征在于，填充第一导电材料，以在所述第一子导电孔中形成所述第一子导电插塞以及在所述第一介质层顶面形成第一初始子布线层的同时，也在所述阵列区的存储晶体管上形成初始电容接触层；
图形化所述第一初始子布线层，以形成所述第一子布线层的同时，也图形化所述初始电容接触层，以形成电容接触窗，所述电容接触窗的顶面与所述第一子布线层顶面齐平。
15.如权利要求12所述的半导体结构的制作方法，其特征在于，形成所述第二布线层以及所述第二导电插塞的工艺步骤包括：
形成第二绝缘层，所述第二绝缘层覆盖所述外围区中所述第一布线层表面，且覆盖并填充所述阵列区中所述电容结构之间的间隙；
图形化位于所述外围区和所述阵列区的所述第二绝缘层，以形成相连通的导电孔以及布线槽，所述第二导电孔露出所述第二子布线层表面，且暴露出所述电容结构表面；
在所述导电孔内填充第三导电材料，以形成所述第二导电插塞；
在所述布线槽内填充第四导电材料，以形成所述第二布线层。
CN202211013638.XA 2022-08-23 2022-08-23 半导体结构及其制作方法 Pending CN115346958A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211013638.XA CN115346958A (zh) 2022-08-23 2022-08-23 半导体结构及其制作方法
US18/155,066 US20240071922A1 (en) 2022-08-23 2023-01-17 Semiconductor structure and method for fabricating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211013638.XA CN115346958A (zh) 2022-08-23 2022-08-23 半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN115346958A true CN115346958A (zh) 2022-11-15

Family

ID=83953300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211013638.XA Pending CN115346958A (zh) 2022-08-23 2022-08-23 半导体结构及其制作方法

Country Status (2)

Country Link
US (1) US20240071922A1 (zh)
CN (1) CN115346958A (zh)

Also Published As

Publication number Publication date
US20240071922A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US6646323B2 (en) Zero mask high density metal/insulator/metal capacitor
US6391707B1 (en) Method of manufacturing a zero mask high density metal/insulator/metal capacitor
JP2018157106A (ja) 記憶装置および容量素子
US8957467B2 (en) Method of fabricating a semiconductor device
US11737270B2 (en) Semiconductor device
WO2022160565A1 (zh) 半导体结构及其形成方法
CN114551450A (zh) 半导体结构及其制造方法
US11081489B2 (en) Semiconductor structure and method for fabricating the same
KR20240147973A (ko) 개선된 FeRAM(Ferroelectric Random-Access Memory)에 관한 방법 및 구조
US20080042181A1 (en) Semiconductor device
CN115483160A (zh) 半导体结构及其制作方法
KR100781818B1 (ko) 메모리 셀 형성 방법
CN115346958A (zh) 半导体结构及其制作方法
KR20210103671A (ko) 반도체 메모리 소자
EP4319528A1 (en) Semiconductor structure as well as manufacturing method therefor, storage chip, and electronic device
US20230422477A1 (en) Semiconductor structure and manufacturing method therefor
KR100570219B1 (ko) 반도체 소자의 체인 게이트 라인 및 그 제조 방법
US12133384B2 (en) Semiconductor device
US11881482B2 (en) Semiconductor device
KR20060074715A (ko) 반도체메모리장치 및 그 제조 방법
US20220310611A1 (en) Method of forming semiconductor device and semiconductor device
WO2023245718A1 (zh) 半导体结构及其制造方法
US20230084281A1 (en) Semiconductor device and method of fabricating the same
CN116347890A (zh) 半导体结构及其制造方法
KR20230150772A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination