WO2022160565A1 - 半导体结构及其形成方法 - Google Patents
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Definitions
- the specific steps of exposing the conductive contact pads include:
- the specific step of forming a capacitor hole penetrating the stacked structure and exposing the conductive contact pad includes:
- the stacked structure is etched using the conductive contact pad and the filling layer as a cutoff layer to form a capacitor hole penetrating the stacked structure and exposing the conductive contact pad.
- a layer of filling layer 24 is grown by a chemical vapor deposition process, a physical vapor deposition process or an atomic layer deposition process, and the filling layer 24 fills the gap 23 and covers the
- the conductive contact pads 22 are described above, as shown in FIG. 2B .
- a planarization process such as chemical mechanical polishing is used to planarize the filling layer 24, so that the top surface of the filling layer 24 (that is, the filling layer 24) is planarized after the planarization process.
- the surface of layer 24 facing away from the substrate 20 is flush with the top surface of the conductive contact pads 22 .
- a second support layer 253 is formed on the surface of the sacrificial layer 252 .
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Abstract
本申请涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成衬底，衬底内部具有多个电容触点，衬底表面具有与多个电容触点一一对应连接的多个导电接触垫，相邻导电接触垫之间具有间隙；形成填充满间隙的填充层；形成叠层结构于填充层和导电接触垫表面，叠层结构包括沿垂直于衬底的方向叠置的若干支撑层，填充层与位于叠层结构底部的一层支撑层接触，且填充层和与其接触的支撑层之间的刻蚀选择比大于预设值；刻蚀叠层结构，形成电容孔。本申请避免了在刻蚀叠层结构形成电容孔的过程中易造成相邻电容接触垫之间过刻蚀的问题，进而避免了上电极与下电极之间的短路。
Description
相关申请引用说明
本申请要求于2021年1月27日递交的中国专利申请号202110110494.9、申请名为“半导体结构及其形成方法”的优先权，其全部内容以引用的形式附录于此。
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体结构，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
在当前的工艺中，电容和连接垫接触的部位容易发生过刻蚀，于基底中形成穿透孔洞。在形成电容柱结构的过程中，采用高介电常数材料形成的电介质层粘附性比采用导电材料形成的上电极和下电极的粘附性差，因而，一旦形成穿透孔洞，电介质层不能完全贴合电容柱的上电极和下电极，造成上电极与下电极的直接接触，从而导致出现上电极和下电极短路的问题，最终影响存储器的性能，甚至是导致存储器整体的报废。
因此，如何避免存储器中出现上电极和下电极短路的问题，改善存储器的电性能，提高存储器的制造良率，是当前亟待解决的技术问题。
发明内容
本申请提供一种半导体结构及其形成方法，用于解决现有的存储器易出现上电极和下电极短路的问题，以改善存储器的电性能，提高存储器的制造良率。
为了解决上述问题，本申请提供了一种半导体结构的形成方法，包括如下步骤：
形成衬底，所述衬底内部具有多个电容触点，所述衬底表面具有与多个电 容触点一一对应连接的多个导电接触垫，相邻所述导电接触垫之间具有间隙；
形成填充满所述间隙的填充层；
形成叠层结构于所述填充层和所述导电接触垫表面，所述叠层结构包括沿垂直于所述衬底的方向叠置的若干支撑层，所述填充层与位于所述叠层结构底部的一层所述支撑层接触，且所述填充层和与其接触的支撑层之间的刻蚀选择比大于预设值；
刻蚀所述叠层结构，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔。
可选的，形成填充满所述间隙的填充层的具体步骤包括：
形成填充满所述间隙并覆盖所述导电接触垫表面的填充层；
除去覆盖于所述导电接触垫表面的所述填充层，暴露所述导电接触垫。
可选的，暴露所述导电接触垫的具体步骤包括：
以所述导电接触垫为研磨截止层、采用化学机械研磨工艺除去覆盖于所述导电接触垫表面的所述填充层，暴露所述导电接触垫。
可选的，形成叠层结构于所述填充层和所述导电接触垫表面的具体步骤包括：
形成第一支撑层于所述填充层和所述导电接触垫表面，所述填充层与所述第一支撑层之间的刻蚀选择比大于预设值；
形成牺牲层于所述第一支撑层表面；
形成第二支撑层于所述牺牲层表面。
可选的，所述第一支撑层的材料为SiN，所述填充层的材料为SiNCH、SiCN中的一种或者两者的组合。
可选的，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔的具体步骤包括：
以所述导电接触垫和所述填充层为截止层刻蚀所述叠层结构，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔。
可选的，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔之后，还包括如下步骤：
于所述电容孔内形成电容柱，所述电容柱包括沿所述电容孔的径向方向叠 置的下电极层、电介质层和上电极层，所述下电极层与所述导电接触垫接触。
可选的，所述预设值为3。
为了解决上述问题，本申请还提供了一种半导体结构，包括：
衬底，所述衬底内部具有多个电容触点，所述衬底表面具有与多个电容触点一一对应连接的多个导电接触垫；
填充层，位于相邻的所述导电接触垫之间；
叠层结构，包括沿垂直于所述衬底的方向叠置的若干支撑层，所述填充层与位于所述叠层结构底部的一层所述支撑层接触，且所述填充层和与其接触的支撑层之间的刻蚀选择比大于预设值；
电容孔，贯穿所述叠层结构并暴露所述导电接触垫。
可选的，所述预设值为3。
可选的，所述叠层结构包括位于所述填充层表面的第一支撑层和位于所述第一支撑层上方的第二支撑层，所述填充层与所述第一支撑层之间的刻蚀选择比大于预设值。
可选的，所述第一支撑层的材料为SiN，所述填充层的材料为SiNCH、SiCN中的一种或者两者的组合。
可选的，所述填充层的顶面与所述导电接触垫的顶面平齐。
可选的，所述导电接触垫和与其对应连接的所述电容触点错位设置。
可选的，还包括：
电容柱，位于所述电容孔内，所述电容柱包括沿所述电容孔的径向方向叠置的下电极层、电介质层和上电极层，所述下电极层与所述导电接触垫接触。
本申请提供的半导体结构及其形成方法，通过在相邻的导电接触垫之间设置填充层，且限定所述填充层和与其接触的支撑层之间的刻蚀选择比大于预设值，使得在不改变电容柱尺寸的前提下，避免了在刻蚀叠层结构形成电容孔的过程中易造成相邻电容接触垫之间过刻蚀的问题，进而避免了上电极与下电极之间的短路，实现对存储器电性能的改进，提高了存储器的制造良率。
附图1是本申请具体实施方式中半导体结构的形成方法流程图；
附图2A-2G是本申请具体实施方式中的半导体结构在形成过程中的主要 工艺截面示意图；
附图3是本申请具体实施方式中半导体结构的示意图。
下面结合附图对本申请提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本申请具体实施方式中半导体结构的形成方法流程图，附图2A-2G是本申请具体实施方式中的半导体结构在形成过程中的主要工艺截面示意图，本具体实施方式形成的半导体结构的示意图可参见图3。如图1、图2A-2G和图3所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，形成衬底20，所述衬底20内部具有多个电容触点21，所述衬底20表面具有与多个电容触点21一一对应连接的多个导电接触垫22，相邻所述导电接触垫22之间具有间隙23，如图2A所示。
具体来说，所述衬底20内部具有呈阵列排布的多个有源区，所述电容触点21位于所述有源区内。所述电容触点21的材料可以是但不限于钨。多个所述导电接触垫22形成于所述衬底20的表面，且每一个所述导电接触垫22与一个所述电容触点21直接接触，用于电连接所述电容触点21与一个电容柱。所述导电接触垫22的材料与所述电容触点21的材料相同，例如都为钨。在本具体实施方式中，所述导电接触垫22和与其相接触的所述电容触点21错开一定距离，以减小所述导电接触垫22与所述电容触点21的接触电阻。
步骤S12，形成填充满所述间隙23的填充层24，如图2C所示。
可选的，形成填充满所述间隙23的填充层24的具体步骤包括：
形成填充满所述间隙23并覆盖所述导电接触垫22表面的填充层24，如图2B所示；
除去覆盖于所述导电接触垫22表面的所述填充层24，暴露所述导电接触垫22，如图2C所示。
可选的，暴露所述导电接触垫22的具体步骤包括：
以所述导电接触垫22为研磨截止层、采用化学机械研磨工艺除去覆盖于所述导电接触垫22表面的所述填充层24，暴露所述导电接触垫22。
具体来说，在形成所述导电接触垫22之后，采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺生长一层填充层24，所述填充层24填充满所述间隙23并覆盖所述导电接触垫22，如图2B所示。之后，以所述导电接触垫22为研磨截止层，采用化学机械研磨等平坦化工艺，平坦化处理所述填充层24，使得平坦化处理后所述填充层24的顶面(即所述填充层24背离所述衬底20的表面)与所述导电接触垫22的顶面平齐。
步骤S13，形成叠层结构25于所述填充层24和所述导电接触垫22表面，所述叠层结构25包括沿垂直于所述衬底20的方向叠置的若干支撑层，所述填充层24与位于所述叠层结构25底部的一层所述支撑层接触，且所述填充层24和与其接触的支撑层之间的刻蚀选择比大于预设值，如图2E所示。
为了便于后续进行选择性刻蚀，充分避免对所述填充层24的过刻蚀，可选的，所述预设值为3。本领域技术人员还可以根据实际需要，将所述预设值设置为5。
可选的，形成叠层结构25于所述填充层24和所述导电接触垫22表面的具体步骤包括：
形成第一支撑层251于所述填充层24和所述导电接触垫22表面，所述填充层24与所述第一支撑层251之间的刻蚀选择比大于预设值，如图2D所示；
形成牺牲层252于所述第一支撑层251表面；
形成第二支撑层253于所述牺牲层252表面。
具体来说，在平坦化所述填充层24之后，沉积所述第一支撑层251，使得所述第一支撑层251覆盖所述填充层24和所述导电接触垫22；接着，沉积所述牺牲层252于所受第一支撑层251表面；然后，沉积所述第二支撑层253于所述牺牲层252表面。所述第一支撑层251和所述第二支撑层253的材料可以相同，例如都为氮化物材料(例如氮化硅)。所述牺牲层252的材料可以为氧化物材料(例如氧化硅)。
本具体实施方式是以所述叠层结构25包括两层支撑层和一层牺牲层为例进行说明，在其他具体实施方式中，本领域技术人员也可以根据实际需要设置多层支撑层和多层牺牲层，且牺牲层和支撑层在沿垂直于所述衬底20的方向交替排列。
为了进一步增大所述第一支撑层251与所述填充层24之间的刻蚀选择比，从而进一步避免后续形成的上电极层与下电极层之间的短路，可选的，所述第一支撑层251的材料为SiN，所述填充层24的材料为SiNCH、SiCN中的一种或者两者的组合。
步骤S14，刻蚀所述叠层结构25，形成贯穿所述叠层结构25并暴露所述导电接触垫22的电容孔26，如图2F所示。
可选的，形成贯穿所述叠层结构25并暴露所述导电接触垫22的电容孔26的具体步骤包括：
以所述导电接触垫22和所述填充层24为截止层刻蚀所述叠层结构25，形成贯穿所述叠层结构25并暴露所述导电接触垫22的电容孔26。
具体来说，在形成所述叠层结构25之后，可以采用干法刻蚀工艺沿垂直于所述衬底20的方向刻蚀所述叠层结构25，形成沿垂直于所述衬底20的方向贯穿且仅贯穿所述叠层结构25的所述电容孔26，所述电容孔26的底部暴露出所述导电接触垫22，如图2F所示。
由于本具体实施方式中在相邻的所述导电接触垫22之间形成有所述填充层24，且所述填充层24和与其接触的所述叠层结构25最底部的所述支撑层(例如所述第一支撑层251)之间的刻蚀选择比较高，因此，能够避免在刻蚀所述叠层结构25、形成所述电容孔26的过程中对所述填充层24的过刻蚀，进而避免了在所述填充层24中形成孔洞，从根本上避免了电容柱中上电极层和下电极层的短路问题。
可选的，形成贯穿所述叠层结构25并暴露所述导电接触垫22的电容孔26之后，还包括如下步骤：
于所述电容孔26内形成电容柱，所述电容柱包括沿所述电容孔26的径向方向叠置的下电极层27、电介质层28和上电极层29，所述下电极层27与所述导电接触垫22接触。
具体来说，在形成所述电容孔26之后，沉积下电极材料于所述电容孔26的内壁和所述叠层结构25的顶面，形成所述下电极层27，如图2G所示。接着，去除覆盖于所述叠层结构25顶面的所述下电极层27，并通过刻蚀工艺去除部分的所述第三支撑层253和全部的所述牺牲层252。然后，沉积具有高介 电常数的材料，形成覆盖所述下电极层27表面、所述第三支撑层253表面和所述第一支撑层251表面的电介质层28。最后，沉积上电极材料，形成覆盖于所述电介质层28表面的上电极层29，如图3所示。其中，所述下电极层27的材料和所述上电极层29的材料可以相同，例如均为TiN。
不仅如此，本具体实施方式还提供了一种半导体结构。附图3是本申请具体实施方式中半导体结构的示意图。本具体实施方式提供的半导体结构可以采用如图1、图2A-图2G所示的方法形成。如图2A-图2G、以及图3所示，所述半导体结构，包括：
衬底20，所述衬底20内部具有多个电容触点21，所述衬底20表面具有与多个电容触点20一一对应连接的多个导电接触垫22；
填充层24，位于相邻的所述导电接触垫22之间；
叠层结构25，包括沿垂直于所述衬底20的方向叠置的若干支撑层，所述填充层24与位于所述叠层结构25底部的一层所述支撑层接触，且所述填充层24和与其接触的支撑层之间的刻蚀选择比大于预设值；
电容孔26，贯穿所述叠层结构25并暴露所述导电接触垫22。
可选的，所述预设值为3。
可选的，所述叠层结构25包括位于所述填充层24表面的第一支撑层251和位于所述第一支撑层251上方的第二支撑层253，所述填充层24与所述第一支撑层251之间的刻蚀选择比大于预设值。
可选的，所述第一支撑层251的材料为SiN，所述填充层24的材料为SiNCH、SiCN中的一种或者两者的组合。
可选的，所述填充层24的顶面与所述导电接触垫22的顶面平齐。
可选的，所述导电接触垫22和与其对应连接的所述电容触点20错位设置。
可选的，所述半导体结构还包括：
电容柱，位于所述电容孔26内，所述电容柱包括沿所述电容孔26的径向方向叠置的下电极层27、电介质层28和上电极层29，所述下电极层27与所述导电接触垫22接触。
本具体实施方式提供的半导体结构及其形成方法，通过在相邻的导电接触垫之间设置填充层，且限定所述填充层和与其接触的支撑层之间的刻蚀选择比 大于预设值，使得在不改变电容柱尺寸的前提下，避免了在刻蚀叠层结构形成电容孔的过程中易造成相邻电容接触垫之间过刻蚀的问题，进而避免了上电极与下电极之间的短路，实现对存储器电性能的改进，提高了存储器的制造良率。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (15)
- 一种半导体结构的形成方法，包括如下步骤：形成衬底，所述衬底内部具有多个电容触点，所述衬底表面具有与多个电容触点一一对应连接的多个导电接触垫，相邻所述导电接触垫之间具有间隙；形成填充满所述间隙的填充层；形成叠层结构于所述填充层和所述导电接触垫表面，所述叠层结构包括沿垂直于所述衬底的方向叠置的若干支撑层，所述填充层与位于所述叠层结构底部的一层所述支撑层接触，且所述填充层和与其接触的支撑层之间的刻蚀选择比大于预设值；刻蚀所述叠层结构，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔。
- 根据权利要求1所述的半导体结构的形成方法，其中，形成填充满所述间隙的填充层的具体步骤包括：形成填充满所述间隙并覆盖所述导电接触垫表面的填充层；除去覆盖于所述导电接触垫表面的所述填充层，暴露所述导电接触垫。
- 根据权利要求1所述的半导体结构的形成方法，其中，暴露所述导电接触垫的具体步骤包括：以所述导电接触垫为研磨截止层、采用化学机械研磨工艺除去覆盖于所述导电接触垫表面的所述填充层，暴露所述导电接触垫。
- 根据权利要求1所述的半导体结构的形成方法，其中，形成叠层结构于所述填充层和所述导电接触垫表面的具体步骤包括：形成第一支撑层于所述填充层和所述导电接触垫表面，所述填充层与所述第一支撑层之间的刻蚀选择比大于预设值；形成牺牲层于所述第一支撑层表面；形成第二支撑层于所述牺牲层表面。
- 根据权利要求4所述的半导体结构的形成方法，其中，所述第一支撑层的材料为SiN，所述填充层的材料为SiNCH、SiCN中的一种或者两者的组合。
- 根据权利要求4所述的半导体结构的形成方法，其中，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔的具体步骤包括：以所述导电接触垫和所述填充层为截止层刻蚀所述叠层结构，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔。
- 根据权利要求1所述的半导体结构的形成方法，其中，形成贯穿所述叠层结构并暴露所述导电接触垫的电容孔之后，还包括如下步骤：于所述电容孔内形成电容柱，所述电容柱包括沿所述电容孔的径向方向叠置的下电极层、电介质层和上电极层，所述下电极层与所述导电接触垫接触。
- 根据权利要求1所述的半导体结构的形成方法，其中，所述预设值为3。
- 一种半导体结构，包括：衬底，所述衬底内部具有多个电容触点，所述衬底表面具有与多个电容触点一一对应连接的多个导电接触垫；填充层，位于相邻的所述导电接触垫之间；叠层结构，包括沿垂直于所述衬底的方向叠置的若干支撑层，所述填充层与位于所述叠层结构底部的一层所述支撑层接触，且所述填充层和与其接触的支撑层之间的刻蚀选择比大于预设值；电容孔，贯穿所述叠层结构并暴露所述导电接触垫。
- 根据权利要求9所述的半导体结构，其中，所述预设值为3。
- 根据权利要求9所述的半导体结构，其中，所述叠层结构包括位于所述填充层表面的第一支撑层和位于所述第一支撑层上方的第二支撑层，所述填充层与所述第一支撑层之间的刻蚀选择比大于预设值。
- 根据权利要求11所述的半导体结构，其中，所述第一支撑层的材料为SiN，所述填充层的材料为SiNCH、SiCN中的一种或者两者的组合。
- 根据权利要求9所述的半导体结构，其中，所述填充层的顶面与所述导电接触垫的顶面平齐。
- 根据权利要求9所述的半导体结构，其中，所述导电接触垫和与其对应连接的所述电容触点错位设置。
- 根据权利要求9所述的半导体结构，还包括：电容柱，位于所述电容孔内，所述电容柱包括沿所述电容孔的径向方向叠置的下电极层、电介质层和上电极层，所述下电极层与所述导电接触垫接触。
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Citations (7)
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|---|---|---|---|---|
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| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| US20180026040A1 (en) * | 2016-07-25 | 2018-01-25 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| CN107910327A (zh) * | 2017-11-07 | 2018-04-13 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
| CN110690346A (zh) * | 2018-07-06 | 2020-01-14 | 长鑫存储技术有限公司 | 电容介质层表面处理方法及电容器 |
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|---|---|---|---|---|
| US20180026040A1 (en) * | 2016-07-25 | 2018-01-25 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| CN107093604A (zh) * | 2017-04-27 | 2017-08-25 | 睿力集成电路有限公司 | 动态随机存取存储器及其制造方法 |
| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| CN107910327A (zh) * | 2017-11-07 | 2018-04-13 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
| CN110690346A (zh) * | 2018-07-06 | 2020-01-14 | 长鑫存储技术有限公司 | 电容介质层表面处理方法及电容器 |
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| "Thin Film Transistor (TFT) Array Manufacturing Technology", 30 September 2007, FUDAN UNIVERSITY PRESS, CN, ISBN: 978-7-309-05655-6, article GU, ZHIHUA: "Passage; Thin Film Transistor (TFT) Array Manufacturing Technology", pages: 276 - 277, XP009538530 * |
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