KR100513307B1 - 등방성 식각 공정을 이용하여 신뢰성 있는 고성능커패시터를 형성하는 방법 - Google Patents
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Abstract
등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법이 개시된다. 이 방법은 반도체기판 상에 절연층을 형성하고, 상기 절연층을 관통하는 콘택 플러그를 형성하는 것을 구비한다. 상기 콘택 플러그가 형성된 반도체 기판의 전면 상에 식각저지막, 하부 희생산화막 및 상부 희생산화막을 순차적으로 형성한다. 상기 상부 희생산화막 및 상기 하부 희생산화막을 패터닝하여 상기 콘택 플러그 상의 상기 식각저지막을 노출시키고, 상기 하부 희생산화막의 내벽을 등방성 식각하여 확장된 커패시터 홀을 형성한다. 상기 노출된 식각저지막을 식각하여 상기 콘택 플러그 상부면 및 그 주변부의 절연층을 노출시키는 최종 커패시터 홀을 형성한다. 상기 최종 커패시터 홀이 형성된 반도체기판을 산화막 세정액으로 세정하여 상기 노출된 콘택 플러그 상부의 자연산화막을 제거한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법에 관한 것이다.
디램과 같은 메모리 소자에서는 알파 입자들에 대한 내성은 물론 리프레쉬 주기를 증가시키기 위하여 충분한 정전 용량을 갖는 고성능 셀 커패시터를 요구한다. 상기 고성능 셀 커패시터를 구현하기 위해서는 상부전극(플레이트 전극) 및 하부전극(스토리지 노드 전극) 사이의 오버랩 면적을 증가시키거나 상기 상부전극 및 하부전극 사이에 개재되는 유전체막의 두께를 감소시키는 것이 필요하다. 이에 더하여, 상기 고성능 커패시터를 구현하기 위해서는 상기 유전체막을 고유전상수(high dielectric constant)를 갖는 물질막으로 형성하여야 한다.
최근에, 상기 고성능 셀 커패시터를 형성하기 위하여 상기 스토리지 노드 전극의 높이를 증가시키는 방법이 널리 채택되고 있다. 이 경우에, 상기 스토리지 노드 전극의 표면적이 증가한다. 이에 따라, 상기 셀 커패시터의 용량, 즉 셀 커패시턴스가 증가된다.
상기 셀 커패시터를 형성하는 방법이 미합중국 특허 제6,459,112호에 "반도체 소자 및 그 반도체 소자를 제조하는 공정(SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME)"이라는 제목으로 츠보이(Tsuboi)등에 의해 개시된 바 있다.
도 1a 내지 도 1c는 상기 미합중국 특허 제6,459,112호에 개시되어 있는 커패시터 형성방법을 개략적으로 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(10) 상에 산화막으로 이루어진 절연층(20)을 형성한다. 상기 절연층(20)을 사진 및 식각공정으로 패터닝하여 상기 반도체기판(10) 상의 소정영역을 노출시키는 노드 콘택홀들을 형성한다. 상기 노드 콘택홀들을 도전 재료로 매립하여 콘택 플러그들(25)을 형성한다.
도 1b를 참조하면, 상기 콘택 플러그들(25)이 형성된 반도체기판의 전면상에 식각저지막(30) 및 희생산화막(40)을 순차적으로 형성한다. 상기 희생산화막(40)을 패터닝하여 상기 식각저지막(30)의 소정영역을 노출시키는 커패시터 홀들을 형성한다. 상기 노출된 식각저지막(30)을 건식 식각하여 상기 콘택 플러그들(25)의 상부면 및 그 주변부의 절연층(20)을 노출시키는 최종 커패시터 홀들을 형성한다. 이때, 상기 식각저지막(20)을 오버에치하여 상기 노출된 콘택 플러그들(25)과 그 주변부의 상기 절연층(20)을 일정깊이까지 식각한다.
그 후, 불산을 사용한 산화막 세정 공정을 진행하여, 상기 식각저지막(30) 아래의 상기 절연층(20) 및 상기 희생산화막(40)을 등방성 식각하므로써, 세정된 커패시터 홀들(45)을 형성한다.
도 1c를 참조하면, 상기 세정된 커패시터 홀들(40)이 형성된 반도체기판의 전면상에 폴리실리콘층을 형성한다. 상기 희생산화막(40) 상부의 상기 폴리실리콘층을 선택적으로 제거한 후, 상기 희생산화막(40)을 선택적으로 제거하여 커패시터 하부전극들(50)을 형성한다.
상기 미합중국 특허 제6,459,112호에 따르면, 상기 커패시터 홀 내에 폴리실리콘층을 형성하기 전에, 1회의 세정공정(a single step of cleaning process)을 사용하여 상기 최종 커패시터 홀 내의 폴리머 및 자연산화막을 제거한다. 따라서,상기 커패시터 홀의 직경을 극대화시키기 위해서는 상기 세정공정을 오랜시간 동안 실시하여야 한다. 이 경우에, 서로 이웃하는 상기 최종 커패시터 홀들 사이의 상기 절연층 내에 관통 홀(through hole)이 형성될 수 있다. 이에 따라, 서로 이웃하는 상기 하부전극들이 서로 전기적으로 연결될 수 있다.
한편, 상기 관통 홀이 형성되는 것을 방지하기 위하여 상기 세정공정을 짧은 시간 동안 실시하면, 상기 최종 커패시터 홀의 직경을 극대화시키기 어렵다. 결과적으로, 상기 세정공정을 최적화시키기 어렵다.
본 발명의 목적은 하부전극들의 표면적들을 최대화시킬 수 있고, 상기 하부전극들 사이에 브릿지가 형성되는 것을 방지할 수 있는 커패시터 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 절연층을 형성하고, 상기 절연층을 관통하는 콘택 플러그를 형성하는 것을 포함한다. 상기 콘택 플러그가 형성된 반도체 기판의 전면 상에 식각저지막, 하부 희생 산화막 및 상부 희생산화막을 순차적으로 형성한다. 상기 상부 희생산화막 및 상기 하부 희생산화막의 소정영역을 연속적으로 식각하여 상기 식각저지막을 노출시키고, 상기 하부 희생산화막을 등방성 식각하여 확장된 커패시터 홀을 형성한다. 상기 노출된 식각저지막을 건식식각하여 상기 콘택 플러그 상부면 및 그 주변부의 절연층을 노출시키는 최종 커패시터 홀을 형성한다. 상기 최종 커패시터 홀이 형성된 반도체기판을 세정하여 상기 노출된 콘택 플러그 상부면의 자연산화막을 제거한다.
상기 세정된 커패시터 홀이 형성된 반도체기판 상에 하부전극, 유전층 및 상부전극을 차례로 형성한다.
본 발명의 바람직한 실시예에 따른 등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법을 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판(100) 상에 산화막으로 이루어진 절연층(200)을 형성한다. 상기 절연층(200)을 사진 및 식각공정으로 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 노드 콘택홀들을 형성한다. 상기 노드 콘택홀들을 도전 재료로 매립하여 콘택 플러그(250)들을 형성한다.
도 2b를 참조하면, 상기 콘택 플러그(250)들이 형성된 반도체기판의 전면 상에 식각저지막(300), 하부 희생산화막(400) 및 상부 희생산화막(500)을 차례로 형성한다. 상기 식각저지막(300)은 질화막으로 형성하는 것이 바람직하다. 상기 하부 희생산화막(400)은 BPSG, PSG 또는 USG막으로 형성할 수 있다. 상기 상부 희생산화막(500)은 상기 하부 희생산화막(400)에 비해 식각 속도가 느린 산화막으로 형성하며, PE-TEOS를 사용하여 형성할 수 있다.
상기 상부 희생산화막(500) 및 상기 하부 희생산화막(400)을 사진 및 식각공정으로 패터닝하여 상기 식각저지막(300)을 노출시키는 커패시터 홀들(510)을 형성한다.
도 2c를 참조하면, 상기 커패시터 홀들(510)이 형성된 반도체기판 상의 산화막을 등방성 식각한다. 상기 반도체 기판 상의 산화막은 불산용액을 사용하여 등방성 식각할 수 있다. 그 결과, 상기 커패시터 홀(245)들의 내부에 노출된 상기 하부 희생산화막(400)의 내벽이 상기 상부 희생산화막(500)의 내벽에 비해 횡방향으로 리세스되어 확장된 커패시터 홀들(530)이 형성된다.
도 2d를 참조하면, 상기 상부 희생산화막(500)을 식각마스크로 하여 상기 확장된 커패시터 홀들(530)의 바닥에 노출된 상기 식각저지막(300)을 식각하여 상기 콘택 플러그들(250)의 상부면과 그 주변부의 절연층(200)을 노출시키는 최종 커패시터 홀들을 형성한다. 이때, 상기 식각저지막(300)을 오버에치하여 상기 콘택 플러그들(250)과 그 주변부의 절연층(200)을 일정 깊이까지 식각할 수 있다.
상기 최종 커패시터 홀들이 형성된 반도체기판을 산화막 세정액으로 세정하여, 상기 콘택 플러그들(250) 상부면의 자연산화막을 제거한다. 그 결과, 상기 리세스된 하부 희생산화막(400)의 내벽은 더 리세스되고, 상기 최종 커패시터 홀들의 바닥에 노출된 상기 절연층(200)은 등방성 식각되어, 세정된 커패시터 홀들(550)이 형성된다.
본 실시예에서, 상기 세정공정은 단지 상기 콘택 플러그들(250)의 표면에 형성된 자연산화막만을 제거하기 위하여 실시된다. 이에 따라, 상기 세정공정은 종래 기술에 비하여 짧은 시간 동안 실시될 수 있다. 결과적으로, 상기 세정공정 후에 서로 이웃하는 상기 세정된 커패시터 홀들(550) 사이의 상기 절연층(200) 내에 관통 홀이 형성되는 것을 방지할 수 있다.
도 2e를 참조하면, 상기 세정된 커패시터 홀(550)들이 형성된 반도체기판의 전면 상에 콘포말한 도전층을 형성한다. 상기 도전층은 폴리실리콘층으로 형성할 수 있다. 상기 상부 희생산화막(500) 상부면 상의 상기 도전층을 선택적으로 제거하여, 상기 세정된 커패시터 홀들(550) 내에 실린더형의 하부전극들(600)을 형성한다. 상기 하부전극들(600) 각각은 상기 식각저지막(300) 하부에 형성된 기저부(base; 610), 상기 하부 희생산화막(400)을 관통하는 홀의 측벽을 덮는 중간기둥(630) 및 상기 상부 희생산화막(500)을 관통하는 홀의 측벽을 덮는 탑기둥(650)으로 구성된다. 상기 중간기둥(630)의 상부직경은 상기 탑기둥(650)의 하부직경보다 크다. 이에따라, 도 2e에 도시된 바와 같이 상기 중간기둥(630) 및 상기 탑기둥(650) 사이에는 스텝이 존재한다. 상기 하부전극들(600)을 갖는 반도체기판의 전면 상에 유전층(700) 및 상부전극(800)을 차례로 형성한다.
이에 더하여, 도 2f에 도시된 바와 같이, 상기 유전층(700)을 형성하기 전에 상기 상부 희생산화막(500) 및 상기 하부 희생산화막(400)을 선택적으로 제거하여 상기 실린더형의 하부전극들(600)의 외측벽들을 노출시킬 수도 있다.
이와는 달리, 상기 세정된 커패시터 홀들(550)이 형성된 반도체기판의 전면 상에 상기 세정된 커패시터 홀들(550)을 완전히 채우는 도전층을 형성하고 상기 상부 희생산화막(500)의 상부면이 노출될 때까지 상기 도전층을 평탄화시키어, 도 2g에 도시된 바와 같이 박스형의 하부전극들(600a)들을 형성할 수도 있다. 상기 박스형의 하부전극들(600a)의 각각은 상기 식각저지막(300) 하부의 공간을 채우는 기저부(base; 610a), 상기 하부 희생산화막(400)을 관통하는 홀을 채우는 중간기둥(630a) 및 상기 상부 희생산화막(400)을 관통하는 홀을 채우는 탑기둥(650a)으로 구성된다. 상기 박스형의 하부전극들(600a)을 형성하는 경우에, 상기 상부 희생산화막(500) 및 하부 희생산화막(400)을 선택적으로 제거하여 상기 박스형의 하부전극들(600a)의 외측벽들을 노출시키는 것이 바람직하다. 이어서, 상기 박스형의 하부전극들(600a)이 형성된 반도체기판의 전면 상에 상기 유전층(700) 및 상기 상부전극(800)을 차례로 형성한다.
한편, 상기 유전층(700)을 형성하기 전에 상기 하부전극들(600 또는 610a)의 표면 상에 선택적으로 반구형 실리콘 반구형 실리콘막(hemisperical grain silicon layer; 도시하지 않음)을 형성할 수 있다.
본 발명에 의하면, 커패시터 하부 전극들의 표면적을 최대화시키면서, 커패시터 하부 전극들 사이의 전기적 브리지를 방지할 수 있다.
도 1a 내지 도 1c는 미합중국 특허 제6,459,112호에 개시되어 있는 실린더형 커패시터를 형성하는 방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예에 의한 등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
(도면의 주요 부호에 대한 간략한 설명)
100: 반도체기판, 200: 절연층,
250: 콘택 플러그, 300: 식각저지막,
400: 하부 희생산화막, 500: 상부 희생산화막,
550: 세정된 커패시터 홀.
Claims (12)
- 반도체기판 상에 절연층을 형성하는 단계;상기 절연층을 관통하는 콘택 플러그를 형성하는 단계;상기 콘택 플러그가 형성된 반도체 기판의 전면 상에 식각저지막, 하부 희생 산화막 및 상부 희생산화막을 차례로 형성하는 단계;상기 상부 희생산화막 및 상기 하부 희생산화막을 패터닝하여 상기 콘택 플러그 상의 상기 식각저지막을 노출시키는 커패시터 홀을 형성하는 단계;상기 하부 희생산화막을 등방성 식각하여 확장된 커패시터 홀을 형성하는 단계;상기 노출된 식각저지막을 식각하여 상기 콘택 플러그 상부면 및 그 주변부의 절연층을 노출시키는 최종 커패시터 홀을 형성하는 단계;상기 최종 커패시터 홀이 형성된 반도체기판을 세정하여, 상기 노출된 콘택 플러그 상부면의 자연산화막을 제거하는 단계를 포함하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 식각저지막은 질화막으로 형성되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 하부 희생산화막은 상기 상부 희생산화막에 비해 등방성 식각속도가 빠른 산화막으로 형성되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 하부 희생 산화막은 BPSG, PSG 또는 USG 막으로 형성되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 상부 희생 산화막은 PE-TEOS로 형성하는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 확장된 커패시터 홀은 상기 커패시터 홀 내부에 노출된 상기 하부 희생산화막을 습식 식각하여 형성하는 것을 특징으로 하는 커패시터 형성방법.
- 제 6 항에 있어서,상기 습식 식각은 불산용액을 사용하여 실시하는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서,상기 세정된 커패시터 홀이 형성된 반도체 기판의 전면상에 도전층을 형성하는 단계;상기 상부 희생산화막 상의 도전층을 선택적으로 제거하여 상기 세정된 커패시터 홀 내에 하부전극을 형성하는 단계; 및상기 하부전극이 형성된 반도체기판의 전면 상에 유전층 및 상부 전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성방법.
- 제 8 항에 있어서,상기 도전층은 상기 세정된 커패시터 홀의 단차를 따라 콘포말하게(conformably) 형성하되, 상기 하부전극은 실린더형의 단면을 갖는 것을 특징으로 하는 커패시터 형성방법.
- 제 9 항에 있어서,상기 유전층 및 상기 상부전극을 형성하기 전에 상기 상부 희생산화막 및 상기 하부 희생산화막을 선택적으로 제거하여 상기 하부전극의 외측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성방법.
- 제 8 항에 있어서,상기 도전층은 상기 세정된 커패시터 홀을 채우도록 형성하되, 상기 하부전극은 박스형의 단면을 갖는 것을 특징으로 하는 커패시터 형성방법.
- 제 11 항에 있어서,상기 유전층 및 상기 상부전극을 형성하기 전에 상기 상부 희생산화막 및 상기 하부 희생산화막을 선택적으로 제거하여 상기 하부전극의 외측벽을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성방법.
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| DE102004052141B4 (de) * | 2004-10-22 | 2007-10-18 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur |
| US20090114970A1 (en) * | 2005-02-18 | 2009-05-07 | Nxp B.V. | Embedded dram with increased capacitance and method of manufacturing same |
| KR100650632B1 (ko) * | 2005-11-10 | 2006-11-27 | 삼성전자주식회사 | 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법 |
| KR101145334B1 (ko) * | 2010-05-31 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
| KR101129909B1 (ko) * | 2010-07-20 | 2012-03-23 | 주식회사 하이닉스반도체 | 반도체 소자의 필라형 캐패시터 및 그 형성방법 |
| KR101948818B1 (ko) * | 2012-10-23 | 2019-04-25 | 삼성전자주식회사 | 하이브리드 구조의 커패시터를 갖는 반도체 소자 및 그 제조방법 |
| JP2015084400A (ja) * | 2013-09-18 | 2015-04-30 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| CN108269789B (zh) * | 2016-12-30 | 2022-05-03 | 联华电子股份有限公司 | 电容器结构及其制作方法 |
| CN107634047A (zh) * | 2017-09-14 | 2018-01-26 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
| CN107706181A (zh) * | 2017-10-27 | 2018-02-16 | 睿力集成电路有限公司 | 高深宽比结构、电容器结构、半导体存储器件及制备方法 |
| CN110544697B (zh) | 2018-05-28 | 2020-12-01 | 联华电子股份有限公司 | 半导体存储装置及其形成方法 |
| EP4195275A4 (en) * | 2020-09-16 | 2024-01-17 | Changxin Memory Technologies, Inc. | DYNAMIC RANDOM ACCESS MEMORY AND PRODUCTION METHOD THEREOF |
| CN112908936B (zh) * | 2021-01-27 | 2023-04-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11869931B2 (en) | 2021-01-27 | 2024-01-09 | Changxin Memory Technologies, Inc. | Semiconductor structure and method of forming the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4070919B2 (ja) * | 1999-01-22 | 2008-04-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
| AU1226001A (en) * | 1999-11-09 | 2001-06-06 | Alcon Universal Limited | Phospholipids of hydroxyeicosatetraenoic acid-like derivatives |
| KR100388682B1 (ko) * | 2001-03-03 | 2003-06-25 | 삼성전자주식회사 | 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법 |
| US6653199B2 (en) * | 2001-10-09 | 2003-11-25 | Micron Technology, Inc. | Method of forming inside rough and outside smooth HSG electrodes and capacitor structure |
| GB2386471B (en) * | 2001-12-11 | 2004-04-07 | Samsung Electronics Co Ltd | A method for fabricating a one-cylinder stack capacitor |
| KR100434496B1 (ko) * | 2001-12-11 | 2004-06-05 | 삼성전자주식회사 | 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법 |
| US6548853B1 (en) * | 2002-02-13 | 2003-04-15 | Samsung Electronics Co., Ltd. | Cylindrical capacitors having a stepped sidewall and methods for fabricating the same |
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