TWI645571B - Memory device and capacitor - Google Patents
Memory device and capacitor Download PDFInfo
- Publication number
- TWI645571B TWI645571B TW106124854A TW106124854A TWI645571B TW I645571 B TWI645571 B TW I645571B TW 106124854 A TW106124854 A TW 106124854A TW 106124854 A TW106124854 A TW 106124854A TW I645571 B TWI645571 B TW I645571B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- conductor
- electrode
- electrode layers
- electrode layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 79
- 239000004020 conductor Substances 0.000 claims abstract description 126
- 238000009413 insulation Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 392
- 239000011229 interlayer Substances 0.000 claims description 20
- 230000000149 penetrating effect Effects 0.000 claims 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 17
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 5
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本發明之實施形態提供一種能夠降低電路區域中之佔有率之記憶裝置及電容元件。 實施形態之電容元件具備：複數個第1電極層，其等在第1方向上積層；第1導電體，其貫通上述複數個第1電極層而於上述第1方向上延伸；以及第1絕緣層，其沿著上述第1導電體於上述第1方向上延伸，且位於上述第1導電體與上述複數個第1電極層之間；且該電容元件包含設置於上述第1導電體與上述複數個第1電極層之間之第1電容。
Description
實施形態係關於一種記憶裝置及電容元件。
已知有一種記憶裝置，其具有：記憶體區域，其配置有複數個記憶胞；以及電路區域，其包含電容元件且驅動記憶胞。
實施形態提供一種能夠降低電路區域之佔有率之記憶裝置及電容元件。 實施形態之電容元件具備：複數個第1電極層，其等在第1方向上積層；第1導電體，其貫通上述複數個第1電極層而於上述第1方向上延伸；以及第1絕緣層，其沿著上述第1導電體於上述第1方向上延伸，且位於上述第1導電體與上述複數個第1電極層之間；且該電容元件包含分別設置於上述第1導電體與上述複數個第1電極層之間的第1電容。
以下，一面參照圖式一面對實施形態進行說明。對圖式中之相同部分標註相同編號並適當省略其詳細之說明，而對不同之部分進行說明。再者，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實際相同。又，即便於表示相同部分之情形時，亦存在根據圖式將相互之尺寸或比率表示為不同之情形。進而，使用各圖中所示之X軸、Y軸及Z軸對各部分之配置及構成進行說明。X軸、Y軸、Z軸相互正交，分別表示X方向、Y方向、Z方向。又，存在將Z方向設為上方，將其相反方向設為下方而進行說明之情形。[第1實施形態]圖1係表示第1實施形態之記憶裝置1之模式圖。記憶裝置1例如為包含三維配置之記憶胞之快閃記憶體。圖1(a)係表示記憶裝置1之晶片面之配置的俯視圖。圖1(b)係沿著圖1(a)中所示之A-A線之剖視圖。如圖1(a)所示，記憶裝置1包含複數個記憶體區域MR、及其周圍之周邊區域PR。於周邊區域PR設置驅動記憶胞之電路(未圖示)。記憶裝置1進而包含設置有電容元件之被動區域CR。被動區域CR及記憶體區域MR例如於Y方向上並排配置。如圖1(b)所示，記憶體區域MR包含積層於源極層10之上之複數條字元線20、源極側選擇閘極30、以及汲極側選擇閘極40。進而，記憶體區域MR包含通道層23以及記憶體層25。通道層23貫通源極側選擇閘極30、複數條字元線20、以及汲極側選擇閘極40而於Z方向上延伸。記憶體層25位於字元線20與通道層23之間，且沿著通道層23於Z方向上延伸。記憶胞分別設置於通道層23貫通字元線20之部分。記憶體層25於位於字元線20與通道層23之間之部分作為記憶胞之電荷保持層發揮功能。通道層23於其下端電性連接於源極層10。又，通道層23經由設置於其上端之頂蓋層27及接觸插塞33而電性連接於位元線35。字元線20係藉由狹縫ST而與Y方向上相鄰之另一字元線20電性分離，且於X方向上延伸。又，於Z方向上積層之字元線20間、字元線20之最下層與源極側選擇閘極30之間、及進而字元線20之最上層與汲極側選擇閘極40之間分別利用層間絕緣層而電性絕緣。於狹縫ST之內部設置導電體60。導電體60將源極層10電性連接於未圖示之源極線。於X方向上之字元線20之兩端設置引出部HUP(參照圖1(a))。於引出部HUP，在Z方向上積層之字元線20之端部係呈階梯狀設置，且配置電性連接於各條字元線20之接觸插塞(參照圖10)。如圖1(b)所示，被動區域CR包含絕緣層15、複數個電極層50、以及柱狀導電體43、45。絕緣層15係設置於源極層10之內部，其上表面例如位於與源極層10之上表面相同之位階。電極層50經由層間絕緣層而積層於絕緣層15之上。柱狀導電體43貫通電極層50而於Z方向上延伸，且電性連接於配線63。柱狀導電體45貫通電極層50而於Z方向上延伸，且電性連接於配線65。在柱狀導電體43與電極層50之間設置絕緣層53。絕緣層53包圍柱狀導電體43之側面，且於Z方向上延伸。在柱狀導電體45與電極層50之間設置絕緣層55。絕緣層55包圍柱狀導電體45之側面，且於Z方向上延伸。亦即，柱狀導電體43及45與源極層10電性絕緣。藉此，於被動區域CR設置電容元件CE1。電容元件CE1包含柱狀導電體43、45、配線63及65。配線63及65例如連接於設置在周邊區域PR之電路，且電容元件CE1作為具有其間之電容值之電路要素發揮功能。其次，參照圖2，對記憶體區域MR之構成進行說明。圖2係表示記憶裝置1之記憶體區域之模式俯視圖。如圖2所示，狹縫ST於X方向上延伸，且於其內部設置導電體60。導電體60係藉由絕緣層61而與字元線20電性絕緣。導電體60例如含有鎢，絕緣層61例如為氧化矽層。字元線20設置於在Y方向上相鄰之狹縫ST之間，且於X方向上延伸。字元線20例如包含含有鎢等之金屬、或低電阻之多晶矽。複數個通道層23係以貫通於Z方向上積層之字元線20之方式設置。通道層23例如設置成柱狀，且記憶體層25係以包圍通道層23之側面之方式設置。通道層23例如為多晶矽層。記憶體層25例如具有於自字元線20朝向通道層23之方向上積層複數個絕緣膜而成之構造。記憶體層25例如具有依序積層第1氧化矽膜、氮化矽膜及第2氧化矽膜而成之構造。於記憶體區域MR之上方設置複數條位元線35。位元線35例如為含有鎢之金屬配線，且分別於Y方向上延伸。通道層23係經由接觸插塞33而電性連接於位元線35之1個。接觸插塞33例如含有鎢等金屬。再者，於圖2中，將頂蓋層27(參照圖1(b))省略。其次，參照圖3及圖4，對電容元件CE1進行說明。圖3係表示設置於被動區域CR之電容元件CE1之模式剖視圖。圖4係例示電容元件CE1之配線63、65之模式俯視圖。圖3係沿著圖4中所記載之3F-3F線之剖視圖。如圖3所示，絕緣層15例如為氧化矽層，且設置於源極層10中。源極層10例如為於表層形成有未圖示之源極線之基板，絕緣層15係所謂之STI(Shallow Trench Isolation，淺溝槽隔離)。電極層50係於狹縫ST間積層於絕緣層15之上。於Z方向上相鄰之電極層50例如係經由氧化矽層等層間絕緣層而相互絕緣。電極層50例如為含有鎢等之金屬層。又，電極層50亦可為低電阻之多晶矽層。柱狀導電體43及45分別貫通電極層50而於Z方向上延伸。柱狀導電體43及45之下端例如位於絕緣層15中。即，柱狀導電體43及45與源極層10電性絕緣。又，柱狀導電體43及45係經由設置於其上端之頂蓋層47及接觸插塞49而分別連接於配線63及65。柱狀導電體43、45例如含有鎢等金屬。又，柱狀導電體43、45例如亦可含有多晶矽。頂蓋層47例如為低電阻之多晶矽層。接觸插塞49例如含有鎢等金屬。配線63、65例如為含有鎢等之金屬配線，且具有端子T
C1及T
C2。在柱狀導電體43與電極層50之間設置絕緣層53。又，在柱狀導電體45與電極層50之間設置絕緣層54。絕緣層53、54例如為氧化矽層。又，絕緣層53、54例如亦可具有積層複數個絕緣膜而成之構造。如圖3所示，在柱狀導電體43與電極層50之間介置電容C
1。又，在柱狀導電體45與電極層50之間介置電容C
2。而且，在配線63與配線65之間，電容C
1經由電極層50而串聯連接於電容C
2。結果，電容元件CE1之端子間電容C
T1由下式(1)表示。1/C
T1＝1/ΣC
1＋1/ΣC
2…(1)此處，Σ表示各電容之和。對於以下電容值亦同樣地表示。如圖4所示，配線63例如包含第1部分63a及第2部分63b。第1部分63a例如於狹縫ST之上方沿X方向延伸。第2部分63b於柱狀導電體43之上方自第1部分63a朝-Y方向延伸。柱狀導電體43經由接觸插塞49而連接於第2部分63b。再者，於圖4中，將配線63及65之一部分切除而省略表示頂蓋層47。配線65例如包含第1部分65a及第2部分65b。第1部分65a例如於狹縫ST之上方沿X方向延伸。第2部分65b於柱狀導電體45之上方自第1部分65a朝Y方向延伸。柱狀導電體45經由接觸插塞49而連接於第2部分65b。於電容元件CE1中，例如能夠藉由改變第1部分63a、65a之長度及第2部分63b、65b之數量，而變更連接於配線63及65之柱狀導電體43及45之數量。藉此，能夠變更端子間電容C
T1。如此，於本實施形態中，可藉由柱狀導電體43與電極層50之間之電容C
1、及柱狀導電體45與電極層50之間之C
2構成電容元件CE1。即，藉由使用三維分佈之電容C
1、C
2，例如與使用設置於X-Y平面內之二維電容之情形相比，能夠將電容元件CE1於晶片面內所占之面積由十分之一縮小至二十分之一。又，柱狀導電體43、45及電極層50例如能夠與記憶體區域MR之通道層23、字元線20、選擇閘極30及40同時形成，從而亦能夠簡化製造步驟。圖5係表示第1實施形態之第1變化例之電容元件CE2的模式剖視圖。圖6係表示電容元件CE2之配線63、65、67之模式俯視圖。圖5係沿著圖6中所記載之5F-5F線之剖視圖。電容元件CE2包含電極層50、150、柱狀導電體73、75、83、85及配線63、65、67。配線63連接於端子T
C1，配線65連接於端子T
C2。該例中，亦於源極層10之表層設置絕緣層15(STI)。電極層50例如為含有鎢等之金屬層。又，電極層50亦可為低電阻之多晶矽層。柱狀導電體73、75、83及85例如含有鎢等金屬。又，柱狀導電體73、75、83及85例如亦可包含多晶矽。配線67例如為含有鎢等之金屬配線。該例中，於源極層10之上分別積層電極層50及150。電極層150係藉由狹縫ST而與電極層50分離。電極層50及150分別沿著狹縫ST於X方向上延伸。柱狀導電體73及75分別貫通複數個電極層50而於Z方向上延伸。在柱狀導電體73與電極層50之間設置絕緣層77。絕緣層77包圍柱狀導電體73之側面，且於Z方向上延伸。在柱狀導電體75與電極層50之間設置絕緣層79。絕緣層79包圍柱狀導電體75之側面，且於Z方向上延伸。柱狀導電體73及75之下端例如位於絕緣層15中，從而柱狀導電體73及75藉由絕緣層15及77、絕緣層15及79而分別與源極層10電性絕緣。絕緣層77、79例如為氧化矽層。又，絕緣層77、79例如亦可具有積層複數個絕緣膜而成之構造。進而，柱狀導電體73係經由頂蓋層47及接觸插塞49而電性連接於配線63。柱狀導電體75係同樣地經由頂蓋層47及接觸插塞49而電性連接於配線67。柱狀導電體83及85分別貫通複數個電極層150而於Z方向上延伸。在柱狀導電體83與電極層150之間設置絕緣層87。絕緣層87包圍柱狀導電體83之側面，且於Z方向上延伸。在柱狀導電體85與電極層150之間設置絕緣層89。絕緣層89包圍柱狀導電體85之側面，且於Z方向上延伸。柱狀導電體83及85之下端例如位於絕緣層15中，從而柱狀導電體83及85藉由絕緣層15及87、絕緣層15及89而分別與源極層10電性絕緣。絕緣層87、89例如為氧化矽層。又，絕緣層87、89例如亦可具有積層複數個絕緣膜而成之構造。進而，柱狀導電體83係經由頂蓋層47及接觸插塞49而電性連接於配線67。柱狀導電體85係同樣地經由頂蓋層47及接觸插塞49而電性連接於配線65。如圖5所示，在柱狀導電體73與電極層50之間介置電容C
1。又，在柱狀導電體75與電極層50之間介置電容C
2。而且，在配線63與配線67之間，電容C
1經由電極層50而串聯連接於電容C
2。又，在柱狀導電體83與電極層150之間介置電容C
3。電容C
3經由配線67而串聯連接於電容C
2。又，在柱狀導電體85與電極層150之間介置電容C
4。而且，在配線67與配線65之間，電容C
3經由電極層150而串聯連接於電容C
4。結果，電容元件CE2之端子間電容C
T2由下式(2)表示。1/C
T2＝1/ΣC
1＋1/ΣC
2+1/ΣC
3＋1/ΣC
4…(2)如圖6所示，配線63例如包含第1部分63a、及第2部分63b。第1部分63a例如於狹縫ST之上方沿X方向延伸。第2部分63b於柱狀導電體73之上方自第1部分63a朝-Y方向延伸。柱狀導電體73經由接觸插塞49而連接於第2部分63b。再者，於圖6中，將配線63、65及67之一部分切除，而省略表示頂蓋層47。配線65例如包含第1部分65a、及第2部分65b。第1部分65a例如於狹縫ST之上方沿X方向延伸。第2部分65b於柱狀導電體85之上方自第1部分65a朝Y方向延伸。柱狀導電體85經由接觸插塞49而連接於第2部分65b。配線67例如包含第1部分67a、第2部分67b、及第3部分67c。第1部分67a例如於狹縫ST之上方沿X方向延伸。第2部分67b於柱狀導電體75之上方自第1部分67a朝Y方向延伸。柱狀導電體75經由接觸插塞49而連接於第2部分67b。又，第3部分67c於柱狀導電體83之上方自第1部分67a朝-Y方向延伸。柱狀導電體83經由接觸插塞49而連接於第3部分67c。於電容元件CE2中，例如能夠藉由改變第1部分63a、65a、67a之長度、第2部分63b、65b、67b之數量、及第3部分67c之數量而變更連接於配線63、65及67之柱狀導電體73、75、83及85之數量。藉此，能夠變更端子間電容C
T2。該例中，在端子T
C1與端子T
C2之間，電容C
1、C
2、C
3、C
4串聯連接。例如，若電容C
1、C
2、C
3及C
4之耐壓相同，則電容元件CE2具有電容元件CE1之2倍之耐壓。即，藉由增加柱狀導電體與電極層之間之電容之串聯數，能夠實現高耐壓之電容元件。圖7係表示第1實施形態之第2變化例之電容元件CE3的模式剖視圖。圖8係表示電容元件CE3之配線之模式俯視圖。圖7係沿著圖8中所記載之7F-7F線之剖視圖。電容元件CE3包含電極層50、柱狀導電體91及配線95、97。配線95連接於端子T
C1，配線97經由接觸插塞101及103而電性連接於源極層10。又，電極層50於其端部呈階梯狀設置，且各電極層50經由接觸插塞105及107而電性連接於配線97。配線95、97例如為含有鎢等之金屬配線。接觸插塞101、103、105及107例如含有鎢等金屬。電極層50積層於包含絕緣層15之源極層10之上。柱狀導電體91係於設置有絕緣層15之部分貫通複數個電極層50而於Z方向上延伸。柱狀導電體91之下端例如位於絕緣層15中。藉此，柱狀導電體91與源極層10電性絕緣。又，柱狀導電體91係經由設置於其上端之頂蓋層47及接觸插塞49而電性連接於配線95。柱狀導電體91例如含有鎢等金屬。又，柱狀導電體91例如亦可包含多晶矽。在柱狀導電體91與電極層50之間設置絕緣層93。絕緣層93包圍柱狀導電體91之側面，且於Z方向上延伸。絕緣層93例如為氧化矽層。又，絕緣層93例如亦可具有積層複數個絕緣膜而成之構造。在柱狀導電體91與電極層50之間介置電容C
1。該例中，在配線95與配線97之間，複數個電容C
1並聯地配置。電容元件CE3在端子T
C1與配線97之間具有電容ΣC
1。如圖8所示，配線95例如以與沿X方向延伸之電極層50交叉之方式設置，且於柱狀導電體91之上方沿Y方向延伸。柱狀導電體91經由接觸插塞49而連接於配線95。再者，於圖8中，將配線95之一部分切除，而省略表示頂蓋層47。例如，設置複數條配線95，且分別連接於端子T
C1。即，針對每條配線95設置電容元件CE3。電容元件CE3具有依存於與電容元件CE3連接之柱狀導電體91之數量的電容值。又，配線97亦可連接於接地電位。[第2實施形態]圖9係表示第2實施形態之電容元件CE4之模式剖視圖。電容元件CE4具備於Z方向上積層之複數個電極層120、以及接觸插塞C
PA及C
PB。電極層120例如經由層間絕緣層121而積層於源極層110之上。源極層110例如為設置於基板表層之導電層。電極層120具有形成為階梯狀之2個端部，且分別電性連接於接觸插塞C
PA及C
PB。電極層120包含連接於接觸插塞C
PA之電極層120
A、及連接於接觸插塞C
PB之電極層120
B。電極層120
A及120
B係交替地積層。電極層120例如為含有鎢等之金屬層。又，電極層120例如亦可為低電阻之多晶矽層。層間絕緣層121例如為氧化矽層。而且，在電極層120A及電極層120B之間介置電極間電容C
AB。電容元件CE4在接觸插塞C
PA及C
PB之間具有電容ΣC
ABN。此處，N為正整數，C
ABN為自源極層110起位於第N位之電極間電容。圖10係表示比較例之電容元件CE5之模式剖視圖。電容元件CE5具備於Z方向上積層之複數個電極層120、複數個接觸插塞C
PA、及複數個接觸插塞C
PB。電極層120例如經由層間絕緣層121而積層於源極層110之上。電極層120具有形成為階梯狀之端部，且分別電性連接於接觸插塞C
PA及C
PB。電極層120包含連接於接觸插塞C
PA之電極層120
A、及連接於接觸插塞C
PB之電極層120
B。電極層120
A及120
B係交替地積層。接觸插塞C
PA連接於端子T
CA，接觸插塞C
PB連接於端子T
CB。電容元件CE5在端子T
CA及T
CB之間具有電容ΣC
ABN。於電容元件CE5中，在電極層120之各個端部，各電極層120與1個接觸插塞C
PA或C
PB連接。因此，於各電極層120之端部，需要包含與接觸插塞C
PA或C
PB之連接邊限的台階寬度。因此，若電極層120之積層數增加，則Y方向上之階梯之寬度變寬，從而電容元件CE5於晶片面上之佔有面積變大。相對於此，於電容元件CE4中，連接於電極層120
A及120
B之接觸插塞C
PA及C
PB分別為1個。因此，能夠減小連接邊限，從而能夠使電極層120之階梯寬度更窄。藉此，能夠減小電容元件CE4於晶片面上之佔有面積。其次，參照圖11～圖18，對電容元件CE4之製造方法進行說明。圖11～圖18係表示第2實施形態之電容元件CE4之製造過程的模式剖視圖。圖11係表示形成於源極層110之上之積層體130之模式剖視圖。積層體130包含複數個層間絕緣層121、複數個導電層220、及絕緣層123。層間絕緣層121與導電層220係於Z方向上交替地積層。層間絕緣層121例如為氧化矽層，導電層220例如為含有鎢之金屬層。絕緣層123例如為氮化矽層，且形成於層間絕緣層121之最上層之上。圖12(a)係表示積層體130之上表面之模式俯視圖。圖12(b)係沿著圖12(a)中所示之B-B線之積層體130之模式剖視圖。於積層體130之上表面設置遮罩125。遮罩125例如為光阻劑，使用光微影法而圖案化為特定之形狀。如圖12(a)所示，遮罩125包含第1部分125a、第2部分125b、及第3部分125c。第2部分125b自第1部分125a朝-X方向延伸，第3部分125c自第1部分125a朝X方向延伸。第2部分125b及125c係以於Y方向上交替地配置且分別朝-X方向及X方向延伸之方式設置。如圖12(b)所示，藉由使用遮罩125之乾式蝕刻而將絕緣層123、層間絕緣層121及導電層220
T選擇性地去除，從而形成第1階差。導電層220
T係導電層220之最上層。該蝕刻係例如於將絕緣層123及121相對於導電層220
T選擇性地去除之後，將導電層220
T相對於層間絕緣層121選擇性地去除之條件下實施。以下之蝕刻亦係同樣地實施。圖13(a)係表示積層體130之上表面之模式俯視圖。圖13(b)係沿著圖13(a)中所示之C-C線之積層體130之模式剖視圖。於積層體130之上表面設置遮罩127。圖13(a)所示之遮罩127具有較遮罩125之第1部分125a寬之X方向之寬度，且覆蓋於圖12(b)所示之蝕刻中形成於導電層220
T之左端之第1階差。如圖13(b)所示，於遮罩127之左側，將導電層220
T-1及導電層220
T-2選擇性地去除。另一方面，於遮罩127之右側，將導電層220
T及導電層220
T-1選擇性地去除。藉此，於導電層220
T及220
T-1之右端形成第2階差，於導電層220
T-1及220
T-2之左端形成第3階差。圖14(a)係表示積層體130之上表面之模式俯視圖。圖14(b)係沿著圖14(a)中所示之D-D線之積層體130之模式剖視圖。於積層體130之上表面設置遮罩129。如圖14(a)所示，遮罩129具有較遮罩127寬之X方向之寬度，且覆蓋於圖13(b)所示之蝕刻步驟中形成之第1階差、第2階差及第3階差。如圖14(b)所示，於遮罩129之右側，將導電層220
T-2及導電層220
T-3選擇性地去除，而形成第4階差。另一方面，於遮罩129之左側，將導電層220
T-3及導電層220
T-4選擇性地去除，而形成第5階差。如此，藉由反覆進行積層體130之上表面上之遮罩之形成、及導電層220之選擇蝕刻，而將積層體130之右端及左端加工成階梯狀。圖15(a)係表示具有形成為階梯狀之右端及左端之積層體130之上表面的模式俯視圖。圖15(b)係沿著圖15(a)中所示之E-E線之積層體130之剖視圖。如圖15(a)所示，於積層體130之右端及左端例如形成第1階差～第12階差。又，藉由使用圖12(a)所示之遮罩125，而於積層體130之右端及左端，第奇數個階差與第偶數個階差之配置以於Y方向上交替地更替之方式形成。如圖15(b)所示，以第1階差包含1個導電層220T之端面且第2階差～第12階差分別包含2個導電層220之端面之方式形成。圖16係表示設置有第1階差～第12階差之積層體130之模式剖視圖。於各階差上形成絕緣層131，進而，形成覆蓋積層體130之絕緣層135。絕緣層131例如為氮化矽層，絕緣層135例如為氧化矽層。絕緣層135之上表面係例如使用CMP(Chemical Mechanical Polishing，化學機械拋光)而平坦化。絕緣層131例如係藉由如下方式形成：於形成覆蓋積層體130之氮化矽層之後，藉由各向異性乾式蝕刻，殘留形成於第1階差～第12階差之側面之部分而將該氮化矽層選擇性地去除。此時，於第2階差～第12階差，絕緣層131係以上下積層之導電層220之上層側之端面露出之方式形成。圖17係表示被絕緣層135覆蓋之積層體130之上表面的模式俯視圖。如圖17所示，形成自絕緣層135之上表面至源極層110之狹縫ST。進而，於狹縫ST之內部形成絕緣層137。狹縫ST設置於第1階差～第12階差之奇數段與偶數段在Y方向上更替之部分之交界(參照圖15(a))。又，由狹縫ST分斷之導電層220成為電極層120A及120B(參照圖9)。圖18(a)係表示電性連接於積層體130之接觸插塞C
PA及C
PB之模式俯視圖。接觸插塞C
PA及C
PB係設置於與積層體130之端部連通之接觸孔內之金屬層。接觸插塞C
PA及C
PB例如含有鎢。如圖18(a)所示，於狹縫ST間，接觸插塞C
PA設置於積層體130之一端部，接觸插塞C
PB設置於另一端部。如圖18(b)所示，接觸插塞C
PA電性連接於在積層體130之階梯狀之端部露出之電極層120
A之一部分。此時，絕緣層131覆蓋電極層120
B之端部，而與接觸插塞C
PA電性絕緣。接觸插塞C
PB電性連接於在積層體130之階梯狀之端部露出之電極層120
B之一部分。此時，絕緣層131覆蓋電極層120
A之端部，而與接觸插塞C
PB電性絕緣。其次，參照圖19(a)～(c)，對第2實施形態之變化例之電容元件CE4之製造方法進行說明。圖19(a)～(c)係表示第2實施形態之變化例之電容元件CE4之製造過程的模式剖視圖。圖19(a)～(c)係表示積層體130之一部分之模式剖視圖。如圖19(a)所示，於積層體130之端部形成第1階差～第12階差(參照圖15(b))。繼而，如圖19(b)所示，對導電層220之各端部進行蝕刻而形成凹槽部220
R。凹槽部220
R例如係藉由濕式蝕刻等各向同性蝕刻而形成。該蝕刻係於層間絕緣層121具有充分之蝕刻耐性之條件下實施。如圖19(c)所示，以埋入凹槽部220R之方式形成絕緣層131。例如，與圖16所示之例相比，絕緣層131係僅埋入至凹槽部220
R之部分較厚地形成。藉此，能夠提高接觸插塞C
PA及C
PB與電極層120之間之絕緣耐壓。即，能夠實現絕緣耐壓更高之電容元件CE4。電容元件CE4並不限定於上述之例，例如狹縫ST無需直線性地形成。又，狹縫ST亦可根據在設計上對電容元件CE4所要求之電容值而改變其數量及形狀。於電容元件CE4中，將2個導電層220設為一對而形成第1階差～第12階差，且於各階差中使端面露出之一對中之下層側形成絕緣層131。藉此，能夠於電極層120之偶數層及奇數層分別自行對準地連接接觸插塞C
PA及C
PB。其結果，與在各階差分別使接觸插塞連接之情形相比，能夠大幅地縮小階梯狀之端部之面積。進而，於本實施形態中，僅藉由導電層220及絕緣層135之圖案化便能夠分別製作記憶體區域及電容元件CE4，因此，能夠實現製造步驟之合理化、及削減製造成本。[第3實施形態]圖20係表示第3實施形態之記憶裝置2之模式剖視圖。記憶裝置2具有於表層設置有驅動記憶胞之電路DC的基板5、及設置於電路DC之上方之記憶體區域MR。在記憶體區域MR與電路DC之間配置配線D0～D2及源極線140。電路DC包含複數個電晶體Tr，電晶體Tr間係藉由STI而電性絕緣。電晶體Tr例如為包含源極汲極區域SD、閘極電極GE及閘極絕緣膜GI之MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型FET(field-effect transistor，場效應電晶體)，源極汲極區域SD例如經由接觸插塞CP0而電性連接於配線D0。閘極電極GE亦係於未圖示之部分電性連接於另一配線D0。配線D0、D1、D2經由接觸插塞CP1及CP2而相互連接。又，配線D0、D1、D2及源極線140係藉由層間絕緣膜155而電性絕緣。源極線140位於配線D2與選擇閘極30之間，例如，設置成於X方向、Y方向上擴展之平板狀。字元線20、選擇閘極30及40係經由層間絕緣膜而積層於源極線140之上。記憶裝置2進而包含並排配置於記憶體區域MR之電容元件CE1。電容元件CE1包含配置於絕緣層145之上之柱狀導電體43及45。柱狀導電體43及45分別連接於配線63及65。絕緣層145例如係以將設置於源極線140之開口之內部埋入之方式配置。電容元件CE1之電極層50係積層於絕緣層145之上方。電極層50例如與字元線20、選擇閘極30及40同時形成，電極層50分別位於與字元線20、選擇閘極30及40中之任一個大致相同之位階(例如，位於自源極線140起之Z方向之高度成為大致相同之位階)。如圖20所示，於記憶裝置2中，例如，未設置導電體60，狹縫ST之內部由絕緣層147埋入。絕緣層147將於Y方向上相鄰之字元線20間及選擇閘極間電性絕緣。又，絕緣層147將電容元件CE1與記憶體區域MR之間電性絕緣。如此，藉由將電路DC配置於記憶體區域MR及電容元件CE1之下，能夠實現記憶裝置2之大電容化或晶片尺寸之縮小。再者，實施形態並不限定於上述之例，例如，亦可代替電容元件CE1而配置電容元件CE4。對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。[相關申請案]本申請案享有以日本專利申請案2017-53512號(申請日：2017年3月17日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1 記憶裝置 2 記憶裝置 5 基板 10 源極層 15 絕緣層 20 字元線 23 通道層 25 記憶體層 27 頂蓋層 30 選擇閘極 33 接觸插塞 35 位元線 37 接觸插塞 40 選擇閘極 43 柱狀導電體 45 柱狀導電體 47 頂蓋層 49 接觸插塞 50 電極層 53 絕緣層 54 絕緣層 55 絕緣層 60 導電體 61 絕緣層 63 配線 63a 第1部分 63b 第2部分 65 配線 65a 第1部分 65b 第2部分 67 配線 67a 第1部分 67b 第2部分 67c 第3部分 73 柱狀導電體 75 柱狀導電體 77 絕緣層 79 絕緣層 83 柱狀導電體 85 柱狀導電體 87 絕緣層 89 絕緣層 91 柱狀導電體 93 絕緣層 95 配線 97 配線 101 接觸插塞 103 接觸插塞 105 接觸插塞 107 接觸插塞 110 源極層 120 電極層 120
A電極層 120
B電極層 121 層間絕緣層 123 絕緣層 125 遮罩 125a 第1部分 125b 第2部分 125c 第3部分 127 遮罩 129 遮罩 130 積層體 131 絕緣層 135 絕緣層 137 絕緣層 140 源極線 145 絕緣層 147 絕緣層 150 電極層 155 絕緣層 220 導電層 220
R凹槽部 220
T導電層 220
T-1導電層 220
T-2導電層 220
T-3導電層 220
T-4導電層 C
1電容 C
2電容 C
3電容 C
4電容 C
AB電極間電容 C
ABN電極間電容 CE1 電容元件 CE2 電容元件 CE3 電容元件 CE4 電容元件 CE5 電容元件 CP0 接觸插塞 CP1 接觸插塞 CP2 接觸插塞 C
PA接觸插塞 C
PB接觸插塞 CR 被動區域 C
T1端子間電容 C
T2端子間電容 D0 配線 D1 配線 D2 配線 DC 電路 GE 閘極電極 GI 閘極絕緣膜 HUP 引出部 MR 記憶體區域 PR 周邊區域 SD 源極汲極區域 ST 狹縫 T
C1端子 T
C2端子 T
CA端子 T
CB端子 Tr 電晶體 X 軸 Y 軸 Z 軸
圖1(a)及(b)係表示第1實施形態之記憶裝置之模式圖。圖2係表示第1實施形態之記憶裝置之記憶體區域之模式俯視圖。圖3係表示第1實施形態之電容元件之模式剖視圖。圖4係表示第1實施形態之電容元件之配線之模式俯視圖。圖5係表示第1實施形態之第1變化例之電容元件的模式剖視圖。圖6係表示第1實施形態之第1變化例之電容元件之配線的模式俯視圖。圖7係表示第1實施形態之第2變化例之電容元件的模式剖視圖。圖8係表示第1實施形態之第2變化例之電容元件之配線的模式俯視圖。圖9係表示第2實施形態之電容元件之模式剖視圖。圖10係表示比較例之電容元件之模式剖視圖。圖11係表示第2實施形態之電容元件之製造過程的模式剖視圖。圖12(a)～圖15(b)係表示繼圖11之後之製造過程的模式圖。圖16係表示繼圖15(b)之後之製造過程的模式剖視圖。圖17係表示繼圖16之後之製造過程的模式俯視圖。圖18(a)及(b)係表示繼圖17之後之製造過程的模式圖。圖19(a)～(c)係表示第2實施形態之變化例之電容元件之製造過程的模式剖視圖。 圖20係表示第3實施形態之記憶裝置之模式剖視圖。
Claims (8)
- 一種電容元件，其具備：複數個第1電極層，其等在第1方向上積層；第1導電體，其貫通上述複數個第1電極層而於上述第1方向上延伸；以及第1絕緣層，其沿著上述第1導電體於上述第1方向上延伸，且位於上述第1導電體與上述複數個第1電極層之間；且該電容元件包含分別設置於上述第1導電體與上述複數個第1電極層之間的第1電容。
- 如請求項1之電容元件，其進而具備：第2導電體，其於上述第1方向上貫通上述複數個第1電極層；以及第2絕緣層，其沿著上述第2導電體於上述第1方向上延伸，且位於上述第2導電體與上述複數個第1電極層之間；且該電容元件包含第2電容，該第2電容連接於上述第1電容，且位於上述第2導電體與上述複數個第1電極層之間。
- 如請求項2之電容元件，其進而具備：複數個第2電極層，其等在上述第1方向上積層；第3導電體，其於上述第1方向上貫通上述複數個第2電極層；第3絕緣層，其沿著上述第3導電體於上述第1方向上延伸，且位於上述第3導電體與上述複數個第2電極層之間； 第4導電體，其於上述第1方向上貫通上述複數個第2電極層；以及第4絕緣層，其沿著上述第4導電體於上述第1方向上延伸，且位於上述第4導電體與上述複數個第2電極層之間；且該電容元件包含：第3電容，其連接於上述第2電容，且位於上述第3導電體與上述複數個第2電極層之間；以及第4電容，其連接於上述第3電容，且位於上述第4導電體與上述複數個第2電極層之間。
- 如請求項1之電容元件，其進而具備配線，該配線電性連接於上述複數個第1電極層，且被上述複數個第1電極層所共有。
- 一種電容元件，其具備：第1電極層；第2電極層，其經由第1層間絕緣層而積層於上述第1電極層上；第3電極層，其經由第2層間絕緣層而積層於上述第2電極層上；第4電極層，其經由第3層間絕緣層而積層於上述第3電極層上；第5絕緣層，其於電極層之一端部側露出第奇數個上述第1電極層及上述第3電極層之端面，且覆蓋第偶數個上述第2電極層及上述第4電極層之端面；第6絕緣層，其於電極層之另一端部側露出第偶數個上述第2電極層及上述第4電極層之端面，且覆蓋第奇數個上述第1電極層及上述第3電極層之端面；第1接觸插塞，其於電極層之一端部側，共通地設置於所露出之上述 第1電極層及上述第3電極層之端面，且電性連接於上述第1電極層及上述第3電極層；以及第2接觸插塞，其於電極層之另一端部側，共通地設置於所露出之上述第2電極層及上述第4電極層之端面，且電性連接於上述第2電極層及上述第4電極層。
- 一種記憶裝置，其具備並排配置於基底層上之記憶體區域及電容元件區域，上述記憶體區域包含：複數個第1電極層，其等在第1方向上積層於上述基底層上；第1導電體，其貫通上述複數個第1電極層而於上述第1方向上延伸，且與上述基底層電性連接；以及第1絕緣層，其沿著上述第1導電體於上述第1方向上延伸，且位於上述第1導電體與上述複數個第1電極層之間；且上述電容元件區域包含：複數個第2電極層，其等在上述第1方向上積層於上述基底層上；第2導電體，其貫通上述複數個第2電極層而於上述第1方向上延伸，且與上述基底層電性絕緣；以及第2絕緣層，其沿著上述第2導電體於上述第1方向上延伸，且位於上述第2導電體與上述複數個第2電極層之間。
- 如請求項6之記憶裝置，其中上述複數個第1電極層中之1個與上述複數個第2電極層中之1個於上述第1方向上位於大致相同之位階。
- 如請求項6或7之記憶裝置，其中上述電容元件區域進而包含第3導電體及第3絕緣層，該第3導電體貫通上述複數個第2電極層而於上述第1方向上延伸，且與上述基底層電性絕緣，該第3絕緣層沿著上述第3導電體於上述第1方向上延伸，且位於上述第3導電體與上述複數個第2電極層之間，且上述第2導電體連接於第1配線，上述第3導電體連接於與上述第1配線不同之第2配線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017053512A JP2018157106A (ja) | 2017-03-17 | 2017-03-17 | 記憶装置および容量素子 |
| JP??2017-053512 | 2017-03-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201836159A TW201836159A (zh) | 2018-10-01 |
| TWI645571B true TWI645571B (zh) | 2018-12-21 |
Family
ID=63520686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106124854A TWI645571B (zh) | 2017-03-17 | 2017-07-25 | Memory device and capacitor |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10199375B2 (zh) |
| JP (1) | JP2018157106A (zh) |
| CN (1) | CN108630685B (zh) |
| TW (1) | TWI645571B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019212687A (ja) * | 2018-05-31 | 2019-12-12 | 東芝メモリ株式会社 | 半導体メモリ |
| KR102460073B1 (ko) * | 2018-12-11 | 2022-10-28 | 삼성전자주식회사 | 채널 홀을 갖는 반도체 소자 |
| US11527473B2 (en) | 2019-11-12 | 2022-12-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device including capacitor |
| KR20210057351A (ko) | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 메모리 장치 |
| CN113632230B (zh) * | 2020-03-09 | 2024-03-05 | 铠侠股份有限公司 | 半导体存储装置及半导体存储装置的制造方法 |
| JP2021150415A (ja) * | 2020-03-18 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| TWI736315B (zh) * | 2020-06-12 | 2021-08-11 | 華邦電子股份有限公司 | 具有防護柱的半導體記憶裝置及其製造方法 |
| JP2022041699A (ja) * | 2020-09-01 | 2022-03-11 | キオクシア株式会社 | 半導体装置 |
| WO2022061796A1 (en) * | 2020-09-27 | 2022-03-31 | Yangtze Memory Technologies Co., Ltd. | On-chip capacitors in three-dimensional semiconductor devices and methods for forming the same |
| KR20220082613A (ko) * | 2020-12-10 | 2022-06-17 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| JP2022143282A (ja) * | 2021-03-17 | 2022-10-03 | キオクシア株式会社 | 半導体装置及びその製造方法 |
| KR20230017619A (ko) * | 2021-07-28 | 2023-02-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130051126A1 (en) * | 2011-08-22 | 2013-02-28 | Micron Technology, Inc. | Capacitors, apparatus including a capacitor and methods for forming a capacitor |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19640271C1 (de) * | 1996-09-30 | 1998-03-05 | Siemens Ag | Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung |
| JP2000124331A (ja) * | 1998-10-20 | 2000-04-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4936756B2 (ja) * | 2006-03-20 | 2012-05-23 | 京セラ株式会社 | 多層配線基板内蔵用セラミックコンデンサ素子の製造方法 |
| US9490499B2 (en) | 2006-07-19 | 2016-11-08 | Nippon Carbon Co., Ltd. | Negative electrode active material for lithium ion rechargeable battery and negative electrode using the same |
| KR101065140B1 (ko) * | 2008-03-17 | 2011-09-16 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
| CN102237364B (zh) * | 2010-04-21 | 2013-02-06 | 中国科学院微电子研究所 | 存储器件的制造方法 |
| US8643142B2 (en) | 2011-11-21 | 2014-02-04 | Sandisk Technologies Inc. | Passive devices for 3D non-volatile memory |
| KR20130070153A (ko) * | 2011-12-19 | 2013-06-27 | 에스케이하이닉스 주식회사 | 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법 |
| US9190490B2 (en) | 2013-03-15 | 2015-11-17 | Intel Corporation | Local buried channel dielectric for vertical NAND performance enhancement and vertical scaling |
| JP2014187324A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| JP2015060874A (ja) | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR102193685B1 (ko) * | 2014-05-02 | 2020-12-21 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| JP2016062950A (ja) | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP6466148B2 (ja) | 2014-11-19 | 2019-02-06 | 東芝メモリ株式会社 | 半導体記憶装置 |
| KR20170022477A (ko) * | 2015-08-20 | 2017-03-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
-
2017
- 2017-03-17 JP JP2017053512A patent/JP2018157106A/ja active Pending
- 2017-07-25 TW TW106124854A patent/TWI645571B/zh active
- 2017-08-04 CN CN201710660963.8A patent/CN108630685B/zh active Active
- 2017-09-01 US US15/694,740 patent/US10199375B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130051126A1 (en) * | 2011-08-22 | 2013-02-28 | Micron Technology, Inc. | Capacitors, apparatus including a capacitor and methods for forming a capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201836159A (zh) | 2018-10-01 |
| US10199375B2 (en) | 2019-02-05 |
| US20180269203A1 (en) | 2018-09-20 |
| CN108630685A (zh) | 2018-10-09 |
| CN108630685B (zh) | 2023-01-06 |
| JP2018157106A (ja) | 2018-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI645571B (zh) | Memory device and capacitor | |
| CN108206208B (zh) | 半导体器件及其制造方法 | |
| CN107302002B (zh) | 半导体装置及其制造方法 | |
| US9548300B2 (en) | Semiconductor device including capacitor and method for manufacturing the same | |
| US20150200199A1 (en) | Semiconductor memory device and method for manufacturing same | |
| US9209192B2 (en) | Semiconductor device and method of fabricating the same | |
| US11985822B2 (en) | Memory device | |
| KR102521580B1 (ko) | 반도체 장치 | |
| CN108155173B (zh) | 包括位线的半导体器件 | |
| CN114725065A (zh) | 半导体存储装置 | |
| US10475806B2 (en) | Semiconductor memory device including stacked body with conductivity and insulating members and method for manufacturing the same | |
| US20170263610A9 (en) | Semiconductor devices and methods of manufacturing the same | |
| JP2015060874A (ja) | 不揮発性半導体記憶装置 | |
| TW201813061A (zh) | 半導體裝置及其製造方法 | |
| US20150001602A1 (en) | Semiconductor Device Having Metal Bit Line | |
| TWI809605B (zh) | 半導體記憶體元件 | |
| CN110931457A (zh) | 包括多堆叠结构的半导体器件 | |
| US9704854B2 (en) | DC-to-DC converter and method for fabricating the same | |
| US9362168B2 (en) | Non-volatile memory device and method for manufacturing same | |
| US20240008260A1 (en) | Semiconductor devices having contact plugs | |
| CN111276509A (zh) | 集成电路含可变电阻式存储器单元及电阻单元及形成方法 | |
| US11974426B2 (en) | Semiconductor device having transistor device of three-dimensional structure | |
| US11844224B2 (en) | Memory structure and method of forming the same | |
| US9356016B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20220157142A (ko) | 반도체 메모리 장치 및 그 제조 방법 |