JP6461603B2 - チップコンデンサ、回路アセンブリ、および電子機器 - Google Patents

チップコンデンサ、回路アセンブリ、および電子機器 Download PDF

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Description

この発明は、チップコンデンサに関する。また、この発明は、チップコンデンサを備えた回路アセンブリに関する。さらに、この発明は、チップコンデンサを備えた回路アセンブリを有する電子機器に関する。
特許文献１は、基板と、基板上に配置された一対の外部電極と、基板上に形成され、一対の外部電極の間に接続された複数のキャパシタ要素と、複数のキャパシタ要素と外部電極との間にそれぞれ介装された複数のヒューズとを含むチップコンデンサを開示している。
国際公開第２０１３／１０８５５５号
この発明の一実施形態は、基板と、前記基板上に形成された一対の外部電極と、前記一対の外部電極の間に接続されたキャパシタ素子と、前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続された双方向ダイオードとを含む、チップコンデンサを提供する。
この構成によれば、チップコンデンサは、キャパシタ素子に加えて双方向ダイオードをチップ内に備えている。キャパシタ素子は、一対の外部電極間に接続されている。双方向ダイオードは、その一対の外部電極間に、キャパシタ素子に対して並列に接続されている。静電気放電等に起因するサージ電流が外部電極に入力されると、双方向ダイオードが導通する。それによって、サージ電流は、キャパシタ素子を迂回して双方向ダイオードを流れるので、キャパシタ素子を静電気破壊から保護することができる。これにより、静電破壊耐量の大きなチップコンデンサを提供することができる。
この発明の一実施形態では、前記基板が半導体基板であり、前記双方向ダイオードが、前記半導体基板内に形成された不純物拡散層を含む。この構成により、チップコンデンサの基板内に双方向ダイオードを形成できるので、キャパシタ素子および双方向ダイオードを１チップ内に備え、かつ静電破壊耐量を向上することができる。
この発明の一実施形態では、前記キャパシタ素子が、前記半導体基板内に形成された不純物拡散層からなる下部電極を含む。この構成により、半導体基板内の不純物拡散層を下部電極として利用して、静電破壊耐量を向上したチップコンデンサを構成できる。
この発明の一実施形態では、前記基板が半導体基板であり、前記キャパシタ素子が、前記半導体基板内に形成された不純物拡散層からなる下部電極を含み、前記双方向ダイオードが、前記下部電極を構成する不純物拡散層に連続した不純物拡散層を含む。
この構成により、キャパシタ素子および双方向ダイオードがいずれも半導体基板内の不純物拡散層を利用して構成される。したがって、キャパシタ素子および双方向ダイオードのための不純物拡散層を共通のプロセスによって作製することが可能であり、それによって、製造工程を簡単にすることができる。また、キャパシタ素子の下部電極を構成する不純物拡散層に連続した不純物拡散層が双方向ダイオードを構成しているので、双方向ダイオードと下部電極とを接続するための配線を別途設ける必要がない。これによっても、製造工程を簡素化できる。しかも、配線スペースを省略できるので、チップコンデンサの小型化を図ったり、キャパシタ素子の容量増加を図ったりすることができる。こうして、製造工程、サイズ、容量等に対する制約を緩和しながら、静電破壊耐量の向上されたチップコンデンサを提供できる。
たとえば、第１導電型の半導体基板内に間隔を開けて第２導電型の一対の不純物拡散層を形成すると、その一対の不純物拡散層の境界部にそれぞれｐｎ接合ダイオードが形成され、それらは半導体基板を介して逆方向に直列接続された双方向ダイオードを構成する。
前記一対の不純物拡散層のうちの一方をキャパシタ素子の下部電極として利用すれば、双方向ダイオードと下部電極とを接続するための配線を省くことができる。
この発明の一実施形態では、前記双方向ダイオードが、前記外部電極の直下の領域に形成されている部分を含む。この構成により、外部電極の直下の領域を利用して双方向ダイオードを構成できるので、基板上の領域を有効に利用できる。それによって、小型化および大容量化に有利で、かつ静電破壊耐量の大きなチップコンデンサを提供できる。
この発明の一実施形態では、前記双方向ダイオードの全部が、前記外部電極の直下の領域に形成されている。この構成によれば、双方向ダイオードの全部が外部電極の直下の領域に形成されているので、小型化および大容量化に一層有利で、かつ静電破壊耐量の大きなチップコンデンサを提供できる。
この発明の一実施形態では、前記双方向ダイオードが、前記基板上に形成されたポリシリコン膜を含む。この構成によれば、基板上に形成されたポリシリコン膜を用いて双方向ダイオードが構成されている。したがって、基板の材料は、半導体である必要がない。すなわち、半導体以外の材料の基板を用いるチップコンデンサにおいても、静電破壊耐量を向上できる。
この発明の一実施形態では、前記キャパシタ素子に接続された第１パッド部と、前記双方向ダイオードに接続された第２パッド部とをさらに含み、前記一対の外部電極の一方が、前記第１パッド部および前記第２パッド部に跨がって形成され、当該第１パッド部および当該第２パッド部を電気的に接続している。
この構成によれば、キャパシタ素子および双方向ダイオードにそれぞれ接続された第１および第２パッド部が設けられ、これらに跨がるように外部電極が形成されている。すなわち、第１および第２パッド部は外部電極によって互いに電気的に接続されている。第１および第２パッド部は、互いに分離されていて、外部電極が形成される前は、電気的に切り離されている。そこで、製造工程では、外部電極を形成する前に、第１パッド部を利用して、キャパシタ素子の容量を測定することができる。このとき、双方向ダイオードは第１パッド部に電気的に接続されていないので、双方向ダイオードの影響を排除して、キャパシタ素子の容量を測定できる。したがって、製造工程におけるキャパシタ素子容量の正確な測定を阻害することなく、静電破壊耐量の大きなチップコンデンサを提供できる。
この発明の一実施形態では、前記第１パッド部および前記第２パッド部の間に配置され、前記第１パッド部および前記第２パッド部を分離する絶縁層をさらに含み、前記外部電極が、前記絶縁層を跨いで前記第１パッド部および前記第２パッド部の両方に接合されている。この構成によれば、外部電極が、第１および第２パッド部を分離する絶縁層を跨いで、それらの両方に接合されているので、キャパシタ素子および双方向ダイオードを外部電極に並列に接続した構造を確実に形成できる。
この発明の一実施形態では、各外部電極が、前記基板の表面および側面に跨がって形成され、前記表面を覆う表面部分および前記側面を覆う側面部分を一体的に有している。
また、この発明の一実施形態は、基板と、前記基板上に形成された一対の外部電極と、前記一対の外部電極の間に接続されたキャパシタ素子とを含み、各外部電極が、前記基板の表面および側面に跨がって形成され、前記表面を覆う表面部分および前記側面を覆う側面部分を一体的に有している、チップコンデンサを提供する。
これらの構成によれば、外部電極は、基板の表面を覆う表面部分だけでなく、基板の側面（少なくとも一つの側面）を覆う側面部分を有していて、基板の表面および側面に跨がって一体的に形成されている。これにより、チップコンデンサを実装基板に半田付けするときに、外部電極が半田に接する接着面積を大きくすることができる。これにより、半田の吸着量を多くすることができるので、接着強度を向上できる。また、半田は、チップコンデンサの表面（基板の表面）から側面に回り込むように吸着するので、実装状態においては、基板の表面および側面の各方向からチップコンデンサを保持することができる。そのため、チップコンデンサの実装状態を安定化できる。
基板が半導体基板である場合には、外部電極と基板の側面との間に絶縁膜が介在されることが好ましい。これにより、外部電極と基板との絶縁状態を保つことができる。
この発明の一実施形態では、前記基板は、平面視において矩形状であり、前記外部電極が、前記基板の三方の側面の前記表面側の縁部を覆うように形成されている。この構成によれば、実装基板にチップコンデンサが実装された状態において、チップコンデンサを基板の側面の三方向から保持することができる。それにより、チップコンデンサの実装状態を一層安定化できる。
この発明の一実施形態では、前記キャパシタ素子が、前記基板上または前記基板内に形成され、前記一対の外部電極の一方に接続された下部電極と、前記下部電極に積層された容量膜と、前記容量膜に積層され、前記容量膜を挟んで前記下部電極に対向し、前記一対の外部電極の他方に接続された上部電極とを含む。
この構成によれば、基板上または基板内に形成された下部電極、それに積層された容量膜、およびそれに積層されて下部電極に対向する上部電極によって、キャパシタ素子が構成されている。下部電極および上部電極を一対の外部電極にそれぞれ接続することによって、チップコンデンサが構成される。
この発明の一実施形態では、前記基板に当該基板の主面と交差する側壁面を有するトレンチが形成されており、前記容量膜が前記トレンチの側壁面に沿って形成されている。この構成によれば、基板の主面と交差する側壁面を有するトレンチが基板に形成されていて、この基板に沿って容量膜が形成されている。それによって、容量膜を挟んで上部電極および下部電極が対向する対向面積の増大を図ることができるから、キャパシタ素子の大容量化を図ることができる。それによって、チップコンデンサの小型化または大容量化を図ることができる。
前記トレンチは、側壁面の底部に連なる底壁面を有していてもよい。また、複数のトレンチが、基板上に形成（たとえば周期的に形成）されていることが好ましく、それによって、キャパシタ素子の一層の大容量化を図ることができる。
むろん、基板の主面を平坦面として、平坦な容量膜を有するプレーナ型のキャパシタ素子を有するチップコンデンサとすることもできる。
この発明の一実施形態では、前記上部電極が、前記トレンチに埋め込まれたポリシリコン膜を含む。この構成によれば、上部電極がポリシリコン膜を含み、そのポリシリコン膜がトレンチ内に埋め込まれている。ポリシリコンは、微細なトレンチ内に良好な埋め込み性で埋め込むことができる。したがって、微細でアスペクト比（トレンチ開口幅とトレンチ深さとの比）の大きな多数のトレンチを基板の主面に形成し、かつ、ポリシリコン膜を容量膜に密着させることができる。それによって、キャパシタ素子の一層の大容量化を図ることができる。
ポリシリコン膜は、導電化処理がされたポリシリコン膜であることが好ましく、たとえば不純物を拡散して低抵抗化したポリシリコン膜であることが好ましい。
上部電極は、ポリシリコン膜に積層された金属膜をさらに含むことが好ましい。これにより、上部電極全体の抵抗率を低くできるので、チップコンデンサの等価直列抵抗を低減して、特性の向上を図ることができる。
この発明の一実施形態では、前記キャパシタ素子が、複数のキャパシタ要素を含み、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記外部電極に接続する複数のヒューズをさらに含む。この構成によれば、一つまたは複数のヒューズを選択して切断することにより、一つまたは複数のキャパシタ要素を選択的に外部電極から切り離すことができる。それによって、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
前記複数のキャパシタ要素は、容量値の異なる複数のキャパシタ要素を含むことが好ましい。これにより、ヒューズの選択的な切断によって、より多くの容量値を得ることができ、一層多数種類の容量値を共通設計のチップコンデンサで実現できる。
ヒューズは、下部電極と対応する外部電極との間に介装されてもよいし、上部電極と対応する外部電極との間に介装されてもよい。上部電極が、ポリシリコン膜および金属膜を含む積層膜からなるときには、金属膜と同一層にヒューズを形成してもよい。
この発明の一実施形態では、前記キャパシタ素子が、前記一対の外部電極の間に並列に接続された複数のキャパシタ要素を含み、前記複数のキャパシタ要素が、基本容量素子と、複数の調整容量素子とを含み、前記複数の調整容量素子が、複数のヒューズを介して、それぞれ、前記外部電極に接続されている。
この構成によれば、複数の調整容量素子が複数のヒューズをそれぞれ介して外部電極に接続されているので、ヒューズを選択的に切断することにより、一つまたは複数の調整容量素子を選択的に外部電極から切り離すことができる。これにより、基本容量素子の容量と、ヒューズを介して外部電極に接続された調整容量素子の容量とで、チップコンデンサの全体の容量が決定する。基本容量素子は、ヒューズを介することなく外部電極に接続しておけばよい。
たとえば、いずれのヒューズも切断されていない状態で、上部電極と下部電極との間の容量値を測定し、その測定結果に応じて、所望の容量値に合わせ込むように、切断すべきヒューズ（すなわち、切り離すべき調整容量素子）を選択してもよい。そして、その選択されたヒューズを切断することにより、所望の容量値に高精度に合わせ込まれたチップコンデンサを得ることができる。
この発明の一実施形態では、前記複数の調整容量素子が、互いに平行な短冊形状を有し、前記一対の外部電極の一方側に一端を整列させて、長さの順に配列されており、前記基本容量素子が、前記複数の調整容量素子のうち、最短の長さの調整容量素子に隣接して前記一方の外部電極に接続される接続部と、前記接続部と一体的に、前記複数の調整容量素子を回避するように形成され、前記一対の外部電極の他方に向かうに従って幅広になる主要部とを含む。
この構成によれば、互いに平行な短冊形状の調整容量素子が、一端を外部電極の一方の側に揃えた状態で、長さの順に配列されている。一方、基本容量素子は、最も短い調整容量素子の隣に外部電極への接続部を有し、調整容量素子が配置されていないスペースに主要部を有している。この主要部は、調整容量素子が配置されていないスペースの形状に合わせて、接続部から離れるに従って幅広になっている。こうして、基板上の限られた領域を効率的に利用して、調整容量素子および基本容量素子を配置することができる。それによって、小型で大容量のチップコンデンサを実現できる。
最も長い調整容量素子の隣に接続部を配置する構成も考えられる。しかし、この構成では、接続部は、長い調整容量素子を回り込んで、複数の調整容量素子が配置されていない空きスペースに配置された主要部へと到達する必要がある。したがって、接続部の長さが長くなるので、チップコンデンサの等価直列抵抗が高くなるおそれがある。最も短い調整容量素子の隣に接続部を配置することで、その問題を回避して、優れた特性のチップコンデンサを提供できる。
双方向ダイオードを備える構成の場合には、前記基本容量素子に隣接して、前記調整容量素子とは反対側に、前記双方向ダイオードを前記外部電極に接続する配線パターンが前記基板上に形成されていてもよい。
また、前記チップコンデンサは、前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続された抵抗素子を含んでいてもよい。
この発明の一実施形態は、前述のような特徴を有するチップコンデンサと、前記基板の表面に対向する実装面に、前記外部電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリを提供する。
この発明の一実施形態では、前記チップコンデンサが、前記表面部分および前記側面部分を一体的に有する外部電極を備えており、前記半田が前記外部電極の前記表面部分および前記側面部分を覆うように形成されている。これにより、信頼性の高い回路アセンブリを提供できる。
この発明の一実施形態は、前述のような回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器を提供する。
図１Ａは、この発明の一実施形態に係るチップコンデンサの模式的な斜視図である。 図１Ｂは、チップコンデンサが実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図１Ｃは、実装基板に実装された状態のチップコンデンサを素子形成面側から見た模式的な平面図（図１Ｂの構成の底面図）である。 図２Ａは、チップコンデンサの内部構成を説明するための平面図である。 図２Ｂは、チップコンデンサの内部構成を説明するための平面図である。 図２Ｃは、チップコンデンサの内部構成を説明するための平面図である。 図３は、チップコンデンサの内部構成を示す断面図（図２ＡのIII−III断面図）である。 図４は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図５は、前記チップコンデンサに内蔵された双方向ダイオードの働きを説明するための電気回路図である。 図６は、チップコンデンサの内部の電気的構成を示す回路図である。 図７は、チップコンデンサの製造工程の一例を説明するための流れ図である。 図８Ａ〜図８Ｃは、チップコンデンサ内に備えられたヒューズを切断する工程を説明するための断面図である。 図９Ａ〜図９Ｃは、チップコンデンサの総容量の測定および外部電極の形成を説明するための断面図である。 図１０Ａは、この発明の第２の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１０Ｂは、前記第２の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１０Ｃは、前記第２の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１１は、この発明の第３の実施形態に係るチップコンデンサの構成を説明するための断面図（図１２のXI−XI断面図）である。 図１２Ａ、図１２Ｂおよび図１２Ｃは、前記第３の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１２Ｂは、前記第３の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１２Ｃは、前記第３の実施形態に係るチップコンデンサの内部構成を説明するための平面図である。 図１３は、この発明の第４の実施形態に係るチップコンデンサの構成を示す断面図である。 図１４は、この発明の第５の実施形態に係るチップコンデンサの構成を説明するための断面図である。 図１５は、この発明の第６の実施形態に係るチップコンデンサの構成を説明するための断面図である。 図１６は、この発明の第７の実施形態に係るチップコンデンサの構成を説明するための断面図である。 図１７は、この発明の第８の実施形態に係るチップコンデンサの構成を示す断面図である。 図１８は、この発明の第９の実施形態に係るチップコンデンサの構成を示す断面図である。 図１９は、この発明の第１０の実施形態に係るチップコンデンサの構成を説明するための断面図である。 図２０は、この発明の第１１の実施形態に係るチップコンデンサの構成を示す断面図である。 図２１は、この発明の第１２の実施形態に係るチップコンデンサの構成を示す断面図である。 図２２（ａ）は、この発明の参考例の実施形態に係るチップ部品の構成を説明するための模式的な斜視図であり、図２２（ｂ）は、前記チップ部品が回路基板に実装された状態を示す模式的な側面図である。 図２３は、図２２（ａ）の切断面XXIII-XXIIIから見た前記チップ部品の断面図である。 図２４は、複合素子の電気回路図である。 図２５は、前記複合素子の抵抗の平面図であり、第１配線膜、第２配線膜および抵抗回路網の平面視の構成を示す図である。 図２６Ａは、前記抵抗の一部分を拡大して描いた平面図である。 図２６Ｂは、前記抵抗における抵抗体の構成を説明するために描いた図２６ＡのＢ−Ｂに沿う長さ方向の縦断面図である。 図２６Ｃは、前記抵抗における抵抗体の構成を説明するために描いた図２６ＡのＣ−Ｃに沿う幅方向の縦断面図である。 図２７は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図２８（ａ）は、前記チップ部品の平面図の一部分を拡大して描いたヒューズ膜を含む領域の部分拡大平面図であり、図２８（ｂ）は、図２８（ａ）のＢ−Ｂに沿う断面構造を示す図である。 図２９は、この発明の参考例の実施形態に係る抵抗の電気回路図である。 図３０は、この参考例の他の実施形態に係る抵抗の電気回路図である。 図３１は、この参考例のさらに他の実施形態に係る抵抗の電気回路図である。 図３２は、前記チップ部品の模式的な断面図であって、抵抗部分を示している。 図３３は、前記複合素子のダイオードの平面図である。 図３４は、図３３の切断面XXXIV−XXXIVから見た前記ダイオードの断面図である。 図３５は、図３３の切断面XXXV−XXXVから見た前記ダイオードの断面図である。 図３６は、前記ダイオードにおいてカソード電極膜およびアノード電極膜ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図３７は、前記ダイオードの内部の電気的構造を示す電気回路図である。 図３８は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図３９は、前記チップ部品の製造工程の一例を説明するための工程図である。 図４０は、半導体ウエハに溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図４１（ａ）は、前記溝が形成された後の半導体ウエハの模式的な平面図であり、図４１（ｂ）は、図４１（ａ）における一部の拡大図である。 図４２Ａは、前記チップ部品の製造工程途中の構成を示す断面図である。 図４２Ｂは、図４２Ａの次の工程を示す図である。 図４２Ｃは、図４２Ｂの次の工程を示す図である。 図４３は、ポリイミドのシートを前記半導体ウエハに貼り付ける状態を示す図解的な斜視図である。 図４４Ａおよび図４４Ｂは、ＡｌＳｉ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。 図４５は、ダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。 図４６は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。 図４７は、前記チップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図４８は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
＜この発明の実施形態＞
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａは、この発明の一実施形態に係るチップコンデンサ１の模式的な斜視図である。チップコンデンサ１は、微小なチップ部品であって、直交する二辺（長辺８１および短辺８２）がそれぞれ０．４ｍｍ以下、０．２ｍｍ以下の矩形である。より具体的には、長さＬ（長辺８１の長さ）が約０．３ｍｍ、幅Ｗ（短辺８２の長さ）が約０．１５ｍｍ、厚さＴが約０．１ｍｍであってもよい。むろん、これらの数値は、一例であり、たとえば、平面視において、０．４ｍｍ×０．２ｍｍ、または０．２ｍｍ×０．１ｍｍなどの矩形形状を有していてもよい。
チップコンデンサ１の製造に際しては、半導体ウエハ（半導体基板。たとえばシリコンウエハ）上に多数個のチップコンデンサが格子状に形成され、その後、ウエハにチップ分割溝が形成される。さらに、ウエハが裏面からチップ分割溝に到達するまで研磨される。これにより、ウエハが、複数のチップコンデンサ１に分割される。ウエハを裏面から研磨する代わりに、チップ分割溝の底部をダイシングして、個々のチップコンデンサ１に分割してもよい。
チップコンデンサ１は、その本体部分を構成する基板２と、外部接続電極としての第１外部電極３および第２外部電極４と、第１外部電極３および第２外部電極４によって外部接続されるキャパシタ素子５と、キャパシタ素子５に対して並列に第１および第２外部電極３，４間に接続された双方向ダイオード５０とを含む。基板２は、この実施形態では、シリコン基板等の半導体基板である。
チップコンデンサ１の本体部分を構成する基板２は、ほぼ直方体のチップ形状を有している。図１Ａの姿勢において上面を成している基板２の表面は、素子形成面２Ａである。素子形成面２Ａは、基板２においてキャパシタ素子５が形成されている側の表面であり、ほぼ長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、ほぼ同寸法および同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および短辺８２は、矩形状の表面周縁８５を形成している。
基板２は、素子形成面２Ａおよび裏面２Ｂに加えて、複数の側面２Ｃ，２Ｄ，２Ｅ，２Ｆを有している。当該複数の側面２Ｃ，２Ｄ，２Ｅ，２Ｆは、素子形成面２Ａにそれぞれ交差（具体的には直交）して裏面２Ｂへと延びて、素子形成面２Ａおよび裏面２Ｂを繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図１Ａにおける手前側）の短辺８２の間に形成されており、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図１Ａにおける右奥側）の短辺８２の間に形成されている。側面２Ｃおよび２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図１Ａにおける左奥側）の長辺８１の間に形成されており、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図１Ａにおける右手前側）の長辺８１の間に形成されている。側面２Ｅ，２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃ，２Ｄは、側面２Ｅ，２Ｆと交差（具体的には直交）しており、側面２Ｃ，２Ｄ，２Ｅ，２Ｆは、いずれも、素子形成面２Ａおよび裏面２Ｂと直交している。換言すれば、素子形成面２Ａ、裏面２Ｂ、側面２Ｃ〜２Ｆは、隣り合う面同士が直交している。ただし、たとえば、隣り合う側面２Ｃ，２Ｆ；２Ｆ，２Ｄ；２Ｄ，２Ｅ；２Ｅ，２Ｃがそれぞれ交差して形成する稜線部は、平面または湾曲面によって面取りされていてもよい。
素子形成面２Ａおよび側面２Ｃ〜２Ｆは、それぞれの面のほぼ全域がパッシベーション膜４０で覆われている。そのため、厳密には、素子形成面２Ａおよび側面２Ｃ〜２Ｆは、パッシベーション膜４０の内側に位置していて、外部には露出していない。さらに、チップコンデンサ１は、パッシベーション膜４０を覆う樹脂膜４１を有している。樹脂膜４１は、素子形成面２Ａ上のパッシベーション膜４０の全域（表面周縁８５およびその内側領域）を覆っている。
第１外部電極３および第２外部電極４は、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順序で素子形成面２Ａ上に積層することによって構成されている。第１外部電極３および第２外部電極４は、表面周縁８５を覆うように、素子形成面２Ａと側面２Ｃ〜２Ｆとに跨がって形成されている。より具体的には、第１外部電極３は、素子形成面２Ａと、３つの側面２Ｃ，２Ｅ，２Ｆとに跨がって一体的に形成されている。すなわち、第１外部電極３は、素子形成面２Ａを覆う表面部分３ａと、３つの側面２Ｃ，２Ｅ，２Ｆとを覆う側面部分３ｂとを有し、それらは表面周縁８５を跨がって連続して形成されて一体化している。同様に、第２外部電極４は、素子形成面２Ａと、３つの側面２Ｄ，２Ｅ，２Ｆとに跨がって一体的に形成されている。すなわち、第２外部電極４は、素子形成面２Ａを覆う表面部分４ａと、３つの側面２Ｄ，２Ｅ，２Ｆを覆う側面部分４ｂとを有し、それらは表面周縁８５を跨がって連続して形成されて一体化している。
第１および第２外部電極３，４の表面部分３ａ，４ａは、素子形成面２Ａ両端部の矩形領域を覆うように形成されている。第１外部電極３の側面部分３ｂは、３つの側面２Ｅ，２Ｃ，２Ｆに跨がって連続しており、それらの側面の素子形成面２Ａ側の縁部の所定幅の帯状領域に形成されている。側面２Ｅ，２Ｆでは、側面部分３ｂは、表面部分３ａと整合するように、側面２Ｃ側の端部領域に形成されている。同様に、第２外部電極４の側面部分４ｂは、３つの側面２Ｅ，２Ｄ，２Ｆに跨がって連続しており、それらの側面の素子形成面２Ａ側の縁部の所定幅の帯状領域に形成されている。側面２Ｅ，２Ｆでは、側面部分４ｂは、表面部分４ａと整合するように、側面２Ｄ側の端部領域に形成されている。このように、第１外部電極３の側面部分３ｂは、チップコンデンサ１の一方の短辺８２（側面２Ｃ寄りの短辺）およびその両側の一対の長辺８１に沿う三方の側面２Ｃ，２Ｅ，２Ｆを覆うように一体的に形成されている。一方、第２外部電極４の側面部分４ｂは、チップコンデンサ１の他方の短辺８２（側面２Ｄ寄りの短辺）およびその両側の一対の長辺８１に沿う三方の側面２Ｄ，２Ｅ，２Ｆを覆うように一体的に形成されている。これにより、基板２の長手方向両端部において側面同士が交わる各コーナー部７は、第１外部電極３または第２外部電極４によって覆われている。
第１外部電極３および第２外部電極４は、素子形成面２Ａの法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第１外部電極３は、平面視において、ほぼ長方形形状を有しており、互いに平行な一対の長辺３Ａおよび互いに平行な一対の短辺３Ｂを有し、長辺３Ａと短辺３Ｂとが直交している。同様に、第２外部電極４は、平面視において、ほぼ長方形形状を有しており、互いに平行な一対の長辺４Ａおよび互いに平行な一対の短辺４Ｂを有し、長辺４Ａと短辺４Ｂとが直交している。第１外部電極３および第２外部電極４の長辺３Ａ，４Ａは、基板２の短辺８２と平行に延びており、第１外部電極３および第２外部電極４の短辺３Ｂ，４Ｂは、基板２の長辺８１と平行に延びている。チップコンデンサ１は、裏面２Ｂには、電極を有していない。
キャパシタ素子５は、基板２の素子形成面２Ａにおける第１外部電極３と第２外部電極４との間の領域、および第１外部電極３の直下の領域に形成されている。第１および第２外部電極３，４の間において、キャパシタ素子５は、パッシベーション膜４０および樹脂膜４１によって被覆されている。
図１Ｂは、チップコンデンサ１が実装基板９に実装された状態の回路アセンブリ１０をチップコンデンサ１の長手方向に沿って切断したときの模式的な断面図であり、要部の切断面に斜線を付してある。チップコンデンサ１が実装基板９に実装されていることにより、回路アセンブリ１０が構成されている。図１Ｂの構成における実装基板９の上面は、実装面である。実装面には、実装基板９の内部回路（図示せず）に接続された一対のランド１１が形成されている。各ランド１１は、たとえば、Ｃｕ（銅）からなる。各ランド１１の表面には、半田１３が当該表面から突出するように設けられている。
チップコンデンサ１は、自動実装機を用いて実装基板９に実装される。具体的には、自動実装機の吸着ノズル１２によってチップコンデンサ１の裏面２Ｂが吸着され、それによって、チップコンデンサ１が保持される。その状態で吸着ノズル１２を動かすことによって、チップコンデンサ１が搬送される。このとき、吸着ノズル１２は、裏面２Ｂの長手方向におけるほぼ中央部分を吸着する。第１および第２外部電極３，４は、チップコンデンサ１の素子形成面２Ａおよび側面２Ｃ〜２Ｆだけに設けられているので、チップコンデンサ１の裏面２Ｂは、電極による凹凸のない平坦面である。したがって、吸着ノズル１２の吸着位置のマージンを大きくとることができる。それにより、吸着ノズル１２はチップコンデンサ１を確実に吸着でき、チップコンデンサ１を搬送途中で脱落させることなく確実に搬送できる。
チップコンデンサ１を吸着した吸着ノズル１２は、実装基板９上の所定の実装位置まで移動する。このとき、チップコンデンサ１の素子形成面２Ａと実装基板９の実装面とが互いに対向する。その状態で、吸着ノズル１２を移動させて実装基板９にチップコンデンサ１を押し付け、チップコンデンサ１の第１外部電極３を一方のランド１１の半田１３に接触させ、第２外部電極４を他方のランド１１の半田１３に接触させる。次いで、半田１３を加熱して溶融させ、その後に半田１３を冷却して固化させる。これにより、第１外部電極３および第２外部電極４が、対応するランド１１にそれぞれ半田１３を介して接合される。これにより、チップコンデンサ１が実装基板９に実装（フリップチップ接続）され、必要に応じて他の回路部品が実装基板に実装されることにより、回路アセンブリ１０が完成する。
半田濡れ性の向上および信頼性の向上のためには、第１外部電極３および第２外部電極４は、Ａｕ（金）で形成するか、または表面に金めっきを施しておくことが好ましい。
完成状態の回路アセンブリ１０においては、チップコンデンサ１の素子形成面２Ａと実装基板９の実装面とが、隙間を隔てて対向し、互いに平行に延びている。その隙間の寸法は、第１外部電極３および第２外部電極４の素子形成面２Ａからの突出高さと半田１３の厚みとの合計に相当する。
図１Ｃは、実装基板に実装された状態のチップコンデンサ１を素子形成面側から見た模式的な平面図（図１Ｂの構成の底面図）である。以下、図１Ｂおよび図１Ｃを参照して、チップコンデンサ１の実装状態を説明する。
図１Ｂに示す断面視において、第１外部電極３および第２外部電極４は、それぞれ、素子形成面２Ａ上の表面部分３ａ，４ａと側面２Ｃ，２Ｄ上の側面部分３ｂ，４ｂとが一体的になってＬ字状に形成されている。そのため、図１Ｃに示すように、素子形成面２Ａの法線方向から回路アセンブリ１０（厳密にはチップコンデンサ１と実装基板９との接合部分）を見てみると、第１外部電極３とランド１１とを接合する半田１３は、第１外部電極３の表面部分３ａだけでなく、その側面部分３ｂにも吸着している。同様に、第２外部電極４とランド１１とを接合する半田１３も、第２外部電極４の表面部分４ａだけでなく、その側面部分４ｂにも吸着している。
このように、第１外部電極３は基板２の三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２外部電極４は基板２の三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｆも外部電極３，４によって覆われているので、チップコンデンサ１を実装基板９に半田付けする際の接着面積を大きくすることができる。したがって、第１外部電極３および第２外部電極４に対する半田１３の吸着量が多いので、大きな接着強度が得られる。
また、図１Ｃに示すように、半田１３が基板２の素子形成面２Ａから側面２Ｃ〜２Ｆに回り込むように吸着される。したがって、実装状態において、第１外部電極３を三方の側面２Ｃ，２Ｅ，２Ｆで半田１３によって保持し、第２外部電極４を三方の側面２Ｄ，２Ｅ，２Ｆで半田１３によって保持できる。これにより、矩形状のチップコンデンサ１の全ての側面２Ｃ〜２Ｆを半田１３で固定することができる。それによって、チップコンデンサ１の実装状態を安定化できるので、信頼性の高い回路アセンブリ１０を提供できる。
図２Ａ、図２Ｂおよび図２Ｃは、チップコンデンサ１の内部構成を説明するための平面図であり、図３はその断面図であって、図２Ａの切断面線III−IIIから見た切断面が示されている。さらに、図４は、前記チップコンデンサ１の一部の構成を分離して示す分解斜視図である。図２Ａはキャパシタ素子５の上部電極等の配置を示し、図２Ｂはキャパシタ素子５の上部電極の下層側を構成するポリシリコン膜の配置を示し、図２Ｃはキャパシタ素子５の下部電極として機能するｎ+型不純物拡散層等の配置を示す。なお、図４では、パッシベーション膜４０および樹脂膜４１の図示を省略した。
第１および第２外部電極３，４の間の領域と、第１外部電極３の直下の領域に渡ってキャパシタ素子５が形成されている。キャパシタ素子５は、複数のキャパシタ要素Ｃ０〜Ｃ６を備えている。キャパシタ要素Ｃ０は、チップコンデンサ１の最低容量を定める基本容量素子である。キャパシタ要素Ｃ１〜Ｃ６は、基本容量素子に容量を加えることによって、チップコンデンサ１の全体の容量を精密に調整するための調整容量素子である。
キャパシタ要素Ｃ０は、第１外部電極３の直下の領域と、第１および第２外部電極３，４の間の領域とに跨がって配置されており、第１外部電極３に対して直接電気的に接続されている。一方、キャパシタ要素Ｃ１〜Ｃ６は、第１外部電極３および第２外部電極４の間の領域に全部分が位置しており、一つまたは複数のヒューズユニット１７を介してそれぞれ第１外部電極３に電気的に接続されている。したがって、キャパシタ要素Ｃ１〜Ｃ６は、必要に応じて第１外部電極３から切り離すことができる調整容量素子である。キャパシタ要素Ｃ０と第１外部電極７３との間にはヒューズユニットは設けられていない。したがって、キャパシタ要素Ｃ０は、第１外部電極３から切り離すことができない基本容量素子である。
図２Ｃおよび図３に示すように、キャパシタ素子５が配置されている領域においては、基板２に不純物（この実施形態ではｎ型不純物）が拡散されており、それによって、基板２の表層部にはｎ+型不純物拡散層１５が形成されている。ｎ+型不純物拡散層１５は、複数のキャパシタ要素Ｃ０〜Ｃ６の共通の下部電極として機能している。たとえば、図３に示すように、ｐ型シリコン基板が基板２として用いられ、その表層部に、ｎ型不純物を導入してｎ+型不純物拡散層１５が形成されている。ｎ+型不純物拡散層１５は、キャパシタ素子５の全領域に渡っており、さらに、第２外部電極４の直下の領域まで延びて形成されている。
基板２には、キャパシタ素子５が形成されている領域に、複数のトレンチ１６が形成されている。複数のトレンチ１６は、個々のキャパシタ要素Ｃ０〜Ｃ６に対応する領域に分離して形成されている。複数のトレンチ１６は、ｎ+型不純物拡散層１５内に形成されている。各トレンチ１６は、基板２の表面から所定の深さを有し、基板２の表面と交差する（この実施形態ではほぼ直交する）一対の側壁面１６ａと、それらの一対の側壁面１６ａをつなぐ底壁面１６ｂとを有し、断面がほぼ矩形に形成されている。一対の側壁面１６ａおよび底壁面１６ｂは、いずれも、ｎ+型不純物拡散層１５を露出させる壁面である。
複数のトレンチ１６は、互いに平行なストライプ状に形成されている。各トレンチ１６は、基板２の短手方向に沿って延びている。複数のトレンチ１６のピッチ、および各トレンチ１６の深さや幅などは、チップコンデンサ１に要求される容量値に応じて適宜設計することができる。図面を明瞭にするために図２Ｂ、図２Ｃ、図３等には、トレンチ１６の幅およびピッチを実際よりも大きく描いてある。具体的には、実際の製品において、トレンチ１６の幅およびピッチは、キャパシタ要素Ｃ１〜Ｃ６の幅よりも充分に小さく設定されてもよい。また、図２Ｂおよび図２Ｃには、全てのキャパシタ要素Ｃ０〜Ｃ６に対応した領域にトレンチ１６が形成されている例を示してあるが、一部のキャパシタ要素の形成領域のみにトレンチ１６を形成してもよい。たとえば、容量の大きなキャパシタ要素Ｃ０，Ｃ４〜Ｃ６の形成領域のみにトレンチ１６を形成し、容量の小さなキャパシタ要素Ｃ１〜Ｃ３の形成領域にはトレンチ１６を形成しなくてもよい。
基板２の表面には、基板２の表面に接するように容量膜（誘電体膜）２０が形成されている。容量膜２０は、一対の酸化シリコン膜で窒化シリコン膜を挟んだ積層膜、いわゆるＯＮＯ膜であってもよい。たとえば、窒化シリコン膜の膜厚を１５０Å程度とし、下部電極側の酸化シリコン膜の膜厚を１００Å程度とし、上部電極側の酸化シリコン膜の膜厚を５０Å程度とすることができる。容量膜２０は、プラズマＣＶＤ（化学的気相成長）法によって形成された膜であってもよい。
容量膜２０は、ｎ+型不純物拡散層１５の表面のほぼ全域にわたって連続しており、その一方表面および他方方面がｎ+型不純物拡散層１５の表面（素子形成面２Ａ）に倣う（沿う）ように形成されている。これにより、複数のトレンチ１６の内壁面（一対の側壁面１６ａおよび底壁面１６ｂを含む）は、容量膜２０で覆われている。また、容量膜２０は、第２外部電極４の直下に形成された開口２０ｂを有している。この開口２０ｂからは、ｎ+型不純物拡散層１５が露出している。この開口２０ｂにおいて、第２外部電極４のためのパッド金属膜２４がｎ+型不純物拡散層１５に接している。そして、パッド金属膜２４の表面に第２外部電極４が接合されている。
容量膜２０の上には、上部電極膜２１が形成されている。上部電極膜２１は、その表面が平坦に形成されている。上部電極膜２１は、図２Ａに示すように、複数のキャパシタ要素Ｃ０〜Ｃ６の上部電極として機能するキャパシタ電極領域２１Ａと、第１外部電極３との接合のためのパッド領域２１Ｂと、パッド領域２１Ｂとキャパシタ要素Ｃ１〜Ｃ６に対応したキャパシタ電極領域２１Ａとの間に配置されたヒューズ領域２１Ｃとを有している。キャパシタ電極領域２１Ａは、キャパシタ要素Ｃ０〜Ｃ６の上部電極を構成している。キャパシタ要素Ｃ０の一部は第１外部電極３の直下に位置しているので、キャパシタ要素Ｃ０に対応したキャパシタ電極領域２１Ａは、第１外部電極３の直下において、パッド領域２１Ｂとの重複部分を有している。ヒューズ領域２１Ｃは、複数のヒューズユニット１７を構成している。
キャパシタ電極領域２１Ａにおいて、上部電極膜２１は、キャパシタ要素Ｃ０〜Ｃ６にそれぞれ対応した複数の電極膜部分３０〜３６に分割されている。
キャパシタ要素Ｃ０に対応した電極膜部分３０は、パッド領域２１Ｂとの重複部分を含み、キャパシタ電極領域２１Ａにおいて、最も大きな面積を占めている。他の電極膜部分３１〜３６は、平面視において短冊形状（長尺な矩形形状）に形成されていて、ヒューズ領域２１Ｃから第２外部電極４に向かって帯状に延びている。複数のトレンチ１６は、複数の電極膜部分３０〜３６に対応して分離された領域に形成されている。各トレンチ１６は、この実施形態では、各電極膜部分３１〜３６の長手方向に直交する方向に延びてている。キャパシタ要素Ｃ１〜Ｃ６に関しては、ヒューズ領域２１Ｃには、トレンチ１６は形成されていない。
複数の電極膜部分３０〜３６は、複数種類の対向面積で、容量膜２０を挟んでｎ+型不純物拡散層１５（下部電極）に対向している。より具体的には、電極膜部分３０は、他のいずれの電極膜部分よりも大きな対向面積でｎ+型不純物拡散層１５に対向している。他の電極膜部分３１〜３６のｎ+型不純物拡散層１５に対する対向面積は、１：２：４：８：１６：１６となるように定められていてもよい。対向面積とは、容量膜２０を挟んで、電極膜部分３０〜３６（上部電極）がｎ+型不純物拡散層１５（下部電極）に対向する部分の面積であり、トレンチ１６の側壁面１６ａおよび底壁面１６ｂに沿う部分の面積も含む。複数の電極膜部分３１〜３６は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分３１〜３５を含む。電極膜部分３１〜３６の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ６の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：１６となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ６は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ５を含むことになる。
この実施形態では、電極膜部分３１，３２は、幅が等しく、長さの比を１：２に設定した帯状に形成されている。「長さ」とは、基板２の表面に沿って計測される長さであり、トレンチ１６が形成されている部分では、トレンチ１６の側壁面１６ａおよび底壁面１６ｂに沿って計測される。また、電極膜部分３２〜３３は、長さが等しく、幅の比を１：２に設定した帯状に形成されている。電極膜部分３３，３４は、長さおよび幅が異なり、対向面積の比が１：２となるように帯状に形成されている。電極膜部分３４，３５は、幅が等しく、長さの比が１：２となるように帯状に形成されている。電極膜部分３５，３６は、この実施形態では、長さおよび幅が等しい帯状に形成されており、等しい対向面積を有している。
短冊状の電極膜部分３１〜３６は、第１外部電極３側の端部を第１外部電極３の長辺３Ａに沿って揃えて配列されている。そして、電極膜部分３１〜３６は、平面視における見かけ上の長さの順に従って、基板２の一方の長辺８１から他方の長辺８１に向かって配列されている。
基本容量素子を構成するキャパシタ要素Ｃ０のための電極膜部分３０は、キャパシタ電極領域２１Ａおよびパッド領域２１Ｂとの兼用部分と、この兼用部分に一体的に接続された接続部３０Ａと、この接続部３０Ａと一体的に形成された主要部３０Ｂとを含む。接続部３０Ａは、第１外部電極３から第２外部電極４に向かって、チップコンデンサ１の長手方向に延びて形成されている。接続部３０Ａは、短冊状の電極膜部分３１〜３６のうち、見かけ上の長さが最も短い電極膜部分３１に隣接して、２番目に短い電極膜部分３２とは反対側に、配置されている。接続部３０Ａは、電極膜部分３１と平行な帯状に形成されている。主要部３０Ｂは、電極膜部分３１〜３６を回避するように形成され、第２外部電極４に近づくに従って幅広になる形状に形成されている。より具体的には、主要部３０Ｂは、短冊状の電極膜部分３１〜３６の先端縁を間隔を開けて縁取るように形成された階段状縁部３０ａと、第２外部電極４に対向する第１直線状縁部３０ｂと、電極膜部分３１〜３６とは反対側において接続部３０Ａの同側の縁部に連なる第２直線状縁部３０ｃとを有している。第１直線状縁部３０ｂは、第２外部電極４の内側の長辺４Ａに沿っており、短冊状の電極膜部分３１〜３６とは直交する方向に延びている。第２直線状縁部３０ｃは、第１外部電極３から第２外部電極４に向かって直線状に延びている。これにより、主要部３０Ｂは、電極膜部分３１〜３６が形成されていない領域の形状に整合するように、階段状の扇形に形成されている。
パッド領域２１Ｂは、平面視において第１外部電極３とほぼ重複しており、ほぼ矩形の平面形状を有している。図３に示すように、上部電極膜２１は、パッド領域２１Ｂにおいて、第１外部電極３に接している。上部電極膜２１のパッド領域２１Ｂは、キャパシタ要素Ｃ０の電極膜部分３０を兼ねている。したがって、第１外部電極３と第２外部電極４との間の領域にキャパシタ構造（キャパシタ要素Ｃ０〜Ｃ６）が形成されているだけでなく、第１外部電極３の直下の領域にもキャパシタ構造（キャパシタ要素Ｃ０の一部）が形成されている。そのため、第１外部電極３の直下の領域をも利用して、容量値の増大が図られている。
上部電極膜２１は、この実施形態では、ポリシリコン膜２２と金属膜２３とを積層した積層電極膜で構成されている。ポリシリコン膜２２は、不純物（たとえばｎ型不純物）を導入して低抵抗化された低抵抗ポリシリコン膜である。図２Ｂに最もよく表れているように、ポリシリコン膜２２は、電極膜部分３０〜３６に対応して分離されている。ポリシリコン膜２２の電極膜部分３０に対応する部分は、パッド領域２１Ｂにも形成されている。換言すれば、キャパシタ要素Ｃ０のためのポリシリコン膜２２の一部がパッド領域部分を兼ねている。一方、キャパシタ要素Ｃ１〜Ｃ６のための電極膜部分３１〜３６のポリシリコン膜２２とパッド領域２１Ｂのポリシリコン膜２２とは、ヒューズ領域２１Ｃで分離されている。トレンチ１６が形成されている領域では、トレンチ１６内にポリシリコン膜２２が埋め込まれている。ポリシリコン膜２２は、表面が平坦に形成されている。
ポリシリコン膜２２の表面に、金属膜２３が積層されている。金属膜２３は、たとえば、Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる。金属膜２３は、電極膜部分３０〜３６に分離されている。金属膜２３の電極膜部分３０に対応する部分は、パッド領域２１Ｂにも形成されている。換言すれば、キャパシタ要素Ｃ０のための金属膜２３の一部がパッド領域部分を兼ねている。キャパシタ要素Ｃ１〜Ｃ６のための電極膜部分３１〜３６を構成する金属膜２３と、パッド領域２１Ｂの金属膜２３とは、ヒューズ領域２１Ｃを介して接続されている。すなわち、ヒューズ領域２１Ｃでは、上部電極膜２１は、ポリシリコン膜２２を有しておらず、金属膜２３のみで構成されている。
ヒューズ領域２１Ｃは、第１外部電極３の内側の長辺３Ａに沿って配列された複数のヒューズユニット１７を含む。ヒューズユニット１７は、上部電極膜２１の金属膜２３の一部で構成されており、したがって、キャパシタ素子５の上部電極と一体的に形成されている。換言すれば、ヒューズユニット１７は、金属膜２３と同じ金属材料で構成されている。複数の電極膜部分３１〜３６は、１つまたは複数個のヒューズユニット１７と一体的に形成されていて、それらのヒューズユニット１７を介してパッド領域２１Ｂに接続され、このパッド領域２１Ｂを介して第１外部電極７３に電気的に接続されている。面積の比較的小さな電極膜部分３１，３２は、一つのヒューズユニット１７によってパッド領域２１Ｂに接続されており、面積の比較的大きな電極膜部分３３〜３６は複数個のヒューズユニット１７を介してパッド領域２１Ｂに接続されている。
ヒューズユニット１７は、レーザ光を照射することによって切断（溶断）することができるように構成されている。それによって、電極膜部分３１〜３６のうち不要な電極膜部分をヒューズユニット１７の切断によって第１外部電極３から電気的に切り離すことができる。つまり、キャパシタ要素Ｃ１〜Ｃ６のうち、不要なキャパシタ要素を、第１外部電極３から切り離すことができる。
図２Ａ〜図２Ｃおよび図４では図示を省略したが、図３に表れている通り、上部電極膜２１の表面を含むチップコンデンサ１の表面はパッシベーション膜４０によって覆われている。パッシベーション膜４０は、たとえば窒化膜からなっていて、たとえばプラズマＣＶＤ法で形成できる。その膜厚は、８０００Å程度とされてもよい。パッシベーション膜４０は、チップコンデンサ１の上面のみならず、基板２の側面２Ｃ〜２Ｆまで延びて、この側面２Ｃ〜２Ｆをも覆うように形成されている。さらに、パッシベーション膜４０の上には、ポリイミド樹脂等からなる樹脂膜４１が形成されている。樹脂膜４１は、チップコンデンサ１の上面を覆うように形成されている。
パッシベーション膜４０および樹脂膜４１は、チップコンデンサ１の表面を保護する保護膜である。これらには、第１外部電極３および第２外部電極４に対応する領域にパッド開口４３，４４がそれぞれ形成されている。パッド開口４３，４４はそれぞれ上部電極膜２１のパッド領域２１Ｂの一部の領域、パッド金属膜２４の一部の領域を露出させるようにパッシベーション膜４０および樹脂膜４１を貫通している。なお、パッド金属膜２４は、上部電極膜２１を構成する金属膜２３と同じ材料で構成されることが好ましい。
パッド開口４３，４４には、第１外部電極３および第２外部電極４がそれぞれ埋め込まれている。これにより、第１外部電極３は上部電極膜２１のパッド領域２１Ｂに接合しており、第２外部電極４はパッド金属膜２４に接合している。第１および第２外部電極３，４は、樹脂膜４１の表面から突出するように形成されている。これにより、実装基板９に対してチップコンデンサ１をフリップチップ接合することができる。
図２Ｃおよび図３に表れているように、基板２内には、双方向ダイオード５０を構成するｎ+型不純物拡散層５１が形成されている。ｎ+型不純物拡散層５１は、キャパシタ素子５の下部電極を構成するｎ+型不純物拡散層１５から所定の間隔を開けて形成されている。この間隔は、基板２（ｐ型半導体基板）の一部であるｐ型領域２ａによって占められている。したがって、ｐ型領域２ａを挟んで一対のｎ+型不純物拡散層１５，５１が対向しており、それによって、逆方向に直列接続した一対のｐｎ接合ダイオードからなる双方向ダイオード５０が構成されている。
図２Ｃに最もよく表れているように、ｎ+型不純物拡散層５１は、この実施形態では、チップコンデンサ１の一つの長辺８１に沿って形成されている。より具体的には、ｎ+型不純物拡散層５１は、チップコンデンサ１の一つの長辺８１の近傍において、第１外部電極３の直下の領域から第２外部電極４の手前まで帯状に延びている。
基板２の表面（正確には容量膜２０の表面）には、図３に表れているように、絶縁膜４５（図４では図示を省略）が形成されている。絶縁膜４５は、たとえば、酸化シリコン膜からなる。絶縁膜４５は、キャパシタ要素Ｃ０〜Ｃ６の周囲の領域において、上部電極膜２１と容量膜２０との間に形成されている。第１外部電極３の直下においては、上部電極膜２１の一部が絶縁膜４５上に形成されている。
さらに、ｎ+型不純物拡散層５１の上方には、双方向ダイオード５０のための配線膜５２が形成されている。配線膜５２は、上部電極膜２１の金属膜２３と同じ金属材料で構成されていることが好ましい。図２Ｂに表れているように、双方向ダイオード５０を構成するためのｎ+型不純物拡散層５１の直上には、ポリシリコン膜２２は形成されていない。配線膜５２は、金属膜のみで構成されている。配線膜５２は、図２Ａに表れているように、ｎ+型不純物拡散層５１と整合するように、平面視において、ｎ+型不純物拡散層５１に重なるように形成されている。この配線膜５２は、絶縁膜４５上に形成されており、絶縁膜４５に形成された開口４５ａおよび容量膜２０に形成された開口２０ａを介してｎ+型不純物拡散層５１に接合している。配線膜５２は、第１外部電極３の直下にパッド領域５２Ａを有している。このパッド領域５２Ａに、パッシベーション膜４０を貫通するパッド開口５４を介して第１外部電極３が接合されている。これにより、ｎ+型不純物拡散層５１は、配線膜５２を介して第１外部電極３に直接接続されており、したがって、双方向ダイオード５０の一方が第１外部電極３に接続されている。
一方、第２外部電極４の直下の領域では、絶縁膜４５に開口４５ｂが形成されており、この開口４５ｂおよび容量膜２０の開口２０ｂを介して、キャパシタ素子５の下部電極を構成するｎ+型不純物拡散層１５が露出している。パッド金属膜２４は、絶縁膜４５上に形成されており、開口４５ｂ，２０ａを介して、ｎ+型不純物拡散層１５に接合されている。そして、パッド金属膜２４に、第２外部電極３が接合されている。よって、第２外部電極３は、パッド金属膜２４を介してｎ+型不純物拡散層１５に直接接続されている。ｎ+型不純物拡散層１５は、キャパシタ素子５の下部電極として機能しているとともに、双方向ダイオード５０を構成している。換言すれば、キャパシタ素子５の下部電極のためのｎ+型不純物拡散層と双方向ダイオード５０のための一つのｎ+型不純物拡散層とが連続して一体的に形成されている。このようにして、第２外部電極３は、双方向ダイオード５０の他方に接続されている。
このような構成により、第１外部電極３および第２外部電極４の間に、双方向ダイオード５０が直接接続されている。この双方向ダイオード５０は、キャパシタ素子５に対して並列に、第１および第２外部電極３，４間に接続されている。
第１外部電極３の直下において、上部電極膜２１のパッド領域２１Ｂと、配線膜５２のパッド領域５２Ａとは、分離されている。より具体的には、第１外部電極３に接続される第１パッド部としてのパッド領域２１Ｂと、同じく第１外部電極３に接続される第２パッド部としてのパッド領域５２Ａとは、間隔を開けて形成されており、電気的に分離されている。それらの間には、パッシベーション膜４０および樹脂膜４１の積層膜からなる絶縁層５３が形成されている。第１外部電極３は、この絶縁層５３を跨いで形成され、パッド領域２１Ｂ（第１パッド部）およびパッド領域５２Ａ（第２パッド部）の両方に接合されている。つまり、第１外部電極３は、これらの第１パッド部および第２パッド部を電気的に接続している。
図５は、双方向ダイオード５０の働きを説明するための電気回路図である。第１および第２外部電極３，４の間に、キャパシタ素子５および双方向ダイオード５０が並列に接続されている。すなわち、双方向ダイオード５０の一方の端子が第１外部電極３に接続され、双方向ダイオード５０の他方の端子が第２外部電極４に接続されている。第１または第２外部電極３，４から、静電気放電等に起因するサージ電流が入力されると、双方向ダイオード５０が導通し、キャパシタ素子５を迂回してサージ電流を通過させる。これにより、キャパシタ素子５を静電破壊から保護することができる。具体的には、人体モデルに対するＥＳＤ（Electro-Static Discharge）耐性は、双方向ダイオード５０がない構成ではたとえば６０Ｖ程度であり、双方向ダイオード５０を設けた構成ではたとえば４０００Ｖ以上に向上する。また、マシンモデルに対するＥＳＤ耐性は、双方向ダイオード５０がない構成では２０Ｖ程度であり、双方向ダイオード５０を設けた構成では６００Ｖ以上に向上する。
図６は、チップコンデンサ１の内部の電気的構成を示す回路図である。第１外部電極３と第２外部電極４との間に複数のキャパシタ要素Ｃ０〜Ｃ６が並列に接続されて、キャパシタ素子５を構成している。このキャパシタ素子５に並列に、第１および第２外部電極３，４の間に双方向ダイオード５０が接続されている。複数のキャパシタ要素Ｃ０〜Ｃ６のうち、キャパシタ要素Ｃ１〜Ｃ６と第１外部電極３との間には、一つまたは複数のヒューズユニット１７で構成されたヒューズＦ１〜Ｆ６が直列にそれぞれ介装されている。一方、キャパシタ要素Ｃ０と第１外部電極３との間には、ヒューズが介装されておらず、キャパシタ要素Ｃ０は、第１外部電極３に対して直接接続されている。
ヒューズＦ１〜Ｆ６が全て接続されているときは、チップコンデンサ１の容量値は、キャパシタ要素Ｃ０〜Ｃ６の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ６から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ１の容量値が減少する。ヒューズＦ１〜Ｆ６の全てを切断した場合、チップコンデンサ１の容量値は、キャパシタ要素Ｃ０の容量値となる。
そこで、先ず、キャパシタ要素Ｃ０〜Ｃ６の総容量値を測定するために、下部電極（ｎ+型不純物拡散層１５）と上部電極（上部電極膜２１）との間の容量値、すなわち、パッド金属膜２４とパッド領域２１Ｂとの間の容量値を測定する。その後に、その測定結果に基づいて、所望の容量値に応じて、ヒューズＦ１〜Ｆ６から適切に選択した一つまたは複数のヒューズをレーザ光で溶断する。これにより、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１〜Ｃ６の少なくとも一部の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。容量値の微調整の後に、第１および第２外部電極３，４を形成すれば、高精度に容量値が調整されたチップコンデンサ１を提供できる。
図７は、チップコンデンサ１の製造工程の一例を説明するための流れ図である。
基板２の表層部にｎ+型不純物拡散層１５，５１が形成される（ステップＳ１）。ｎ+型不純物拡散層１５，５１の形成は、具体的には、ｎ+型不純物拡散層１５，５１の形成領域に対応する開口を有するマスク膜が基板２の表面に形成され、その後、ｎ型不純物イオンが注入される。さらに、マスク膜を剥離した後に、熱処理が施されて、注入されたｎ型不純物イオンが活性化される。これにより、キャパシタ素子５の下部電極および双方向ダイオード５０のためのｎ+型不純物拡散層１５，５１が各所定領域に形成される。
次に、基板２を表面から選択的にエッチングすることにより、トレンチ１６が形成される（ステップＳ２）。次に、たとえばプラズマＣＶＤ法によって、容量膜２０が、基板２上に形成される（ステップＳ３）。容量膜２０は、その一方表面および他方方面が基板２の表面に倣うように形成される。容量膜２０の形成後、上部電極膜２１を構成するポリシリコン膜２２が全面に形成される。ポリシリコン膜２２は、トレンチ１６内に埋め込まれ、さらにトレンチ１６外の容量膜２０上に所定厚みで堆積させられる。ポリシリコン膜２２の形成は、たとえばＣＶＤ法によって行われる。ポリシリコン膜２２の膜厚みは、６０００Å程度であってもよい。その後、ポリシリコン膜は中にｎ型不純物が拡散させられることにより、低抵抗ポリシリコン膜が得られる。次いで、そのポリシリコン膜２２がフォトリソグラフィによってパターニングされる。これにより、キャパシタ要素Ｃ０〜Ｃ６に対応したパターンのポリシリコン膜２２が得られる（ステップＳ４）。具体的には、パターニング後のポリシリコン膜２２は、キャパシタ要素Ｃ０〜Ｃ６に対応する６つの部分に分離されている。
次に、露出した全面に絶縁膜４５が形成される（ステップＳ５）。絶縁膜４５は、たとえば酸化シリコン膜からなり、プラズマＣＶＤ法等によって形成することができる。絶縁膜４５の膜厚は、９０００Å程度であってもよい。その後、フォトリソグラフィによって、絶縁膜４５がパターニングされる。具体的には、絶縁膜４５には、分離されたポリシリコン膜２２の各部分の表面を露出させる開口、双方向ダイオード５０のためのｎ+型不純物拡散層５１を露出させるための開口４５ａ、第２外部電極４の直下でｎ+型不純物拡散層１５を露出させるための開口４５ｂが形成される。さらに、ポリシリコン膜２２が形成されていない領域では、容量膜２０が同じパターンにエッチングされる。それによって、容量膜２０に、ｎ+型不純物拡散層５１，１５をそれぞれ露出させる開口が絶縁膜４５の開口４５ａ，４５ｂと整合するように形成されることになる。
次に、たとえばスパッタ法によって、Ａｌ−Ｓｉ−Ｃｕ膜等からなる金属膜の材料が容量膜２０の表面全域に形成される（ステップＳ６）。金属膜の膜厚は、１００００Å程度であってもよい。この金属膜は、ポリシリコン膜２２が露出した領域では当該ポリシリコン膜２２に接し、ｎ+型不純物拡散層１５，５１が露出した部分では、それらのｎ+型不純物拡散層１５，５１にそれぞれ接する。
次に、その金属膜の表面に、金属膜の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、金属膜がエッチングされることにより、図２Ａ等に示したパターンの金属膜が同時に得られる（ステップＳ７）。すなわち、キャパシタ素子５の上部電極膜２１（キャパシタ電極領域２１Ａ、パッド領域２１Ｂ、ヒューズ領域２１Ｃ）を構成する金属膜２３と、パッド金属膜２４と、配線膜５２とが同時に形成される。このように、上部電極膜２１を構成する金属膜２３、ヒューズユニット１７およびパッド金属膜２４を共通の金属膜をパターニングして同時に形成できるので、製造工程が簡素化されている。金属膜２３は、キャパシタ電極領域２１Ａに複数の電極膜部分３０〜３６を有し、ヒューズ領域２１Ｃに複数のヒューズユニット１７を有する。電極膜部分３０の一部は、第１外部電極３の直下のパッド領域２１Ｂを構成する。金属膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
この後、キャパシタ素子５の上部電極を構成する金属膜２３のパッド領域２１Ｂと、キャパシタ素子５の下部電極としてのｎ+型不純物拡散層１５に接続されたパッド金属膜２４とに検査用プローブを押し当てて、複数のキャパシタ要素Ｃ０〜Ｃ６の総容量値が測定される（ステップＳ８）。この測定された総容量値に基づき、目的とするチップコンデンサ１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される（ステップＳ９）。
次に、図８Ａ（図２Ａの切断面線VIII−VIIIにおける断面）に示すように、基板２上の全面にたとえば窒化膜からなるカバー膜３９が形成される（ステップＳ１０）。このカバー膜３９の形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜が形成されてもよい。カバー膜３９は、金属膜２３、パッド金属膜２４および配線膜５２を覆い、これらの金属膜２３，２４または配線膜５２が形成されていない領域では絶縁膜４５を覆う（図３を併せて参照）。カバー膜３９は、ヒューズ領域２１Ｃにおいてはヒューズユニット１７を覆うことになる。
この状態から、ヒューズユニット１７を溶断するためのレーザトリミングが行われる（ステップＳ１１）。すなわち、図８Ｂに示すように、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１７にレーザ光３８を当てることにより、そのヒューズユニット１７が溶断される。これにより、対応するキャパシタ要素がパッド領域２１Ｂから切り離される。ヒューズユニット１７にレーザ光３８を当てるとき、カバー膜３９の働きによって、ヒューズユニット１７の近傍にレーザ光３８のエネルギーが蓄積され、それによって、ヒューズユニット１７が確実に溶断する。これにより、チップコンデンサ１の容量値を確実に目的の容量値に調整することができる。
次に、図８Ｃに示すように、たとえばプラズマＣＶＤ法によって、カバー膜３９上に窒化シリコン膜が堆積させられ、パッシベーション膜４０が形成される（ステップＳ１２）。カバー膜３９は最終形態において、パッシベーション膜４０と一体化し、このパッシベーション膜４０の一部を構成する。ヒューズユニット１７の切断後に形成されたパッシベーション膜４０は、ヒューズユニット１７の溶断の際に同時に破壊されたカバー膜３９の開口内に入り込み、ヒューズユニット１７の切断面を保護する。したがって、パッシベーション膜４０は、ヒューズユニット１７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。パッシベーション膜４０は、全体で、たとえば１２０００Å程度の膜厚を有するように形成されてもよい。
フォトリソグラフィ工程を利用した金属膜のパターニングにより、微小面積の電極膜部分３０〜３６を精度良く形成することができ、さらに微細なパターンのヒューズユニット１７を形成することができる。そして、上部電極膜２１の金属膜２３をパターニングした後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサ１を得ることができる。
次に、第１および第２外部電極３，４を形成すべき位置に貫通孔を有するレジストパターンがパッシベーション膜４０上に形成され、このレジストパターンをマスクとしてパッシベーション膜４０のエッチングが行われる。それによって、上部電極膜２１のパッド領域２１Ｂを露出させるパッド開口４３と、ｎ+型不純物拡散層１５に接続されたパッド金属膜２４を露出させるパッド開口４４と、配線膜５２のパッド領域５２Ａを露出させるパッド開口５４とが形成されることになる（ステップＳ１３）。パッシベーション膜４０のエッチングは、反応性イオンエッチングによって行われてもよい。
次に、全面に樹脂膜４１が塗布される（ステップＳ１４）。樹脂膜４１としては、たとえば感光性のポリイミドの塗布膜が用いられる。この樹脂膜４１に対して、前記パッド開口４３，４４，５４に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜４１のパターニングを行うことができる（ステップＳ１５）。これにより、樹脂膜４１およびパッシベーション膜４０を貫通したパッド開口４３，４４，５４が形成される。その後、樹脂膜を硬化するための熱処理（キュア処理）が行われる（ステップＳ１６）。
さらに、パッド開口４３，４４，５４内に、たとえば無電解めっき法によって、第１外部電極３および第２外部電極４が成長させられる（ステップＳ１７）。こうして、図１等に示す構造のチップコンデンサ１が得られる。
図９Ａ、図９Ｂおよび図９Ｃは、容量値の測定および第１外部電極３の形成をより詳しく説明するための断面図（図２Ａの切断面線IX−IXでの断面）である。第１外部電極３の直下において、上部電極膜２１のパッド領域２１Ｂ（第１パッド部）と、双方向ダイオード５０に接続された配線膜５２のパッド領域５２Ａ（第２パッド部）とは、互いに分離されている。
第１外部電極３を形成する前には、図９Ａに示すように、パッド領域２１Ｂ（第１パッド部）と、パッド領域５２Ａ（第２パッド部）とは、電気的に絶縁されている。すなわち、キャパシタ素子５と双方向ダイオード５０とは電気的に切り離されている。この状態で、図９Ｂに示すように、検査用プローブ６０をパッド領域２１Ｂ（第１パッド部）に押し当てて、キャパシタ素子５の総容量値が測定される（図７のステップＳ８）。したがって、総容量値は、双方向ダイオード５０の影響を受けることなく、正確に測定できる。この総容量値の測定の後に、前述のようなレーザトリミング（図７のステップＳ１１）が行われ、さらにパッシベーション膜４０および樹脂膜４１が形成される（図７のステップＳ１２〜Ｓ１６）。それによって、パッド領域２１Ｂ（第１パッド部）と、パッド領域５２Ａ（第２パッド部）との間には、パッシベーション膜４０および樹脂膜４１を積層した絶縁層５３が形成される。この後に、第１外部電極３が形成される（図７のステップＳ１７）。
第１外部電極３は、電解めっきまたは無電解めっきによって形成される。第１外部電極３は、図９Ｃに示すように、パッド開口４３，５４からそれぞれ露出したパッド領域２１Ｂ（第１パッド部）およびパッド領域５２Ａ（第２パッド部）から成長し、各パッド部から成長した部分が絶縁層５３を乗り越えて一体化する。それによって、パッド領域２１Ｂ（第１パッド部）およびパッド領域５２Ａ（第２パッド部）が電気的に接続される。これにより、第１外部電極３に対して、キャパシタ素子５および双方向ダイオード５０が並列に接続された構成のチップコンデンサ１が得られる。
第１および第２外部電極３，４は、たとえば、上部電極膜２１、配線膜５２またはパッド金属膜２４に接するニッケル（Ｎｉ）層と、このニッケル層上に積層したパラジウム（Ｐｄ）層と、そのパラジウム層上に積層した金（Ａｕ）層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は上部電極膜２１等に対する密着性の向上に寄与し、パラジウム層は上部電極膜２１等の材料と第１および第２外部電極３，４の最上層の金層との相互拡散を抑制する拡散防止層として機能する。
以上のように、この実施形態のチップコンデンサ１は、キャパシタ素子５に加えて双方向ダイオード５０をチップ内に備えている。キャパシタ素子５は、第１および第２外部電極３，４間に接続されている。双方向ダイオード５０は、第１および第２外部電極３，４の間に、キャパシタ素子５に対して並列に接続されている。静電気放電等に起因するサージ電流が外部電極３，４に入力されると、双方向ダイオード５０が導通する。それによって、サージ電流は、キャパシタ素子５を迂回して双方向ダイオード５０を流れるので、キャパシタ素子５を静電気破壊から保護することができる。これにより、静電破壊耐量の大きなチップコンデンサ１を提供することができる。
また、この実施形態では、基板２が半導体基板であり、双方向ダイオード５０が、半導体基板２内に形成されたｎ+型不純物拡散層５１，１５を含む。この構成により、チップコンデンサ１の基板２内に双方向ダイオード５０を形成できるので、キャパシタ素子５および双方向ダイオード５０を１チップ内に備え、かつ静電破壊耐量を向上することができる。
また、この実施形態では、キャパシタ素子５が、半導体基板２内に形成されたｎ+型不純物拡散層１５からなる下部電極を含む。この構成により、半導体基板２内のｎ+型不純物拡散層を下部電極として利用して、静電破壊耐量を向上したチップコンデンサ１を構成できる。
また、この実施形態では、ｎ+型不純物拡散層１５が、キャパシタ素子５の下部電極として機能し、かつ双方向ダイオード５０を構成している。換言すれば、キャパシタ素子５は、半導体基板２内に形成された不純物拡散層からなる下部電極を含み、双方向ダイオード５０が、当該下部電極を構成する不純物拡散層に連続した不純物拡散層を含む。
この構成により、キャパシタ素子５および双方向ダイオード５０がいずれも半導体基板２内のｎ+型不純物拡散層１５を利用して構成される。したがって、キャパシタ素子５および双方向ダイオード５０のための不純物拡散層を共通のプロセスによって作製することが可能であり、それによって、製造工程を簡単にすることができる。また、キャパシタ素子５の下部電極を構成する不純物拡散層に連続した不純物拡散層が双方向ダイオードを構成しているので、双方向ダイオード５０と下部電極とを接続するための配線を別途設ける必要がない。これによっても、製造工程を簡素化できる。しかも、配線スペースを省略できるので、チップコンデンサ１の小型化を図ったり、キャパシタ素子５の容量増加を図ったりすることができる。こうして、製造工程、サイズ、容量等に対する制約を緩和しながら、静電破壊耐量の向上されたチップコンデンサ１を提供できる。
また、この実施形態では、双方向ダイオード５０が、第１外部電極３の直下の領域に形成されている部分を含む。この構成により、第１外部電極３の直下の領域を利用して双方向ダイオード５０を構成できるので、基板２上の領域を有効に利用できる。それによって、小型化および大容量化に有利で、かつ静電破壊耐量の大きなチップコンデンサ１を提供できる。
また、この実施形態では、キャパシタ素子５および双方向ダイオード５０にそれぞれ接続された第１パッド部（パッド領域２１Ｂ）および第２パッド部（パッド領域５２Ａ）に跨がるように第１外部電極３が形成されている。すなわち、第１および第２パッド部は第１外部電極３によって互いに電気的に接続されている。第１および第２パッド部は、互いに分離されていて、第１外部電極３が形成される前は、電気的に切り離されている。そこで、製造工程では、第１外部電極３を形成する前に、第１パッド部を利用して、キャパシタ素子５の容量を測定することができる。このとき、双方向ダイオード５０は第１パッド部に電気的に接続されていないので、双方向ダイオード５０の影響を排除して、キャパシタ素子５の容量を測定できる。したがって、製造工程におけるキャパシタ素子容量の正確な測定を阻害することなく、静電破壊耐量の大きなチップコンデンサ１を提供できる。
第１外部電極３は、第１パッド部（パッド領域２１Ｂ）および第２パッド部（パッド領域５２Ａ）の間に配置されてそれらを分離する絶縁層５３を跨いで、それらの両方に接合されているので、キャパシタ素子５および双方向ダイオード５０を第１外部電極３に並列に接続した構造を確実に形成できる。
また、この実施形態では、各外部電極３，４が、基板２の素子形成面２Ａおよび側面２Ｃ〜２Ｆに跨がって形成され、素子形成面２Ａを覆う表面部分３ａ，４ａおよび側面２Ｃ，２Ｅ，２Ｆ；２Ｄ，２Ｅ，２Ｆを覆う側面部分３ｂ，４ｂを一体的に有している。すなわち、第１および第２外部電極３，４は、基板２の表面を覆う表面部分３ａ，４ａだけでなく、基板２の側面を覆う側面部分３ｂ，４ｂを有していて、基板２の表面および側面に跨がって一体的に形成されている。これにより、チップコンデンサ１を実装基板９に半田付けするときに、外部電極３，４が半田１３に接する接着面積を大きくすることができる。これにより、半田１３の吸着量を多くすることができるので、接着強度を向上できる。また、半田１３は、チップコンデンサ１の表面（基板２の表面）から側面に回り込むように吸着するので、実装状態においては、基板２の表面および側面の各方向からチップコンデンサ１を保持することができる。そのため、チップコンデンサ１の実装状態を安定化できる。
外部電極３，４と基板２の側面との間には絶縁膜であるパッシベーション膜４０が介在されており、これによって、外部電極３，４と基板２との電気的な絶縁状態が保たれている。
また、この実施形態では、基板２は、平面視において矩形状であり、第１および第２外部電極３，４が、それぞれ、基板２の三方の側面２Ｃ，２Ｅ，２Ｆ；２Ｄ，２Ｅ，２Ｆの素子形成面２Ａの縁部を覆うように形成されている。この構成により、実装基板９にチップコンデンサ１が実装された状態において、第１および第２外部電極３，４は、それぞれ、チップコンデンサ１を基板２の側面の三方向から保持する。それにより、チップコンデンサ１の実装状態を一層安定化できる。
また、この実施形態では、基板２に当該基板２の主面（素子形成面２Ａ）と交差する側壁面１６ａを有するトレンチ１６が形成されており、容量膜２０がトレンチ１６の側壁面１６ａに沿って形成されている。これによって、容量膜２０を挟んで上部電極膜２１およびｎ+型不純物拡散層１５（下部電極）が対向する対向面積の増大を図ることができるから、キャパシタ素子５の大容量化を図ることができる。それによって、チップコンデンサ１の小型化または大容量化を図ることができる。
この実施形態では、トレンチ１６は、側壁面１６ａの底部に連なる底壁面１６ｂを有しており、複数のトレンチ１６が、基板２上に周期的に形成されている。これにより、キャパシタ素子５の一層の大容量化が図られている。
また、この実施形態では、上部電極膜２１が、トレンチ１６に埋め込まれたポリシリコン膜２２を含む。ポリシリコンは、微細なトレンチ内に良好な埋め込み性で埋め込むことができる。したがって、微細でアスペクト比（トレンチ開口幅とトレンチ深さとの比）の大きな多数のトレンチ１６を基板２の主面（素子形成面２Ａ）に形成し、かつ、ポリシリコン膜２２を容量膜に密着させることができる。それによって、キャパシタ素子５の一層の大容量化を図ることができる。
また、この実施形態では、上部電極膜２１は、ポリシリコン膜２２に積層された金属膜２３をさらに含む。これにより、上部電極膜２１の抵抗率を低くできるので、チップコンデンサ１の等価直列抵抗を低減して、特性の向上を図ることができる。
また、この実施形態では、キャパシタ素子５が、複数のキャパシタ要素Ｃ０〜Ｃ６を含む。さらに、基板２上には、複数のキャパシタ要素Ｃ１〜Ｃ６をそれぞれ切り離し可能に第１外部電極３に接続する複数のヒューズＦ１〜Ｆ６が設けられている。したがって、一つまたは複数のヒューズＦ１〜Ｆ６を選択して切断することにより、一つまたは複数のキャパシタ要素Ｃ１〜Ｃ６を選択的に外部電極から切り離すことができる。それによって、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、複数のキャパシタ要素Ｃ０〜Ｃ６を組み合わせることによって、様々な容量値のチップコンデンサ１を共通の設計で実現することができる。また、複数のキャパシタ要素Ｃ０〜Ｃ１は、容量値の異なる複数のキャパシタ要素を含むので、ヒューズＦ１〜Ｆ６の選択的な切断によって、より多くの容量値を得ることができ、一層多数種類の容量値を共通設計のチップコンデンサ１で実現できる。
ヒューズＦ１〜Ｆ６は、上部電極膜２１と同一層に形成されているので、上部電極膜２１と同一工程で形成できる。
また、この実施形態では、複数のキャパシタ要素Ｃ０〜Ｃ６が、基本容量素子Ｃ０と、複数の調整容量素子Ｃ１〜Ｃ６とを含み、複数の調整容量素子Ｃ１〜Ｃ６が、複数のヒューズＦ１〜Ｆ６を介して、それぞれ、第１外部電極３に接続されている。したがって、ヒューズＦ１〜Ｆ６を選択的に切断することにより、一つまたは複数の調整容量素子Ｃ１〜Ｃ６を選択的に第１外部電極３から切り離すことができる。これにより、基本容量素子Ｃ０の容量と、ヒューズＦ１〜Ｆ６を介して第１外部電極３に接続された調整容量素子Ｃ１〜Ｃ６の容量とで、チップコンデンサ１の全体の容量が決定する。
また、この実施形態では、互いに平行な短冊形状の調整容量素子Ｃ１〜Ｃ６が、各一端を第１外部電極３の側に揃えた状態で、長さの順に配列されている。一方、基本容量素子Ｃ０は、最も短い調整容量素子Ｃ１の隣に第１外部電極３への接続部３０Ａを有し、調整容量素子Ｃ１〜Ｃ６が配置されていないスペースに主要部３０Ｂを有している。この主要部３０Ｂは、調整容量素子Ｃ１〜Ｃ６が配置されていないスペースの形状に合わせて、接続部３０Ａから離れて第２外部電極４に向かうに従って幅広になっている。こうして、基板２上の限られた領域を効率的に利用して、調整容量素子Ｃ１〜Ｃ６および基本容量素子Ｃ０を配置することができる。それによって、小型で大容量のチップコンデンサ１を実現できる。
最も長い調整容量素子Ｃ６の隣に接続部３０Ａを配置する構成も考えられる。しかし、このような構成では、接続部３０Ａが長い調整容量素子Ｃ６を回り込んで、複数の調整容量素子Ｃ１〜Ｃ６が配置されていない空きスペースに配置された主要部３０Ｂへと達する必要がある。したがって、接続部３０Ａの長さが長くなるので、接続部３０Ａの電気抵抗が高くなり、それに応じて、チップコンデンサ１の等価直列抵抗が高くなるおそれがある。この実施形態では、最も短い調整容量素子Ｃ１の隣に接続部３０Ａを配置することで、その問題を回避して、優れた特性のチップコンデンサ１を提供できる。
図１０Ａ、図１０Ｂおよび図１０Ｃは、この発明の第２の実施形態に係るチップコンデンサ１０２の構成を説明するための平面図である。図１０Ａ、図１０Ｂおよび図１０Ｃにおいて、前述の第１の実施形態のチップコンデンサ１の各部に対応する部分に同一参照符号を付して示す。図１０Ａはキャパシタ素子５の上部電極等の配置を示し、図１０Ｂはキャパシタ素子５の上部電極の下層側を構成するポリシリコン膜の配置を示し、図１０Ｃはキャパシタ素子５の下部電極として機能するｎ+型不純物拡散層等の配置を示す。
この実施形態では、図１０Ｃに示すように、双方向ダイオード５０のためのｎ+型不純物拡散層５１の全部分が、第１外部電極３の直下の領域に配置されている。さらに、キャパシタ素子５の下部電極として機能するｎ+型不純物拡散層１５において、ｎ+型不純物拡散層５１に対向する縁部の全部が第１外部電極３の直下の領域に配置されている。したがって、ｎ+型不純物拡散層５１，１５の間に位置するｐ型領域２ａもまた、全部分が、第１外部電極３の直下に形成されている。これにより、双方向ダイオード５０は、その全部分が、第１外部電極３の直下に配置されている。
この実施形態では、ｎ+型不純物拡散層５１は、矩形形状を有し、平行な２辺が第１外部電極３の長辺３Ａと平行であり、他の平行な２辺が第１外部電極３の短辺３Ｂと平行である。ｎ+型不純物拡散層１５は、基板２の一つのコーナー部７の付近に配置されている。一方、ｎ+型不純物拡散層１５は、第１外部電極３の直下の領域において、ｎ+型不純物拡散層５１を縁取るように間隔を開けて形成された矩形の切り欠き部を有しており、この切り欠き部にｎ+型不純物拡散層５１が配置されている。よって、ｎ+型不純物拡散層５１，１５に挟まれたｐ型領域２ａは、矩形のｎ+型不純物拡散層５１の２辺に沿うように直角に折れ曲がった鉤状（Ｌ字状）に形成されている。ただし、図１０Ｃに示したｎ+型不純物拡散層５１の形状は一例であり、たとえば、ｎ+型不純物拡散層５１の周囲長を長くするために、櫛形のｎ+型不純物拡散層５１が第１外部電極３の直下の領域に形成されてもよい。
図１０Ｂに表れているように、キャパシタ素子５の上部電極膜２１を構成するポリシリコン膜２２は、ｎ+型不純物拡散層１５の形状に整合するように、ｎ+型不純物拡散層５１を回避して形成されている。具体的には、ポリシリコン膜２２は、ｎ+型不純物拡散層５１に対応した切り欠き部（この実施形態では矩形の切り欠き部）を、第１外部電極３の直下の領域に有している。ｎ+型不純物拡散層５１の直上には、容量膜２０に開口２０ａが形成されている。
図１０Ａに表れているように、キャパシタ素子５の上部電極膜２１を構成する金属膜２３は、ｎ+型不純物拡散層１５の形状に整合するように、ｎ+型不純物拡散層５１の直上の領域を回避して形成されている。具体的には、金属膜２３は、ｎ+型不純物拡散層５１に対応した切り欠き部（この実施形態では矩形の切り欠き部）を、第１外部電極３の直下の領域に有している。ｎ+型不純物拡散層５１の直上には、配線膜５２が形成されている。配線膜５２は、この実施形態では、全部分が第１外部電極３の直下の領域内に位置しており、ｎ+型不純物拡散層５１の形状と整合する矩形形状を有している。配線膜５２は、容量膜２０の開口２０ａを介してｎ+型不純物拡散層５１に接合されている。
このように、前述の第１の実施形態では、双方向ダイオード５０を構成するｎ+型不純物拡散層５１の一部が第１外部電極３の直下の領域にあり、別の一部が第１外部電極３と第２外部電極４との間の領域にある。これに対して、この実施形態では、双方向ダイオード５０を構成するｎ+型不純物拡散層５１は、全部が第１外部電極３の直下の領域に配置されていて、双方向ダイオード５０は、その全部分が第１外部電極３の直下に位置している。これにより、第１および第２外部電極３，４の間の領域を用いることなく、キャパシタ素子５に並列接続された双方向ダイオード５０をチップ内に内蔵することができる。よって、第１および第２外部電極３，４間の領域を専らキャパシタ素子５のために用いることができるので、チップコンデンサ１０２の小型化および／または高容量化を図りながら、静電破壊耐量の向上を図ることができる。
図１１は、この発明の第３の実施形態に係るチップコンデンサ１０３の構成を説明するための断面図である。また、図１２Ａ、図１２Ｂおよび図１２Ｃは、配線等のレイアウトを説明するための平面図である。図１１には、図１２Ａの切断面線XI−XIにおける切断面が示されている。図１１および図１２において、図２Ａ、図２Ｂ、図２Ｃおよび図３に示された各部の対応部分には同一参照符号を付してある。図１２Ａはキャパシタ素子５の上部電極等の配置を示し、図１２Ｂはキャパシタ素子５の上部電極の下層側を構成するポリシリコン膜の配置を示し、図１２Ｃはキャパシタ素子５の下部電極として機能するｎ+型不純物拡散層等の配置を示す。
この実施形態では、第１外部電極３の直下の領域以外の領域に双方向ダイオード５０が形成されている。具体的には、第１および第２外部電極３，４間の領域に、キャパシタ領域６５およびダイオード領域６６が設定されている。キャパシタ領域６５は、第１および第２外部電極３，４の間の領域から、第１外部電極３の直下の領域にまで延びている。このキャパシタ領域６５にキャパシタ素子５が形成されている。ダイオード領域６６は、第１および第２外部電極３，４の間の領域内に配置されている。具体的には、ダイオード領域６６は、基板２の一つの長辺８１の近傍の縁部に設定された矩形領域であってもよい。このダイオード領域６６に双方向ダイオード５０が形成されている。
基板２は、この実施形態では、ｎ型半導体基板（より具体的にはｎ型シリコン基板）である。ダイオード領域６６では、基板２の表層部にｐ型不純物拡散層６７が形成されている。このｐ型不純物拡散層６７内に、間隔を開けて、一対のｎ+型不純物拡散層６８，６９が形成されている。これにより、一対のｎ+型不純物拡散層６８，６９の間にｐ型不純物拡散層６７が挟まれて、一対のｐｎ接合が形成されている。すなわち、一対のｐｎ接合ダイオードを逆方向に直列接続した構成の双方向ダイオード５０が構成されている。一対のｎ+型不純物拡散層６８，６９は、第１外部電極３および第２外部電極４の対向方向に沿って延びた帯状に形成されている。
容量膜２０および絶縁膜４５は、ｐ型不純物拡散層６７および一対のｎ+型不純物拡散層６８，６９の表面を覆うように形成されている。容量膜２０および絶縁膜４５には、一対のｎ+型不純物拡散層６８，６９をそれぞれ露出させる開口２０ｃ，４５ｃ；２０ｄ，４５ｄが形成されている。開口２０ｃ，４５ｃは、ｎ+型不純物拡散層６８に沿って帯状に延びている。同様に、開口２０ｄ，４５ｄは、ｎ+型不純物拡散層６９に沿って帯状に延びている。一方のｎ+型不純物拡散層６８に開口２０ｃ，４５ｃを介して接するように配線膜７１が形成されており、他方のｎ+型不純物拡散層６９に別の開口２０ｄ，４５ｄを介して接するように別の配線膜７２が形成されている。配線膜７１，７２は、上部電極膜２１の金属膜２３と同一金属材料で同一層に形成されていることが好ましい。それにより、金属膜２３と同一工程で配線膜７１，７２を形成できる。
配線膜７１は、ｎ+型不純物拡散層６８に沿うように帯状に延びて、第１外部電極３の直下の領域に入り込んでいる。配線膜７１において第１外部電極３の直下の領域は、パッド領域７１Ａである。パッド領域７１Ａの直上には、パッシベーション膜４０および樹脂膜４１にパッド開口５４が形成されている。このパッド開口５４を介して、第１外部電極３が配線膜７１のパッド領域７１Ａに接合している。配線膜７１は、上部電極膜２１のパッド領域２１Ｂから絶縁されており、パッド領域７１Ａ，２１Ｂの間には、絶縁層５３が位置している。
配線膜７２は、ｎ+型不純物拡散層６９に沿うように帯状に延びて、パッド金属膜２４と一体化している。したがって、配線膜７２は、第２外部電極４に接続されている。
このようにして、第１および第２外部電極３，４の間に、配線膜７１，７２を介して双方向ダイオード５０が接続されている。したがって、第１および第２外部電極３，４の間に、キャパシタ素子５および双方向ダイオード５０が並列に接続された構造のチップコンデンサ１０３が構成されている。このチップコンデンサ１０３は、第１の実施形態のチップコンデンサ１と同様な作用効果を奏する。加えて、一対のｎ+型不純物拡散層６８，６９は、長い周囲長を有するので、大電流に対する耐久性を向上することができる。それにより、より高い静電破壊耐量を有するチップコンデンサ１０３を提供することができる。
図１３は、この発明の第４の実施形態に係るチップコンデンサ１０４の構成を示す断面図である。図１３において、図１１に示された各部の対応部分には同一参照符号を付してある。この実施形態では、絶縁膜４５が、第１外部電極３の直下の領域に広く延びており、とくに、パッド領域２１Ｂ（第１パッド部）の直下に形成されている。
これにより、容量値の測定のために検査用プローブ６０（図９Ｂ参照）をパッド領域２１Ｂの金属膜２３に当てたとき、検査用プローブ６０が金属膜２３を貫通しても、ポリシリコン膜２２や容量膜２０を傷付けることがない。したがって、容量値の測定に起因する故障を回避できる。
ただし、図１１に示した構成では、金属膜２３がより広い範囲でポリシリコン膜２２に接しているので、上部電極膜２１の電気抵抗が低いので、キャパシタ素子５の等価直列抵抗を低くでき、良好な特性（とくに高周波特性）を有することができる。
図３に示した構成についても、図１３の構成と同様に変形して、第１外部電極３の直下の領域、とくにパッド領域２１Ｂの直下に絶縁膜４５を配置してもよい。
図１４は、この発明の第５の実施形態に係るチップコンデンサ１０５の構成を説明するための断面図である。図１４において、図１１に示された各部の対応部分には同一参照符号を付してある。
この実施形態では、低抵抗化した半導体基板であるｎ+型シリコン基板が基板２として用いられている。ｎ+型シリコン基板２上にｎ型シリコンエピタキシャル層７５が形成されている。このｎ型シリコンエピタキシャル層７５にｎ+型不純物拡散層１５が形成され、キャパシタ素子５の下部電極として機能している。このｎ+型不純物拡散層１５は、ｎ+型シリコン基板２に接している。さらに、ｎ型シリコンエピタキシャル層７５の表層部にｐ型不純物拡散層６７が形成されている。このｐ型不純物拡散層６７内に、間隔を開けて一対のｎ+型不純物拡散層６８，６９が形成されて、双方向ダイオード５０を構成している。
この構成では、ｎ+型不純物拡散層１５がｎ+型シリコン基板２に接していることによって、キャパシタ素子５の下部電極の抵抗値が低くなる。その結果、チップコンデンサ１０５の等価直列抵抗を大幅に低減することができ、さらに優れた特性のチップコンデンサ１０５を提供できる。
第１、第２および第４の実施形態についても、同様の変形が可能である。
図１５は、この発明の第６の実施形態に係るチップコンデンサ１０６の構成を説明するための断面図である。図１５において、図１１に示された各部の対応部分には同一参照符号を付してある。
この実施形態では、基板２が、ｐ型半導体基板（具体的にはｐ型シリコン基板）で構成されている。このｐ型半導体基板２の表層部に、キャパシタ素子５の下部電極をなすｎ+型不純物拡散層１５が形成されている。さらに、ダイオード領域６６では、ｐ型半導体基板２の表層部に、ｎ型不純物拡散層７７が形成されている。このｎ型不純物拡散層７７内には、間隔を開けて一対のｐ+型不純物拡散層７８，７９が形成されている。したがって、一対のｐ+型不純物拡散層７８，７９の間にｎ型領域（ｎ型不純物拡散層７７の一部）が介装されて、双方向ダイオード５０が構成されている。すなわち、一対のｐ+型不純物拡散層７８，７９とｎ型領域との間にそれぞれｐｎ接合が形成されており、それによって、一対のｐｎ接合ダイオードが逆方向に直列接続された形態の双方向ダイオード５０が構成されている。
ｐ型半導体基板の代わりに、シリコン基板の表面にｐ型シリコンエピタキシャル層が形成された基板を用いてもよい。そのｐ型シリコンエピタキシャル層に、ｎ型不純物拡散層１５および双方向ダイオード５０を形成すればよい。
図１６は、この発明の第７の実施形態に係るチップコンデンサ１０７の構成を説明するための断面図である。図１６において、図１１に示された各部の対応部分には同一参照符号を付してある。
この実施形態では、絶縁膜４５上に形成されたポリシリコン膜９０によって双方向ダイオード５０が構成されている。具体的には、ダイオード領域６６において、絶縁膜４５上にポリシリコン膜９０が形成されている。ポリシリコン膜９０は、ｎ型不純物を拡散させた一対のｎ型ポリシリコン領域９１，９２と、この一対のｎ型ポリシリコン領域９１，９２の間に配置され、ｐ型不純物を拡散させたｐ型ポリシリコン領域９３とを有している。したがって、ｐ型ポリシリコン領域９３と一対のｎ型ポリシリコン領域９１，９２との間にそれぞれｐｎ接合が形成されている。これにより、一対のｐｎ接合ダイオードを逆方向に直列接続した双方向ダイオード５０が構成されている。このように、この実施形態では、ポリシリコン膜９０を用いることによって、基板２外に双方向ダイオード５０を構成している。
ポリシリコン膜９０を覆うように層間絶縁膜９４が形成されている。層間絶縁膜９４には、一対のｎ型ポリシリコン領域９１，９２をそれぞれ露出させる一対の開口９４ａ，９４ｂが形成されている。一方の開口９４ａ内には、第１外部電極３の直下にパッド領域７１Ａを有する配線膜７１が入り込み、ｎ型ポリシリコン領域９１に接合されている。他方の開口９４ｂ内には、第２外部電極４の直下のパッド金属膜２４に連なる配線膜７２が入り込み、ｎ型ポリシリコン領域９２に接合されている。パッシベーション膜４０は、層間絶縁膜９４を覆うように形成されている。
基板２は、ｎ型シリコン基板でもｐ型シリコン基板でもよく、また、シリコン基板の表面にｎ型またはｐ型のシリコンエピタキシャル層が形成された基板であってもよい。
図１７は、この発明の第８の実施形態に係るチップコンデンサ１０８の構成を示す断面図である。図１７において、図１６に示された各部の対応部分には同一参照符号を付してある。
この実施形態では、ダイオード領域６６に、ｐ型ポリシリコン膜９５が形成され、その表層部に、間隔を開けて一対のｎ型拡散領域９６，９７が形成されている。したがって、一対のｎ型拡散領域９６，９７の間にｐ型領域（ｐ型ポリシリコン膜９５）が介装されており、それによって、一対のｐｎ接合が形成されている。これにより、一対のｐｎ接合ダイオードを逆方向に直列接続した双方向ダイオード５０が構成されている。
図１８は、この発明の第９の実施形態に係るチップコンデンサ１０９の構成を示す断面図である。図１８において、図１６に示された各部の対応部分には同一参照符号を付してある。
この実施形態では、ダイオード領域６６内で分離して形成された第１ポリシリコン膜９８および第２ポリシリコン膜９９でそれぞれ構成された第１ダイオード５０１および第２ダイオード５０２が備えられている。第１ポリシリコン膜９８は、ｐ型不純物を拡散したｐ型領域９８ｐとｎ型不純物を拡散したｎ型領域９８ｎとを有しており、これらが互いに接して、ｐｎ接合ダイオードからなる第１ダイオード５０１を構成している。第２ポリシリコン膜９９も同様に、ｐ型不純物を拡散したｐ型領域９９ｐとｎ型不純物を拡散したｎ型領域９９ｎとを有し、これらが互いに接して、ｐｎ接合ダイオードからなる第２ダイオード５０２を構成している。
第１および第２ダイオード５０１，５０２は、層間絶縁膜９４によって覆われている。層間絶縁膜９４には、第１ダイオード５０１のｐ型領域９８ｐおよびｎ型領域９８ｎをそれぞれ露出させる開口９４ｃ，９４ｄと、第２ダイオード５０２のｐ型領域９９ｐおよびｎ型領域９９ｎをそれぞれ露出させる開口９４ｅ，９４ｆとが間隔を開けて形成されている。層間絶縁膜９４上には、第１外部電極３の直下にパッド領域７１Ａを有する配線膜７１が形成されており、この配線膜７１が開口９４ｄに入り込んで、第１ダイオード５０１のｎ型領域９８ｎに接合されている。層間絶縁膜９４上には、さらに、第２外部電極４の直下のパッド金属膜２４に連なる配線膜７２が形成されており、この配線膜７２が開口９４ｆに入り込んで、第２ダイオード５０２のｎ型領域９９ｎに接合されている。さらに、層間絶縁膜９４上に形成され、配線膜７１，７２とは絶縁された配線膜７３が、開口９４ｃ，９４ｅに入り込み、第１ダイオード５０１のｐ型領域９８ｐおよび第２ダイオード５０２のｐ型領域９９ｐに接合されている。
このようにして、第１および第２ダイオード５０１，５０２は、配線膜７３によって、逆方向に直列に接続された双方向ダイオード５０を構成している。この双方向ダイオード５０が、配線膜７１，７２を介して、第１および第２外部電極３，４の間に接続されている。
図１９は、この発明の第１０の実施形態に係るチップコンデンサ１１０の構成を説明するための断面図である。図１９において、図１１に示された各部の対応部分には同一参照符号を付してある。この実施形態では、半導体基板からなる基板２の素子形成面２Ａに絶縁膜４６が形成されている。絶縁膜４６は、ダイオード領域６６のｎ+型不純物拡散層６８，６９を露出させる開口４６ａ，４６ｂを有するほかは、素子形成面２Ａのほぼ全域を覆っており、第２外部電極４の直下の領域にも絶縁膜４６が形成されている。この絶縁膜４６は、基板２の素子形成面２Ａに一方表面および他方表面が倣うように形成されており、トレンチ１６が形成されている領域では、その側壁面１６ａおよび底壁面１６ｂに倣っている。絶縁膜４６は、たとえば、酸化シリコン膜等の酸化膜からなっていてもよい。その膜厚は、５００Å〜２０００Å程度であってもよい。
絶縁膜４６の表面に、キャパシタ要素Ｃ０〜Ｃ６の下部電極を構成する下部電極膜２５が形成されている。下部電極膜２５は、アルミニウム等（より具体的には、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ｗ，ＴｉＮなど）の金属膜からなる。下部電極膜２５は、その一方表面および他方表面が基板２の表面に倣うように形成されている。下部電極膜２５は、キャパシタ要素Ｃ０〜Ｃ６が形成された全領域に渡って連続しており、さらに、第２外部電極４の直下のパッド金属膜２４に接続されている。下部電極膜２５の表面に、容量膜２０が積層されている。このような構成により、図１１の構成と電気的にほぼ同等のチップコンデンサを提供できる。
図２０は、この発明の第１１の実施形態に係るチップコンデンサ１１１の構成を示す断面図である。図２０において、図１９および図１６の対応部分に同一参照符号を付してある。
この実施形態では、第１０の実施形態（図１９）の場合と同様に、基板２の表面に絶縁膜４６が形成されており、その上に下部電極膜２５が形成されている。さらに、第７の実施形態（図１６）の場合と同様に、ポリシリコン膜９０によって形成された双方向ダイオード５０が基板２外に形成されている。
したがって、基板２は、シリコン基板に代表される半導体基板以外にも、ガラス基板や樹脂フィルム等の絶縁性基板を用いることもできる。
図２１は、この発明の第１２の実施形態に係るチップコンデンサ１１２の構成を示す断面図である。図２１において、図３の対応部分には同一参照符号を付す。この実施形態では、基板２にはトレンチが形成されておらず、基板２は平坦な素子形成面２Ａを有している。このようなプレーナ型の構成に対しても、この発明を適用できる。
以上、この発明の実施形態について説明してきたが、この発明は、次にいくつかの例を示すとおり、さらに他の形態でも実施することができる。
(1) 前述の実施形態では、キャパシタ素子が複数のキャパシタ要素を備える例を示したが、キャパシタ素子は、一つのキャパシタ要素で構成されていてもよい。キャパシタ素子が複数のキャパシタ要素を備える場合のキャパシタ要素の数は、前述の実施形態で示した７個に限らず、２〜６個、または８個以上であってもよい。
(2) 前述の実施形態では、一つのキャパシタ要素（基本容量素子）はヒューズを介することなく外部電極に接続されており、他のキャパシタ要素（調整容量素子）はヒューズを介して外部電極に接続されているが、これも一つの例に過ぎない。すなわち、複数のキャパシタ要素の全てがヒューズを介して外部電極に接続されていてもよい。逆に、全てのキャパシタ要素がヒューズを介することなく外部電極に接続されていてもよい。さらに、一つ以上のキャパシタ要素がヒューズを介することなく外部電極に接続され、別の１つ以上のキャパシタ要素がヒューズを介して外部電極に接続されていてもよい。なお、トリミング後のチップコンデンサは、１つ以上のヒューズが切断されている場合があるので、外部電極から絶縁されたキャパシタ要素を含む場合がある。
(3) 前述の実施形態では、上部電極膜にヒューズユニットを設ける構成を示したが、第１０および第１１の実施形態（図１９および図２０）の構成のように、下部電極膜を設ける構成の場合には、下部電極膜にヒューズユニットを設けることもできる。具体的には、下部電極膜２５（図１９等参照）を複数のキャパシタ要素に応じて複数の電極膜部分に分割し、一部または全部の電極膜部分と外部電極４との間にヒューズユニットを介装する構成とすればよい。この場合、上部電極膜は、複数のキャパシタ要素に共通の電極膜とすればよく、複数の電極膜部分に分割しなくてもよい。
(4) 表面部分および側面部分を一体的に形成した外部電極の特徴に関する発明については、双方向ダイオードがチップ内に備えられていなくてもよい。
(5) チップ内に双方向ダイオードを備えたチップコンデンサに関する発明については、外部電極は、基板の表面（素子形成面）のみを覆う構成であってもよい。
(6) 前述の実施形態では、上部電極膜がポリシリコン膜および金属膜の積層構造膜で構成されているが、上部電極膜を金属膜のみで構成してもよい。とくに、基板表面に微細なトレンチを形成しない場合には、トレンチ内への埋め込み性の問題がないので、抵抗値を低減するために、金属膜のみで上部電極膜を構成することが好ましい。金属膜としては、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ｗ，ＴｉＮなどを用いることができる。
(7) 前述の実施形態では、側壁面および底壁面を有するトレンチが基板表面に形成された例を示したが、底壁面を有しないトレンチが基板表面に形成されていてもよい。具体的には、一対の側壁面がＶ字形断面を形成するトレンチが基板表面に形成されていてもよい。
(8) 前述の実施形態では、半導体基板としてシリコン基板を例示したが、化合物半導体等の他の半導体材料の基板を用いてもよい。
(9) 前述の実施形態では、双方向ダイオード５０に代えて、後述する参考例に係る実施形態で示す抵抗２０６の構造が採用された抵抗素子が、キャパシタ素子５に対して並列に第１および第２外部電極３，４間に接続されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜この発明の参考例の実施形態＞
以下では、この発明の参考例の実施形態を、添付図面を参照して詳細に説明する。
＜チップ部品の全体構成＞
図２２（ａ）は、この発明の参考例の実施形態に係るチップ部品の構成を説明するための模式的な斜視図であり、図２２（ｂ）は、前記チップ部品が回路基板に実装された状態を示す模式的な側面図である。図２３は、図２２（ａ）の切断面XXIII-XXIIIから見た前記チップ部品の断面図である。図２４は、複合素子の電気回路図である。
チップ部品２０１は、複合素子を一つのパッケージ（１チップ）に収めたディスクリートタイプの微小なチップ部品であり、図２２（ａ）に示すように、直方体形状をなしている。チップ部品２０１の寸法に関し、長辺方向の長さＬが約０．３ｍｍであり、短辺方向の幅Ｗが約０．１５ｍｍであり、厚さＴが約０．１ｍｍである。
チップ部品２０１は、半導体ウエハ（シリコンウエハ）上に多数個のチップ部品２０１を格子状に形成してから半導体ウエハを切断して個々のチップ部品２０１に分離することによって得られる。
チップ部品２０１は、半導体基板２０２と、第１外部接続電極２０３および第２外部接続電極２０４と、複合素子２０５とを主に備えている。これらの第１外部接続電極２０３、第２外部接続電極２０４および複合素子２０５は、半導体製造プロセスを用いて半導体基板２０２上に形成されたものである。
半導体基板２０２は、Ｓｉ（シリコン）からなり、略直方体のチップ形状である。半導体基板２０２において、図２２（ａ）における上面は、素子形成面２０２Ａである。素子形成面２０２Ａは、半導体基板２０２の表面であり、略長方形状である。半導体基板２０２の厚さ方向において素子形成面２０２Ａとは反対側の面は、裏面２０２Ｂである。素子形成面２０２Ａと裏面２０２Ｂとは、ほぼ同形状である。また、半導体基板２０２は、素子形成面２０２Ａおよび裏面２０２Ｂ以外に、これらの面と直交して延びる側面２０２Ｃ、側面２０２Ｄ、側面２０２Ｅおよび側面２０２Ｆを有している。
側面２０２Ｃは、素子形成面２０２Ａおよび裏面２０２Ｂにおける長手方向一端縁（図２２（ａ）における左手前側の端縁）の間に架設されていて、側面２０２Ｄは、素子形成面２０２Ａおよび裏面２０２Ｂにおける長手方向他端縁（図２２（ａ）における右奥側の端縁）の間に架設されている。側面２０２Ｃおよび側面２０２Ｄは、当該長手方向における半導体基板２０２の両端面である。側面２０２Ｅは、素子形成面２０２Ａおよび裏面２０２Ｂにおける短手方向一端縁（図２２（ａ）における左奥側の端縁）の間に架設されていて、側面２０２Ｆは、素子形成面２０２Ａおよび裏面２０２Ｂにおける短手方向他端縁（図２２（ａ）における右手前側の端縁）の間に架設されている。側面２０２Ｅおよび側面２０２Ｆは、当該短手方向における半導体基板２０２の両端面である。
半導体基板２０２の素子形成面２０２Ａには、図２３に示すように、絶縁膜２２０が形成されている。絶縁膜２２０は、素子形成面２０２Ａの全域を覆っている。また、半導体基板２０２では、素子形成面２０２Ａ、側面２０２Ｃ、側面２０２Ｄ、側面２０２Ｅおよび側面２０２Ｆが保護膜２２３で覆われている。そのため、厳密には、図２２（ａ）では、素子形成面２０２Ａ、側面２０２Ｃ、側面２０２Ｄ、側面２０２Ｅおよび側面２０２Ｆは、保護膜２２３の内側（裏側）に位置していて、外部に露出されていない。さらに、素子形成面２０２Ａ上の保護膜２２３は、樹脂膜２２４で覆われている。樹脂膜２２４は、素子形成面２０２Ａから、側面２０２Ｃ、側面２０２Ｄ、側面２０２Ｅおよび側面２０２Ｆのそれぞれにおける素子形成面２０２Ａ側の端部（図２２（ａ）および図２３における上端部）まではみ出ている。
半導体基板２０２では、略長方形の素子形成面２０２Ａの一辺Ａ（側面２０２Ｃ、２０２Ｄ、２０２Ｅおよび２０２Ｆのうちのいずれかであり、ここでは、後述するように側面２０２Ｃ）に相当する部分に、半導体基板２０２を厚さ方向に切欠く凹部２１０が形成されている。一辺Ａは、平面視におけるチップ部品２０１の一辺でもある。図２２（ａ）における凹部２１０は、側面２０２Ｃに形成されていて、半導体基板２０２の厚さ方向に延びつつ側面２０２Ｄ側へ窪んでいる。凹部２１０は、半導体基板２０２を厚さ方向に貫通しており、当該厚さ方向における凹部２１０の端部は、素子形成面２０２Ａおよび裏面２０２Ｂのそれぞれから露出されている。凹部２１０は、側面２０２Ｃの延びる方向（前述した短手方向）において、側面２０２Ｃよりも小さい。半導体基板２０２を厚さ方向（チップ部品２０１の厚さ方向でもある）から見た平面視における凹部２１０の形状は、前記短手方向に長手の長方形状（矩形状）である。なお、平面視における凹部２１０の形状は、凹部２１０が窪む方向（側面２０２Ｄ側）に向けて幅狭となる台形状であってもよいし、窪む方向に向けて細くなる三角形状であってもよいし、Ｕ字形状（Ｕ字に窪んだ形状）であってもよい。いずれにせよ、このようなシンプルな形状の凹部２１０であれば、簡単に形成することができる。また、凹部２１０は、ここでは側面２０２Ｃに形成されているが、側面２０２Ｃでなく、側面２０２Ｃ〜２０２Ｆのうちの少なくとも１つに形成されてもよい。
凹部２１０は、チップ部品２０１を回路基板２０９（図２２（ｂ）参照）に実装するときにおけるチップ部品２０１の向き（チップ方向）を表すものである。平面視におけるチップ部品２０１（厳密には、半導体基板２０２）の輪郭は、その一辺Ａに凹部２１０を有する矩形であるため、長手方向において非対称な外形を有している。つまり、当該非対称の外形が、側面２０２Ｃ、２０２Ｄ、２０２Ｅおよび２０２Ｆのうちのいずれか（一辺Ａ）に、チップ方向を表す凹部２１０を有していて、チップ部品２０１は、この非対称な外形によって、長手方向における凹部２１０側がチップ方向であることを表している。このように、チップ部品２０１における半導体基板２０２の外形を平面視で非対称とするだけで、チップ部品２０１のチップ方向を認識することができる。つまり、標印工程なしでもチップ部品２０１の外形によってチップ方向を認識できる。とくに、チップ部品２０１における非対称の外形が、一辺Ａにチップ方向を表す凹部２１０を有する矩形であるから、チップ部品２０１では、一辺Ａと反対側の一辺Ｂとを結ぶ長手方向における凹部２１０側をチップ方向とすることができる。そのため、たとえば、平面視においてチップ部品２０１の長手方向と左右方向とを一致させ、このとき一辺Ａが左端に位置しているときにチップ部品２０１を回路基板２０９に正しく実装できるようにしておけば、実装の際に、平面視で一辺Ａが左端に位置するようにチップ部品１の向きを合わせなければならないことを、凹部２１０によってチップ部品１の外観から把握できる。
直方体の半導体基板２０２では、側面２０２Ｃ、側面２０２Ｄ、側面２０２Ｅおよび側面２０２Ｆにおいて隣り合うもの同士の境界をなすコーナー部（当該隣り合うもの同士が交差する部分）２１１が、面取りされたラウンド形状に整形されている（丸められている）。また、半導体基板２０２において、凹部２１０と、凹部２１０の周囲の側面２０２Ｃとの境界をなすコーナー部（側面２０２Ｃにおいて凹部２１０におけるコーナー部）２１２も、面取りされたラウンド形状に整形されている。ここで、コーナー部２１２は、凹部２１０とその周囲の側面２０２Ｃ（凹部２１０以外の部分）との境界だけでなく、凹部２１０の最深部側にも存在し、平面視において４箇所に存在する。
このように、平面視における半導体基板２０２の輪郭において、屈曲した部分（コーナー部２１１，２１２）がいずれもラウンド形状になっている。そのため、ラウンド形状におけるコーナー部２１１，２１２では、チッピングの発生を防止できる。これにより、チップ部品２０１の製造において、歩留まり向上（生産性の向上）を図ることができる。
第１外部接続電極２０３および第２外部接続電極２０４は、半導体基板２０２の素子形成面２０２Ａ上に形成されていて、樹脂膜２２４から部分的に露出されている。第１外部接続電極２０３および第２外部接続電極２０４のそれぞれは、たとえば、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）およびＡｕ（金）をこの順番で素子形成面２０２Ａ上に積層することによって構成されている。第１外部接続電極２０３および第２外部接続電極２０４は、素子形成面２０２Ａの長手方向に間隔を隔てて配置されており、素子形成面２０２Ａの短手方向において長手である。図２２（ａ）では、素子形成面２０２Ａにおいて、側面２０２Ｃ寄りの位置に第１外部接続電極２０３が設けられ、側面２０２Ｄ寄りの位置に第２外部接続電極２０４が設けられている。前述した側面２０２Ｃの凹部２１０は、第１外部接続電極２０３に干渉しない程度の深さで窪んでいる。ただし、場合によっては、凹部２１０に応じて第１外部接続電極２０３にも凹部（凹部２１０の一部となる）を設けるようにしてもよい。
複合素子２０５は、半導体基板２０２の素子形成面２０２Ａにおける第１外部接続電極２０３と第２外部接続電極２０４との間の領域に形成されていて、保護膜２２３および樹脂膜２２４によって上から被覆されている。この実施形態の複合素子２０５は、素子形成面２０２Ａの短手方向（第１外部接続電極２０３と第２外部接続電極２０４との対向方向に直交する方向）に隣り合う第１素子の一例としての抵抗２０６、および第２素子の一例としてのダイオード２０７を含む。なお、複合素子２０５は、抵抗２０６とダイオード２０７の組み合わせに限らず、たとえば、抵抗と抵抗の組み合わせ（Ｒ＋Ｒ）、ダイオードとダイオードの組み合わせ（Ｄｉ＋Ｄｉ）、キャパシタと抵抗の組み合わせ（Ｃ＋Ｒ）等であってもよい。また、組み合わされる素子の数は、２つに限らず、３つ、４つ、それ以上であってもよい。また、複数の素子は、素子形成面２０２Ａの長手方向に隣り合うように配置されていてもよい。
抵抗２０６は、抵抗回路網２７１と、抵抗回路網２７１を挟んで素子形成面２０２Ａの長手方向一方側および他方側に配置された第１内部電極の一例としての第１配線膜２１４および第２内部電極の一例としての第２配線膜２１５とを含む。この実施形態では、第１外部接続電極２０３の下方に第１配線膜２１４が配置され、第２外部接続電極２０４の下方に第２配線膜２１５が配置されている。
ダイオード２０７は、ダイオードセル領域２７２と、ダイオードセル領域２７２を挟んで素子形成面２０２Ａの長手方向一方側および他方側に配置された第３内部電極の一例としてのカソード電極膜２１６および第４内部電極の一例としてのアノード電極膜２１７とを含む。この実施形態では、第１外部接続電極２０３の下方にカソード電極膜２１６が配置され、第２外部接続電極２０４の下方にアノード電極膜２１７が配置されている。
第１配線膜２１４およびカソード電極膜２１６は、図２３に示すように、絶縁膜２２０上において素子形成面２０２Ａの短手方向に隣り合うように配置されている。また、第１配線膜２１４およびカソード電極膜２１６は、保護膜２２３および樹脂膜２２４によって上から被覆されている。この保護膜２２３および樹脂膜２２４には、第１配線膜２１４およびカソード電極膜２１６の一部をそれぞれ別々のパッドとして露出させるパッド開口２１８，２１９が形成されている。パッド開口２１８，２１９間の距離（パッドスペース）Ｗ1は、たとえば、７μｍ〜１０μｍであり、パッド表面（各膜の表面）から樹脂膜２２４の表面までの高さＨ1は、たとえば、３μｍ〜６μｍである。そして、第１外部接続電極２０３が樹脂膜２２４上で連続するようにパッド開口２１８，２１９に一括して埋め込まれることによって、第１配線膜２１４およびカソード電極膜２１６は、共通の第１外部接続電極２０３に接続されている。
第２配線膜２１５およびアノード電極膜２１７は、図２３で示した構成と同様に、絶縁膜２２０上において素子形成面２０２Ａの短手方向に隣り合うように配置されている。また、第２配線膜２１５およびアノード電極膜２１７は、保護膜２２３および樹脂膜２２４によって上から被覆されている。この保護膜２２３および樹脂膜２２４には、第２配線膜２１５およびアノード電極膜２１７の一部をそれぞれ別々のパッドとして露出させるパッド開口２２８，２２９が形成されている。パッド開口２２８，２２９間の距離（パッドスペース）Ｗ2（図２２（ａ）参照）およびパッド表面（各膜の表面）から樹脂膜２２４の表面までの高さは、前述の距離Ｗ1および高さＨ1と同じである。そして、第２外部接続電極２０４が樹脂膜２２４上で連続するようにパッド開口２２８，２２９に一括して埋め込まれることによって、第２配線膜２１５およびアノード電極膜２１７は、共通の第２外部接続電極２０４に接続されている。
これにより、チップ部品２０１では、図２４に示すように、抵抗２０６およびダイオード２０７は、ダイオード２０７のカソード側が第１外部接続電極２０３によって共通接続され、ダイオード２０７のアノード側が第２外部接続電極２０４によって共通接続されることによって並列に接続されている。これによって、抵抗２０６およびダイオード２０７は、全体として１つの複合素子２０５として機能する。
そして、図２２（ｂ）に示すように、第１外部接続電極２０３と第２外部接続電極２０４を回路基板２０９に対向させて、半田２１３によって回路基板２０９の回路（図示せず）に対して電気的かつ機械的に接続することにより、チップ部品２０１を回路基板２０９にフリップチップ接続することができる。すなわち、フリップチップ接続型のチップ部品２０１を提供することができ、素子形成面２０２Ａを回路基板２０９の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップ部品２０１を回路基板２０９に接続できる。これによって、回路基板２０９上におけるチップ部品２０１の占有空間を小さくできる。とくに、回路基板２０９上におけるチップ部品２０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。なお、外部接続電極として機能する第１外部接続電極２０３および第２外部接続電極２０４は、半田濡れ性の向上および信頼性の向上のために、金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。
＜抵抗の全体構成＞
図２５は、前記複合素子の抵抗の平面図であり、第１配線膜、第２配線膜および抵抗回路網の平面視の構成を示す図である。
抵抗２０６の抵抗回路網２７１は、一例として、行方向（半導体基板２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（半導体基板２０２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。それぞれの抵抗体Ｒは、等しい抵抗値を有している。
これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗単位体（単位抵抗）が形成されている。形成された複数種類の抵抗単位体は、接続用導体膜Ｃを介して所定の態様に接続されている。さらに、半導体基板２０２の素子形成面２０２Ａには、抵抗単位体を抵抗２０６に対して電気的に組み込んだり、または、抵抗２０６から電気的に分離したりするために溶断可能な複数のヒューズ膜Ｆが設けられている。複数のヒューズ膜Ｆおよび接続用導体膜Ｃは、第１配線膜２１４の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Ｆおよび接続用導体膜Ｃが直線状に配置されている。
図２６Ａは、前記抵抗の一部分を拡大して描いた平面図である。図２６Ｂは、前記抵抗における抵抗体の構成を説明するために描いた図２６ＡのＢ−Ｂに沿う長さ方向の縦断面図である。図２６Ｃは、前記抵抗における抵抗体の構成を説明するために描いた図２６ＡのＣ−Ｃに沿う幅方向の縦断面図である。
図２６Ａ、図２６Ｂおよび図２６Ｃを参照して、抵抗体Ｒの構成について説明をする。
チップ部品２０１は、絶縁膜２２０、抵抗体膜２２１、配線膜２２２、保護膜２２３および樹脂膜２２４を備えている（図２６Ｂおよび図２６Ｃ参照）。絶縁膜２２０、抵抗体膜２２１、配線膜２２２、保護膜２２３および樹脂膜２２４は半導体基板２０２（素子形成面２０２Ａ）上に形成されている。
絶縁膜２２０は、ＳｉＯ2（酸化シリコン）からなる。絶縁膜２２０は、半導体基板２０２の素子形成面２０２Ａの全域を覆っている。絶縁膜２２０の厚さは、約１００００Åである。
抵抗体膜２２１は、抵抗体Ｒを構成する。抵抗体膜２２１は、ＴｉＮまたはＴｉＯＮからなり、絶縁膜２２０の表面上に積層されている。抵抗体膜２２１の厚さは、約２０００Åである。抵抗体膜２２１は、第１配線膜２１４と第２配線膜２１５との間をライン状に延びる複数本のライン（以下「抵抗体膜ライン２２１Ａ」という）を構成していて、抵抗体膜ライン２２１Ａは、ライン方向に所定の位置で切断されている場合がある（図２６Ａ参照）。
抵抗体膜ライン２２１Ａ上には、配線膜２２２が積層されている。配線膜２２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２２の厚さは、約８０００Åである。配線膜２２２は、抵抗体膜ライン２２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されている。
この構成の抵抗体膜ライン２２１Ａおよび配線膜２２２の電気的特徴を回路記号で示すと、図２７の通りである。すなわち、図２７（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜２２２が積層された領域では、配線膜２２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２２で抵抗体膜ライン２２１Ａが短絡されている。よって、図２７（ｂ）に示す抵抗ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン２２１Ａ同士は抵抗体膜２２１および配線膜２２２で接続されているから、図２６Ａに示す抵抗回路網２７１は、図２７（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。
ここで、半導体基板２０２上に作り込んだ同形同大の抵抗体膜２２１は、ほぼ同値になるという特性に基づき、半導体基板２０２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。
また、抵抗体膜ライン２２１Ａ上に積層された配線膜２２２は、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗単位体を構成するための接続用配線膜の役目も果たしている。
図２８（ａ）は、前記チップ部品の平面図の一部分を拡大して描いたヒューズ膜を含む領域の部分拡大平面図であり、図２８（ｂ）は、図２８（ａ）のＢ−Ｂに沿う断面構造を示す図である。
図２８（ａ）および（ｂ）に示すように、抵抗回路網２７１において、前述したヒューズ膜Ｆおよび接続用導体膜Ｃも、抵抗体Ｒを形成する抵抗体膜２２１上に積層された配線膜２２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２２１Ａ上に積層された配線膜２２２と同じレイヤーに、配線膜２２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズ膜Ｆおよび接続用導体膜Ｃが形成されている。
つまり、抵抗体膜２２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズ膜Ｆや、接続用導体膜Ｃや、さらには、抵抗２０６を第１外部接続電極２０３および第２外部接続電極２０４に接続するための第１配線膜２１４および第２配線膜２１５が、配線膜２２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて、同じ製造プロセス（後述するスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。
なお、ヒューズ膜Ｆは、配線膜２２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２２１）の一部と抵抗体膜２２１上の配線膜２２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズ膜Ｆは、接続用導体膜Ｃと同一のレイヤーを用いる場合のみを説明したが、接続用導体膜Ｃ部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズ膜Ｆの上に導体膜を積層しなければ、ヒューズ膜Ｆの溶断性が悪くなることはない。
図２９は、この発明の参考例の実施形態に係る抵抗の電気回路図である。
図２９を参照して、抵抗２０６は、基準抵抗単位体Ｒ８と、抵抗単位体Ｒ６４、２つの抵抗単位体Ｒ３２、抵抗単位体Ｒ１６、抵抗単位体Ｒ８、抵抗単位体Ｒ４、抵抗単位体Ｒ２、抵抗単位体Ｒ１、抵抗単位体Ｒ／２、抵抗単位体Ｒ／４、抵抗単位体Ｒ／８、抵抗単位体Ｒ／１６、抵抗単位体Ｒ／３２とを第１配線膜２１４からこの順番で直列接続することによって構成されている。基準抵抗単位体Ｒ８および抵抗単位体Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗単位体Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗単位体Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗単位体の末尾の数の意味については、後述する図３０および図３１においても同じである。
そして、基準抵抗単位体Ｒ８以外の抵抗単位体Ｒ６４〜抵抗単位体Ｒ／３２のそれぞれに対して、ヒューズ膜Ｆが１つずつ並列的に接続されている。ヒューズ膜Ｆ同士は、直接または接続用導体膜Ｃ（図２８（ａ）参照）を介して直列に接続されている。
図２９に示すように全てのヒューズ膜Ｆが溶断されていない状態では、抵抗２０６は、第１配線膜２１４および第２配線膜２１５間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗単位体Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４Ωの抵抗回路により第１配線膜２１４および第２配線膜２１５が接続された抵抗２０６が構成されている。
また、全てのヒューズ膜Ｆが溶断されていない状態では、基準抵抗単位体Ｒ８以外の複数種類の抵抗単位体は、短絡された状態となっている。つまり、基準抵抗単位体Ｒ８には、１２種類１３個の抵抗単位体Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗単位体は、それぞれ並列に接続されたヒューズ膜Ｆにより短絡されているので、電気的に見ると、各抵抗単位体は抵抗２０６に組み込まれてはいない。
この実施形態に係るチップ部品２０１では、要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Ｆが溶断された抵抗単位体は、抵抗２０６に組み込まれることになる。よって、抵抗２０６の全体の抵抗値を、溶断されたヒューズ膜Ｆに対応する抵抗単位体が直列に接続されて組み込まれた抵抗値とすることができる。
とくに、複数種類の抵抗単位体は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗単位体ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗単位体を備えている。そのため、ヒューズ膜Ｆ（前述したヒューズ素子も含む）を選択的に溶断することにより、抵抗２０６全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ部品２０１において所望の値の抵抗を発生させることができる。
図３０は、この参考例の他の実施形態に係る抵抗の電気回路図である。
前述したように基準抵抗単位体Ｒ８および抵抗単位体Ｒ６４〜抵抗単位体Ｒ／３２を直列接続して抵抗２０６を構成する代わりに、図３０に示すように抵抗２０６を構成してもかまわない。詳しくは、第１配線膜２１４および第２配線膜２１５の間で、基準抵抗単位体Ｒ／１６と、１２種類の抵抗単位体Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって抵抗２０６を構成してもよい。
この場合、基準抵抗単位体Ｒ／１６以外の１２種類の抵抗単位体には、それぞれ、ヒューズ膜Ｆが直列に接続されている。全てのヒューズ膜Ｆが溶断されていない状態では、各抵抗単位体は抵抗２０６に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズ膜Ｆを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Ｆに対応する抵抗単位体（ヒューズ膜Ｆが直列に接続された抵抗単位体）は、抵抗２０６から電気的に分離されるので、チップ部品２０１全体の抵抗値を調整することができる。
図３１は、この参考例のさらに他の実施形態に係る抵抗の電気回路図である。
図３１に示す抵抗２０６の特徴は、複数種類の抵抗単位体の直列接続と、複数種類の抵抗単位体の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗単位体には、先の実施形態と同様、抵抗単位体毎に、並列にヒューズ膜Ｆが接続されていて、直列接続された複数種類の抵抗単位体は、全てヒューズ膜Ｆで短絡状態とされている。したがって、ヒューズ膜Ｆを溶断すると、その溶断されるヒューズ膜Ｆで短絡されていた抵抗単位体が、抵抗２０６に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗単位体には、それぞれ、直列にヒューズ膜Ｆが接続されている。したがって、ヒューズ膜Ｆを溶断することにより、溶断されたヒューズ膜Ｆが直列に接続されている抵抗単位体を、抵抗単位体の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。
図３２は、前記チップ部品の模式的な断面図であって、抵抗部分を示している。
次に、図３２を参照して、チップ部品２０１（抵抗２０６部分）についてさらに詳しく説明する。なお、説明の便宜上、図３２では、前述した抵抗２０６については簡略化して示していると共に、半導体基板２０２以外の各要素にはハッチングを付している。
ここでは、前述した保護膜２２３および樹脂膜２２４について説明する。
保護膜２２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、約３０００Åである。保護膜２２３は、素子形成面２０２Ａの全域に亘って設けられて抵抗体膜２２１および抵抗体膜２２１上の各配線膜２２２（つまり、抵抗２０６）を表面（図３２の上側）から被覆する（つまり、抵抗２０６おける各抵抗体Ｒの上面を覆う）と共に、半導体基板２０２の４つの側面２０２Ｃ〜２０２Ｆ（図２２（ａ）参照）のそれぞれの全域を被覆している。素子形成面２０２Ａでは、保護膜２２３によって抵抗体Ｒ間における配線膜２２２以外での短絡（隣り合う抵抗体膜ライン２２１Ａ間における短絡）が防止されている。一方、側面２０２Ｃ〜２０２Ｆでは、保護膜２２３によって、各側面２０２Ｃ〜２０２Ｆにおける短絡（当該側面において短絡経路が発生すること）が防止されている。
樹脂膜２２４は、保護膜２２３と共にチップ部品２０１を保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２２４の厚みは、約５μｍである。樹脂膜２２４は、保護膜２２３の上面を全域に亘って被覆している共に、半導体基板２０２の４つの側面２０２Ｃ〜２０２Ｆ上の保護膜２２３において素子形成面２０２Ａ側の端部（図３２における上端部）を被覆している。つまり、樹脂膜２２４は、４つの側面２０２Ｃ〜２０２Ｆ上の保護膜２２３において素子形成面２０２Ａとは反対側（図３２における下側）の部分を少なくとも露出させている。
このような樹脂膜２２４では、平面視で４つの側面２０２Ｃ〜２０２Ｆと一致する部分が、これらの側面２０２Ｃ〜２０２Ｆ上の保護膜２２３よりも側方（外側）に張り出した円弧状の張出部となっている。つまり、樹脂膜２２４は、側面２０２Ｃ〜２０２Ｆで保護膜２２３よりもはみ出している。このような樹脂膜２２４は、円弧状の張出部において側方に向かって凸のラウンド形状の側面を有している。そのため、チップ部品２０１が周囲のものに接触する際、樹脂膜２２４の張出部が周囲のものに最初に接触して、接触による衝撃を緩和するので、衝撃が複合素子２０５等にまで及ぶこと等を防止できる。とくに、樹脂膜２２４の張出部は、ラウンド形状の側面を有しているから、接触による衝撃を滑らかに緩和することができる。
なお、樹脂膜２２４が側面２０２Ｃ〜２０２Ｆで保護膜２２３をまったく被覆していない構成（側面２０２Ｃ〜２０２Ｆで保護膜２２３の全部を露出させた構成）もあり得る。
また前述したように、樹脂膜２２４において、平面視で離れた２つの位置にパッド開口２１８，２２８が１つずつ形成されている。各パッド開口２１８，２２８は、樹脂膜２２４および保護膜２２３を、それぞれの厚さ方向において連続して貫通する貫通孔である。そのため、パッド開口２１８，２２８は、樹脂膜２２４だけでなく保護膜２２３にも形成されている。各パッド開口２１８，２２８からは、第１配線膜２１４および第２配線膜２１５の一部がパッドとして露出されている。
パッド開口２１８は、第１外部接続電極２０３によって埋め尽くされ、パッド開口２２８は、第２外部接続電極２０４によって埋め尽くされている。そして、第１外部接続電極２０３および第２外部接続電極２０４のそれぞれの一部は、樹脂膜２２４の表面においてパッド開口２１８，２２８からはみ出している。第１外部接続電極２０３は、パッド開口２１８を介して第１配線膜２１４に対して電気的に接続されている。第２外部接続電極２０４は、パッド開口２２８を介して第２配線膜２１５に対して電気的に接続されている。これにより、第１外部接続電極２０３および第２外部接続電極２０４のそれぞれは、抵抗２０６に対して電気的に接続されている。
このように、パッド開口２１８，２２８が形成された樹脂膜２２４および保護膜２２３は、パッド開口２１８，２２８から第１外部接続電極２０３および第２外部接続電極２０４を露出させるように形成されている。そのため、樹脂膜２２４の表面においてパッド開口２１８，２２８からはみ出した第１外部接続電極２０３および第２外部接続電極２０４を介して、チップ部品２０１と回路基板２０９との間における電気的接続を達成することができる（図２２（ｂ）参照）。
＜ダイオードの全体構成＞
図３３は、前記複合素子のダイオードの平面図であり、図３４は、図３３の切断面XXXIV−XXXIVから見た前記ダイオードの断面図である。さらに、図３５は、図３３の切断面XXXV−XXXVから見た前記ダイオードの断面図である。
ダイオード２０７のダイオードセル領域２７２は、この実施形態では、矩形に形成されている。ダイオードセル領域２７２内に、複数のダイオードセルＤ１〜Ｄ４が配置されている。複数のダイオードセルＤ１〜Ｄ４は、この実施形態では４個設けられており、半導体基板２０２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図３６は、カソード電極膜２１６およびアノード電極膜２１７ならびにその上に形成された構成を取り除いて、半導体基板２０２の表面（素子形成面２０２Ａ）の構造を示す平面図である。
ダイオードセルＤ１〜Ｄ４の各領域内には、それぞれ、ｐ+型の半導体基板２０２の表層領域にｎ型拡散層の一例としてのｎ+型領域２７３が形成されている。ｎ+型領域２７３は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ１〜Ｄ４は、ダイオードセル毎に分離されたｐｎ接合領域２７４をそれぞれ有している。
複数のダイオードセルＤ１〜Ｄ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ+型領域２７３が形成されている。この実施形態では、ｎ+型領域２７３は、正八角形に形成されており、ダイオードセルＤ１〜Ｄ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ１〜Ｄ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
前述したように、半導体基板２０２の素子形成面２０２Ａには、絶縁膜２２０が形成されている（図３４および図３５参照）。絶縁膜２２０には、ダイオードセルＤ１〜Ｄ４のそれぞれのｎ+型領域２７３の表面を露出させるコンタクト孔２７５（カソードコンタクト孔）と、素子形成面２０２Ａを露出させるコンタクト孔２７６（アノードコンタクト孔）とが形成されている。絶縁膜２２０の表面には、カソード電極膜２１６およびアノード電極膜２１７が形成されている。
カソード電極膜２１６は、複数のダイオードセルＤ１，Ｄ３に接続された引き出し電極Ｌ１と、複数のダイオードセルＤ２，Ｄ４に接続された引き出し電極Ｌ２と、引き出し電極Ｌ１，Ｌ２（カソード引き出し電極）と一体的に形成されたカソードパッド２７７とを有している。カソードパッド２７７は、素子形成面２０２Ａの一端部に矩形に形成されている。このカソードパッド２７７に第１外部接続電極２０３が接続されている。このようにして、第１外部接続電極２０３は、引き出し電極Ｌ１，Ｌ２に共通に接続されている。
アノード電極膜２１７は、ｐ+型の半導体基板２０２に接続されており、素子形成面２０２Ａの一端部付近にアノードパッド２７８を有している。アノードパッド２７８は、アノード電極膜２１７において素子形成面２０２Ａの一端部に配置された領域からなる。このアノードパッド２７８に第２外部接続電極２０４が接続されている。アノード電極膜２１７において、アノードパッド２７８以外の領域は、コンタクト孔２７６から引き出されたアノード引き出し電極である。
引き出し電極Ｌ１は、絶縁膜２２０の表面からダイオードセルＤ１，Ｄ３のコンタクト孔２７５内に入り込み、各コンタクト孔２７５内でダイオードセルＤ１，Ｄ３の各ｎ+型領域２７３にオーミック接触している。引き出し電極Ｌ１において、コンタクト孔２７５内でダイオードセルＤ１，Ｄ３に接続されている部分は、セル接続部Ｃ１，Ｃ３を構成している。同様に、引き出し電極Ｌ２は、絶縁膜２２０の表面からダイオードセルＤ２，Ｄ４のコンタクト孔２７５内に入り込み、各コンタクト孔２７５内でダイオードセルＤ２，Ｄ４の各ｎ+型領域２７３にオーミック接触している。引き出し電極Ｌ２において、コンタクト孔２７５内でダイオードセルＤ２，Ｄ４に接続されている部分は、セル接続部Ｃ２，Ｃ４を構成している。アノード電極膜２１７は、絶縁膜２２０の表面からコンタクト孔２７６の内方へと延びており、コンタクト孔２７６内でｐ+型の半導体基板２０２にオーミック接触している。カソード電極膜２１６およびアノード電極膜２１７は、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板２０２の表面にｐ+型領域を設けることなく、アノード電極膜２１７をｐ+型の半導体基板２０２にオーミック接触させることができる。すなわち、アノード電極膜２１７をｐ+型の半導体基板２０２に直接接触させてオーミック接合を形成できる。したがって、ｐ+型領域を形成するための工程を省くことができる。
カソード電極膜２１６とアノード電極膜２１７との間は、スリット２７９によって分離されている。引き出し電極Ｌ１は、ダイオードセルＤ１からダイオードセルＤ３を通ってカソードパッド２７７に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ２は、ダイオードセルＤ２からダイオードセルＤ４を通ってカソードパッド２７７に至る直線に沿って直線状に形成されている。引き出し電極Ｌ１，Ｌ２は、ｎ+型領域２７３からカソードパッド２７７まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部Ｃ１，Ｃ２，Ｃ３，Ｃ４の幅よりも広い。セル接続部Ｃ１〜Ｃ４の幅は、引き出し電極Ｌ１，Ｌ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ１，Ｌ２の先端部は、ｎ+型領域２７３の平面形状と整合するように整形されている。引き出し電極Ｌ１，Ｌ２の基端部は、カソードパッド２７７に接続されている。スリット２７９は、引き出し電極Ｌ１，Ｌ２を縁取るように形成されている。一方、アノード電極膜２１７は、ほぼ一定の幅のスリット２７９に対応した間隔を開けて、カソード電極膜２１６を取り囲むように、絶縁膜２２０の表面に形成されている。アノード電極膜２１７は、素子形成面２０２Ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッド２７８とを一体的に有している。
カソード電極膜２１６およびアノード電極膜２１７は、前述のように、たとえば窒化膜からなる保護膜２２３によって覆われており、さらに保護膜２２３の上には樹脂膜２２４が形成されている。保護膜２２３および樹脂膜２２４を貫通するように、カソードパッド２７７を露出させるパッド開口２１９と、アノードパッド２７８を露出させるパッド開口２２９とが形成されている。パッド開口２１９，２２９に第１外部接続電極２０３および第２外部接続電極２０４がそれぞれ埋め込まれている。保護膜２２３および樹脂膜２２４は、引き出し電極Ｌ１，Ｌ２およびｐｎ接合領域２７４への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ダイオード２０７の耐久性の向上に寄与している。
各ダイオードセルＤ１〜Ｄ４では、ｐ型の半導体基板２０２とｎ+型領域２７３との間にｐｎ接合領域２７４が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ１〜Ｄ４のｎ+型領域２７３がカソード電極膜２１６に共通に接続され、ダイオードセルＤ１〜Ｄ４の共通のｐ型領域であるｐ+型の半導体基板２０２がアノード電極膜２１７に共通に接続されている。これによって、半導体基板２０２上に形成された複数のダイオードセルＤ１〜Ｄ４は、すべて並列に接続されている。
図３７は、前記ダイオードの内部の電気的構造を示す電気回路図である。
ダイオードセルＤ１〜Ｄ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極膜２１６によって共通接続され、アノード側がアノード電極膜２１７によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、ダイオード２０７は複数のダイオードセルＤ１〜Ｄ４を有しており、各ダイオードセルＤ１〜Ｄ４がｐｎ接合領域２７４を有している。ｐｎ接合領域２７４は、ダイオードセルＤ１〜Ｄ４毎に分離されている。そのため、ダイオード２０７は、ｐｎ接合領域２７４の周囲長、すなわち、半導体基板２０２におけるｎ+型領域２７３の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域２７４の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、ダイオード２０７を小型に形成する場合であっても、ｐｎ接合領域２７４の総周囲長を大きくすることができるから、ダイオード２０７の小型化とＥＳＤ耐量の確保とを両立することができる。
図３８は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極Ｌ１，Ｌ２の幅Ｗ１，Ｗ２が、セル接続部Ｃ１〜Ｃ４からカソードパッド２７７までの間の至るところで、セル接続部Ｃ１〜Ｃ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
また、この実施形態では、カソードパッド２７７に向かう直線上に並んだ複数のダイオードセルＤ１，Ｄ３；Ｄ２，Ｄ４が直線状の共通の引き出し電極Ｌ１，Ｌ２によって、カソードパッド２７７に接続されている。これにより、ダイオードセルＤ１〜Ｄ４からカソードパッド２７７までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＤ１，Ｄ３；Ｄ２，Ｄ４で一つの引き出し電極Ｌ１；Ｌ２を共有できるから、多数のダイオードセルＤ１〜Ｄ４を形成してダイオード接合領域（ｐｎ接合領域２７４）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板２０２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極Ｌ１，Ｌ２の端部がｎ+型領域２７３の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極Ｌ１，Ｌ２の占有面積を小さくしながら、ｎ+型領域２７３と接続できる。
また、この実施形態では、半導体基板２０２上に絶縁膜２２０が形成されており、その絶縁膜２２０に形成されたコンタクト孔２７５を介してダイオードセルＤ１〜Ｄ４に引き出し電極Ｌ１，Ｌ２のセル接続部Ｃ１〜Ｃ４が接続されている。そして、コンタクト孔２７５の外の領域において絶縁膜２２０上にカソードパッド２７７が配置されている。つまり、ｐｎ接合領域２７４の直上から離れた位置にカソードパッド２７７が設けられている。また、絶縁膜２２０に形成されたコンタクト孔２７６を介してアノード電極膜２１７が半導体基板２０２に接続されており、コンタクト孔２７６の外の領域において絶縁膜２２０上にアノードパッド２７８が配置されている。アノードパッド２７８もまた、ｐｎ接合領域２７４の直上から離れた位置にある。これにより、図２２（ｂ）に示すようにチップ部品２０１を回路基板２０９に実装するときに、ｐｎ接合領域２７４に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域２７４の破壊を回避できるので、外力に対する耐久性に優れたチップ部品２０１を実現できる。
また、この実施形態では、アノード電極膜２１７がＡｌＳｉ膜からなっている。ＡｌＳｉ膜は、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ+型の半導体基板２０２との間に良好なオーミック接合を形成することができる。よって、ｐ型+半導体基板２０２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
＜チップ部品の製造方法＞
図３９は、前記チップ部品の製造工程の一例を説明するための工程図である。図４０は、半導体ウエハに溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。図４１（ａ）は、前記溝が形成された後の半導体ウエハの模式的な平面図であり、図４１（ｂ）は、図４１（ａ）における一部の拡大図である。図４２Ａ〜Ｃは、前記チップ部品の製造工程途中の構成を示す断面図である。図４３は、ポリイミドのシートを前記半導体ウエハに貼り付ける状態を示す図解的な斜視図である。
まず、半導体基板２０２の元基板としてのｐ+型の半導体ウエハ２３０が用意される。半導体ウエハ２３０の表面２３０Ａは、半導体基板２０２の素子形成面２０２Ａであり、半導体ウエハ２３０の裏面２３０Ｂは、半導体基板２０２の裏面２０２Ｂである。
次に、図３９と共に図３４および図３５を参照して、ｐ+型の半導体ウエハ２３０の表面２３０Ａ（半導体基板２０２の素子形成面２０２Ａ）に、熱酸化膜やＣＶＤ酸化膜等の絶縁膜２２０（たとえば８０００Å〜８６００Åの厚さ）が形成され（Ｓ１）、その上にレジストマスクが形成される（Ｓ２）。このレジストマスクを用いたエッチングによって、ｎ+型領域２７３に対応する開口が絶縁膜２２０に形成される（Ｓ３）。さらに、レジストマスクを剥離した後に、絶縁膜２２０に形成された開口から露出する半導体ウエハ２３０の表層部にｎ型不純物が導入される（Ｓ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハ２３０を拡散炉内に搬入し、拡散路内でＰＯＣｌ3ガスを流して行う熱処理によって、絶縁膜２２０の開口内で露出する半導体ウエハ２３０の表面２３０Ａに燐を堆積させる処理である。必要に応じて絶縁膜２２０を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（Ｓ５）、半導体ウエハ２３０に導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（Ｓ６）。これにより、半導体ウエハ２３０の表層部にｎ+型領域２７３が形成される。
次に、コンタクト孔２７５，２７６に整合する開口を有するさらに別のレジストマスクが絶縁膜２２０の上に形成される（Ｓ７）。このレジストマスクを介するエッチングによって、絶縁膜２２０にコンタクト孔２７５，２７６が形成される（Ｓ８）、その後、レジストマスクが剥離される。
次に、たとえばスパッタリングによって、カソード電極膜２１６およびアノード電極膜２１７を形成するための電極膜が絶縁膜２２０上に形成される（Ｓ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリット２７９に対応する開口パターンを有する別のレジストマスクが形成され（Ｓ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット２７９が形成される（Ｓ１１）。スリット２７９の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜２１６およびアノード電極膜２１７に分離される。
次に、図３９と共に図３２を参照して、レジスト膜を剥離した後、たとえばスパッタリングによって、絶縁膜２２０の上にＴｉＮまたはＴｉＯＮの抵抗体膜２２１が形成され（Ｓ１２）、さらに、抵抗体膜２２１の上にアルミニウム（Ａｌ）の配線膜２２２が積層される（Ｓ１３）。その後、フォトリソグラフィプロセスを用い、たとえばドライエッチングにより抵抗体膜２２１および配線膜２２２が選択的に除去される（Ｓ１４）。これにより、平面視で、抵抗体膜２２１が積層された一定幅の抵抗体膜ライン２２１Ａが一定間隔をあけて列方向に配列された構成を得る。このとき、部分的に抵抗体膜ライン２２１Ａおよび配線膜２２２が切断された領域も形成される。続いて、抵抗体膜ライン２２１Ａの上に積層された配線膜２２２を選択的に除去する。この結果、抵抗体膜ライン２２１Ａ上に一定間隔Ｒをあけて配線膜２２２（第１配線膜２１４および第２配線膜２１５）が積層された構成の抵抗回路網２７１が得られる。
次に、開口を有するレジストパターン２４１が形成される。レジストパターン２４１は、図４０に示すように、多数のチップ部品２０１を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ部品２０１の輪郭の間の領域（図４０においてハッチングを付した部分）に整合する開口２４２を有している。そのため、開口２４２の全体形状は、互いに直交する直線部分２４２Ａおよび２４２Ｂを複数有する格子状になっている。また、直線部分２４２Ａおよび２４２Ｂのいずれか（ここでは、直線部分２４２Ａ）には、チップ部品２０１の凹部２１０（図２２（ａ）参照）に応じて、直線部分２４２Ａから直交して突出する突出部分２４２Ｃが連続して設けられている。
ここで、チップ部品２０１では、前述したように、コーナー部２１１，２１２がラウンド形状になっている（図２２（ａ）参照）。これに応じて、開口２４２において互いに直交する直線部分２４２Ａおよび２４２Ｂは、互いに湾曲しながらつながっている。また、互いに直交する直線部分２４２Ａおよび突出部分２４２Ｃも、互いに湾曲しながらつながっている。そのため、直線部分２４２Ａおよび２４２Ｂの交差部分２４３Ａならびに直線部分２４２Ａおよび突出部分２４２Ｃの交差部分２４３Ｂは、角の丸いラウンド形状となっている。また、突出部分２４２Ｃにおいて交差部分２４３Ｂ以外の部分における角も丸くなっている。
そして、レジストパターン２４１をマスクとするプラズマエッチングにより、絶縁膜２２０および半導体ウエハ２３０のそれぞれを選択的に除去する。これにより、平面視においてレジストパターン２４１の開口２４２と一致する位置には、絶縁膜２２０を貫通して半導体ウエハ２３０の厚さ途中まで到達する溝２４４が形成される（Ｓ１５）。溝２４４は、図４２Ａ〜Ｃに示すように、互いに対向する側面と、対向する側面の下端（半導体ウエハ２３０の裏面２３０Ｂ側の端）とを結ぶ底面とを有している。半導体ウエハ２３０の表面２３０Ａを基準とした溝２４４の深さは約１００μｍであり、溝２４４の幅は約２０μｍである。
図４１（ｂ）を参照して、溝２４４の全体形状は、平面視でレジストパターン２４１の開口２４２（図４０参照）と一致する格子状になっている。そして、半導体ウエハ２３０の表面２３０Ａでは、各複合素子２０５が形成された領域のまわりを溝２４４における矩形枠体部分が取り囲んでいる。半導体ウエハ２３０において溝２４４に取り囲まれた部分は、チップ部品２０１の半製品２５０である。半導体ウエハ２３０の表面２３０Ａでは、溝２４４に取り囲まれた領域に半製品２５０が１つずつ位置していて、これらの半製品２５０は、行列状に整列配置されている。
溝２４４が形成された後、レジストパターン２４１が除去され、図４２Ａに示すように、半導体ウエハ２３０の表面２３０Ａに、ＣＶＤ法によって保護膜２２３が形成される（Ｓ１６）。保護膜２２３は、約３０００Åの厚さを有している。保護膜２２３は、半導体ウエハ２３０の表面２３０Ａ全域だけでなく、溝２４４の内面も覆うように形成される。なお、保護膜２２３は、溝２４４の内面に略一定の厚さに形成された薄膜であるので、溝２４４を埋め尽くしていない。次に、保護膜２２３が選択的にエッチングされることによって、第１配線膜２１４、第２配線膜２１５、カソード電極膜２１６およびアノード電極膜２１７を露出させる開口２８０が形成される（Ｓ１７）。
次に、図４２Ｂに示すように、プローブ２８１を用いたＥＤＳ（Electrical Die Sorting）測定が行われる（Ｓ１８）。ＥＤＳ測定は、第１配線膜２１４と第２配線膜２１５との間にプローブ２８１を接触させて抵抗２０６の電気的特性を検査する抵抗測定と、カソード電極膜２１６とアノード電極膜２１７との間にプローブ２８１を接触させてダイオード２０７の電気的特性を検査するダイオード測定とが別々の工程で行われる。これにより、抵抗２０６およびダイオード２０７の各電気的特性を互いに独立した値として得ることができる。
次に、図４３（ａ）に示すように、ポリイミドからなる感光性樹脂のシート２４６が、半導体ウエハ２３０に対して、溝２４４以外における保護膜２２３の上から貼着される（Ｓ１９）。
半導体ウエハ２３０に対して表面２３０Ａ側からポリイミドのシート２４６が被せられた後に、図４３（ｂ）に示すように、回転するローラ２４７によってシート２４６が半導体ウエハ２３０に押し付けられる。シート２４６が溝２４４以外における保護膜２２３の表面全域に貼り付けられたとき、シート２４６の一部が溝２４４側に僅かに入り込んでいるものの、溝２４４の側面の上端部を覆っているだけで、シート２４６は、溝２４４の底面まで届いていない。そのため、シート２４６と溝２４４の底面との間の溝２４４内には、溝２４４とほぼ同じ大きさの空間が形成される。このときのシート２４６の厚さは、１０μｍ〜３０μｍである。
次に、シート２４６に熱処理が施される（Ｓ２０）。これにより、シート２４６の厚みは、約５μｍまで熱収縮する。
次に、シート２４６がパターニング（露光・現像）され、シート２４６において平面視で溝２４４と一致する部分が選択的に除去される（Ｓ２１）。これにより、溝２４４の上方でシート２４６が分離されると共に、シート２４６において分離された縁部分が溝２４４側へ少し垂れつつ、溝２４４の側面上の保護膜２２３に重なる。これにより、当該縁部分に、前述したラウンド形状の張出部が自然に形成された樹脂膜２２４が得られる。
次に、図４２Ｃに示すように、エッチングによって、樹脂膜２２４および保護膜２２３が選択的に除去されることによって、パッド開口２１８，２１９，２２８，２２９が同時に形成される（Ｓ２２）。
次に、図４２Ｃに示すように、無電解めっきによって、Ｎｉ、ＰｄおよびＡｕを積層することで構成されたＮｉ／Ｐｄ／Ａｕ積層膜が、各パッド開口２１８，２１９，２２８，２２９に露出した膜２１４〜２１７から成長する。このめっき工程は、互いに隣り合うパッド開口２１８，２１９から成長する積層膜が、これらの間の保護膜２２３に跨って一体化するまで続けられる。同様に、互いに隣り合うパッド開口２２８，２２９から成長する積層膜も、これらの間の保護膜２２３に跨って一体化される。これにより、第１配線膜２１４およびカソード電極膜２１６に対する共通の第１外部接続電極２０３と、第２配線膜２１５およびアノード電極膜２１７に対する共通の第２外部接続電極２０４とが同時に形成される（Ｓ２３）。
次に、第１外部接続電極２０３および第２外部接続電極２０４間での通電検査が行われた後に、半導体ウエハ２３０が裏面２３０Ｂから研削される。ここで、半導体ウエハ２３０において溝２４４の側面をなす部分の全域が保護膜２２３によって被覆されているため、半導体ウエハ２３０の研削中に、当該部分に微小クラック等が発生することを防止すると共に、仮に微小クラックが発生しても当該微小クラックを保護膜２２３で埋めることによって当該微小クラックの拡大を抑制できる。
そして、研削によって、溝２４４の底面に達するまで半導体ウエハ２３０が薄型化されると、隣り合う半製品２５０を連結するものがなくなるので、溝２４４を境界として半導体ウエハ２３０が分割され、半製品２５０がチップ部品２０１となって個別に分離する。これにより、チップ部品２０１が完成する。チップ部品２０１のチップサイズが小さくても、このように先に溝２４４を形成しておいてから半導体ウエハ２３０を裏面２３０Ｂから研削することによって、チップ部品２０１を個片にすることができる。そのため、従来のようにダイシングソーで半導体ウエハ２３０をダイシングすることでチップ部品２０１を個片にする場合と比べて、ダイシング工程省略によって、コスト低減や時間短縮を図り、歩留まり向上を達成できる。
この実施形態によれば、抵抗２０６の第１配線膜２１４および第２配線膜２１５と、ダイオード２０７のカソード電極膜２１６およびアノード電極膜２１７とが互いに独立しているので、これら複数の素子を並列接続する場合であっても、図４２Ｂに示すように、抵抗２０６およびダイオード２０７の電気的特性を互いに独立して測定することができる。さらに、このＥＤＳ測定の後には、互いに独立していた電極膜同士が共通の第１外部接続電極２０３および第２外部接続電極２０４によって電気的に接続される。その結果、２電極のチップ部品２０１（複合素子）を提供することができる。
また、たとえば図２２（ａ）に示すように、パッド開口２１８，２１９間のスペースＷ1およびパッド開口２２８，２２９間のスペースＷ2を適切な大きさにすることによって、第１配線膜２１４とカソード電極膜２１６同士、および第２配線膜２１５とアノード電極膜２１７同士をめっき成長によって簡単に結合することができる。
また、この実施形態では、半導体基板２０２がｐ型半導体からなっているので、半導体基板２０２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ+型の半導体基板２０２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図４４Ａおよび図４４Ｂは、ＡｌＳｉ電極膜とｐ+型半導体基板とのオーミック接触を説明するための図である。
図４４Ａは、ｐ+型シリコン基板上にＡｌＳｉ膜を形成したときの、ｐ+型シリコン基板とＡｌＳｉ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。図４３Ｂには、比較のために、ｐ+型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線２９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、ｐ+型シリコン基板の表面に、より高濃度にｐ型不純物を導入した高濃度領域を形成し、その高濃度領域に対して、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線２９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＡｌＳｉ膜を用いることによって、ｐ+型半導体基板に高濃度領域を形成することなく、ｐ+型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
図４５は、ダイオード２０７のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、ダイオード２０７をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ+型領域２７３を形成するためにｎ型不純物（たとえば燐）を半導体基板２０２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブ）が行われる。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板２０２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図４５から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
図４６は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、半導体基板２０２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線２９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線２９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線２９３，２９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
図４７は、前記チップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。
スマートフォン４０１は、扁平な直方体形状の筐体４０２の内部に電子部品を収納して構成されている。筐体４０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体４０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル４０３の表示面が露出している。表示パネル４０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル４０３は、筐体４０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル４０３の一つの短辺に沿うように、操作ボタン４０４が配置されている。この実施形態では、複数（３つ）の操作ボタン４０４が表示パネル４０３の短辺に沿って配列されている。使用者は、操作ボタン４０４およびタッチパネルを操作することによって、スマートフォン４０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル４０３の別の一つの短辺の近傍には、スピーカ４０５が配置されている。スピーカ４０５は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン４０４の近くには、筐体４０２の一つの側面にマイクロフォン４０６が配置されている。マイクロフォン４０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図４８は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
電子回路アセンブリ４１０は、配線基板４１１と、配線基板４１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）４１２−４２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ４１２、ワンセグＴＶ受信ＩＣ４１３、ＧＰＳ受信ＩＣ４１４、ＦＭチューナＩＣ４１５、電源ＩＣ４１６、フラッシュメモリ４１７、マイクロコンピュータ４１８、電源ＩＣ４１９およびベースバンドＩＣ４２０を含む。複数のチップ部品は、チップインダクタ４２１，４２５，４３５、チップ抵抗器４２２，４２４，４３３、チップキャパシタ４２７，４３０，４３４、およびチップダイオード４２８，４３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板４１１の実装面上に実装されている。チップインダクタ４２１，４２５，４３５、チップ抵抗器４２２，４２４，４３３、チップキャパシタ４２７，４３０，４３４、およびチップダイオード４２８，４３１には、前述のチップ部品２０１の構造を適用できる。
伝送処理ＩＣ４１２は、表示パネル４０３に対する表示制御信号を生成し、かつ表示パネル４０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル４０３との接続のために、伝送処理ＩＣ４１２には、フレキシブル配線４０９が接続されている。
ワンセグＴＶ受信ＩＣ４１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ４１３の近傍には、複数のチップインダクタ４２１と、複数のチップ抵抗器４２２とが配置されている。ワンセグＴＶ受信ＩＣ４１３、チップインダクタ４２１およびチップ抵抗器４２２は、ワンセグ放送受信回路４２３を構成している。チップインダクタ４２１およびチップ抵抗器４２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路４２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ４１４は、ＧＰＳ衛星からの電波を受信してスマートフォン４０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ４１５は、その近傍において配線基板４１１に実装された複数のチップ抵抗器４２４および複数のチップインダクタ４２５と共に、ＦＭ放送受信回路４２６を構成している。チップ抵抗器４２４およびチップインダクタ４２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路４２６に高精度な回路定数を与える。
電源ＩＣ４１６の近傍には、複数のチップキャパシタ４２７および複数のチップダイオード４２８が配線基板４１１の実装面に実装されている。電源ＩＣ４１６は、チップキャパシタ４２７およびチップダイオード４２８と共に、電源回路４２９を構成している。
フラッシュメモリ４１７は、オペレーティングシステムプログラム、スマートフォン４０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータ４１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン４０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ４１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ４１９の近くには、複数のチップキャパシタ４３０および複数のチップダイオード４３１が配線基板４１１の実装面に実装されている。電源ＩＣ４１９は、チップキャパシタ４３０およびチップダイオード４３１と共に、電源回路４３２を構成している。
ベースバンドＩＣ４２０の近くには、複数のチップ抵抗器４３３、複数のチップキャパシタ４３４、および複数のチップインダクタ４３５が、配線基板４１１の実装面に実装されている。ベースバンドＩＣ４２０は、チップ抵抗器４３３、チップキャパシタ４３４およびチップインダクタ４３５と共に、ベースバンド通信回路４３６を構成している。ベースバンド通信回路４３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路４２９，４３２によって適切に調整された電力が、伝送処理ＩＣ４１２、ＧＰＳ受信ＩＣ４１４、ワンセグ放送受信回路４２３、ＦＭ放送受信回路４２６、ベースバンド通信回路４３６、フラッシュメモリ４１７およびマイクロコンピュータ４１８に供給される。マイクロコンピュータ４１８は、伝送処理ＩＣ４１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ４１２から表示パネル４０３に表示制御信号を出力して表示パネル４０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン４０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路４２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル４０３に出力し、受信された音声をスピーカ４０５から音響化させるための演算処理が、マイクロコンピュータ４１８によって実行される。
また、スマートフォン４０１の位置情報が必要とされるときには、マイクロコンピュータ４１８は、ＧＰＳ受信ＩＣ４１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン４０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ４１８は、ＦＭ放送受信回路４２６を起動し、受信された音声をスピーカ４０５から出力させるための演算処理を実行する。
フラッシュメモリ４１７は、通信によって取得したデータの記憶や、マイクロコンピュータ４１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ４１８は、必要に応じて、フラッシュメモリ４１７に対してデータを書き込み、またフラッシュメモリ４１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路４３６によって実現される。マイクロコンピュータ４１８は、ベースバンド通信回路４３６を制御して、音声またはデータを送受信するための処理を行う。
以上、この発明の参考例の実施形態について説明したが、この発明はさらに他の形態で実施することもできる。
たとえば、複合素子２０５において抵抗２０６およびダイオード２０７の代わりに、キャパシタ、インダクタ等、様々な素子を設けてもよく、またその組み合わせの適宜変更することができる。
また、第１外部接続電極２０３および第２外部接続電極２０４は、めっき法以外の方法によって形成してもよい。
また、ダイオード２０７の一例として、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に１個、２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
なお、この参考例の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）
素子形成面を有する基板と、
前記素子形成面に互いに独立して形成された第１素子および第２素子を含み、第１外部接続電極および第２外部接続電極の２電極からなる外部接続電極を有する複合素子と、
前記第１素子の一方および他方の極として形成された第１内部電極および第２内部電極と、
前記第２素子の一方および他方の極として形成された第３内部電極および第４内部電極とを含み、
前記第１外部接続電極は前記第１内部電極および前記第３内部電極に共通に接続され、
前記第２外部接続電極は前記第２内部電極および前記第４内部電極に共通に接続されている、チップ部品。
この構成によれば、第１素子の第１内部電極および第２内部電極と、第２素子の第３内部電極および第４内部電極とが互いに独立しているので、これら複数の素子を並列接続する場合であっても、第１素子および第２素子の電気的特性を互いに独立して測定することができる。一方、互いに独立した第１〜第４内部電極同士が共通の第１外部接続電極および第２外部接続電極によって電気的に接続されている。その結果、２電極のチップ部品（複合素子）を提供することができる。
（項２）
前記第１内部電極、前記第２内部電極、前記第３内部電極および前記第４内部電極を覆うように形成され、当該第１〜第４内部電極の一部をパッドとして露出させるパッド開口が形成された絶縁膜をさらに含み、
前記第１外部接続電極および前記第２外部接続電極は、前記絶縁膜に跨って各前記パッド開口に入り込んでいる、項１に記載のチップ部品。
（項３）
前記第１および第３内部電極用の前記パッド開口間の距離、および／または前記第２および第４内部電極用の前記パッド開口間の距離は、７μｍ〜１０μｍである、項２に記載のチップ部品。
これにより、第１内部電極と第３内部電極同士、および第２内部電極と第４内部電極同士をめっき成長によって簡単に結合することができる。
（項４）
前記第１素子は、前記基板上に形成された薄膜抵抗体で形成された抵抗と、前記抵抗に繋がる配線膜とを含み、
前記配線膜の一部が前記第１および第２内部電極を形成している、項１〜３のいずれか一項に記載のチップ部品。
これにより、チップ部品にチップ抵抗器としての機能を付与することができる。
（項５）
前記薄膜抵抗体および前記配線膜の一部がヒューズ素子として用いられている、項４に記載のチップ部品。
ヒューズ素子を溶断することによって、チップ抵抗器では、所望の値の抵抗を発生することができる。
（項６）
前記第２素子は、前記基板に形成されたダイオード接合領域を有する複数のダイオードセルと、前記ダイオードセルの一方の極に接続された第１引き出し電極と、前記ダイオードセルの他方の極に接続された第２引き出し電極とを含み、
前記第１引き出し電極の一部が前記第３内部電極を形成し、前記第２引き出し電極の一部が前記第４内部電極を形成している、項１〜５のいずれか一項に記載のチップ部品。
これにより、チップ部品にチップダイオードとしての機能を付与することができる。
（項７）
前記ダイオード接合領域がｐｎ接合領域である、項６に記載のチップ部品。
（項８）
前記基板がｐ型半導体基板からなり、前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層が前記ｐ型半導体基板に形成されており、
前記第２引き出し電極が前記半導体基板に電気的に接続されており、
前記第１引き出し電極が前記ｎ型拡散層に接している、項７に記載のチップ部品。
半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
（項９）
前記第２引き出し電極が、前記ｐ型半導体基板に接し、ＡｌＳｉからなる電極膜を含む、項８に記載のチップ部品。
ＡｌＳｉは、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉ電極膜は、ｐ型半導体との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が一層簡単になるので、それに応じて生産性および生産コストを低減できる。
（項１０）
前記第１外部接続電極および前記第２外部接続電極は、Ｎｉ層と、Ａｕ層とを含み、前記Ａｕ層が最表面に露出している、項１〜９のいずれか一項に記載のチップ部品。
この構成によれば、電極では、Ｎｉ層の表面がＡｕ層によって覆われているので、Ｎｉ層が酸化することを防止できる。
（項１１）
前記第１外部接続電極および前記第２外部接続電極が、前記Ｎｉ層と前記Ａｕ層との間に介装されたＰｄ層をさらに含む、項１０に記載のチップ部品。
この構成によれば、電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
（項１２）
前記基板の前記素子形成面が、コーナー部を丸めた矩形形状を有している、項１〜１１のいずれか一項に記載のチップ部品。
この構成によれば、チップ部品の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップ部品を提供できる。
（項１３）
前記矩形形状の少なくとも一辺の途中部に凹部が形成されている、項１２に記載のチップ部品。
この場合、凹部によってチップ部品の外形を非対称にすることができることから、この外形によって、チップ部品のチップ方向（実装基板に実装するときのチップ部品の向き）を認識することができるので、チップ部品の外観によってチップ方向を把握できる。
（項１４）
実装基板と、
前記実装基板に実装された項１〜１３のいずれか一項に記載のチップ部品とを含む、回路アセンブリ。
この構成により、外部接続電極が２電極でありながら、素子単体の電気的特性を互いに独立して測定することができる複合素子を備えるチップ部品を用いた回路アセンブリを提供できる。
（項１５）
前記チップ部品が、前記実装基板にワイヤレスボンディングによって接続されている、項１４に記載の回路アセンブリ。
この構成により、実装基板上におけるチップ部品の占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
（項１６）
項１４または１５に記載の回路アセンブリと、
前記回路アセンブリを収容した筐体とを含む、電子機器。
この構成により、外部接続電極が２電極でありながら、素子単体の電気的特性を互いに独立して測定することができる複合素子を備えるチップ部品を用いた回路アセンブリを筐体内に収容した電子機器を提供できる。
以上、この発明およびこの発明の参考例の実施形態を説明したが、前述の実施形態は、この発明の技術的内容を明らかにするために用いられた具体例に過ぎず、この発明はこれらの具体例に限定して解釈されるべきではなく、この発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１２年１１月２日に日本国特許庁に提出された特願２０１２−２４２８３４号および２０１３年９月４日に日本国特許庁に提出された特願２０１３−１８３１５７号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１ チップコンデンサ（第１の実施形態）
２ シリコン基板
２Ａ 素子形成面
２Ｂ 裏面
２Ｃ，２Ｄ，２Ｅ，２Ｆ 側面
２ａ ｐ型領域
３ 第１外部電極
３Ａ 長辺
３Ｂ 短辺
３ａ 表面部分
３ｂ 側面部分
４ 第２外部電極
４Ａ 長辺
４Ｂ 短辺
４ａ 表面部分
４ｂ 側面部分
５ キャパシタ素子
７ コーナー部
９ 実装基板
１０ 回路アセンブリ
１１ ランド
１２ 吸着ノズル
１３ 半田
１５ ｎ+型不純物拡散層（下部電極）
１６ トレンチ
１６ａ 側壁面
１６ｂ 底壁面
１７ ヒューズユニット
２０ 容量膜
２０ａ〜２０ｄ 開口
２１ 上部電極膜
２１Ａ キャパシタ電極領域
２１Ｂ パッド領域
２１Ｃ ヒューズ領域
２２ ポリシリコン膜
２３ 金属膜
２４ パッド金属膜
２５ 下部電極膜
３０ 電極膜部分
３０Ａ 接続部
３０Ｂ 主要部
３０ａ 階段状縁部
３０ｂ 第１直線状縁部
３０ｃ 第２直線状縁部
３１〜３６ 電極膜部分
３８ レーザ光
３９ カバー膜
４０ パッシベーション膜
４１ 樹脂膜
４３，４４ パッド開口
４５ 絶縁膜
４５ａ〜４５ｄ 開口
４６ 絶縁膜
４６ａ，４６ｂ 開口
５０ 双方向ダイオード
５０１ 第１ダイオード
５０２ 第２ダイオード
５１ ｎ+型不純物拡散層
５２ 配線膜
５２Ａ パッド領域
５３ 絶縁層
５４ パッド開口
６０ 検査用プローブ
６５ キャパシタ領域
６６ ダイオード領域
６７ ｐ型不純物拡散層
６８ ｎ+型不純物拡散層
６９ ｎ+型不純物拡散層
７１ 配線膜
７１Ａ パッド領域
７２ 配線膜
７３ 配線膜
７５ ｎ型シリコンエピタキシャル層
７７ ｎ型不純物拡散層
７８ ｐ+型不純物拡散層
７９ ｐ+型不純物拡散層
８１ 長辺
８２ 短辺
８５ 表面周縁
９０ ポリシリコン膜
９１，９２ ｎ型ポリシリコン領域
９３ ｐ型ポリシリコン領域
９４ 層間絶縁膜
９４ａ〜９４ｆ 開口
９５ ｐ型ポリシリコン膜
９６，９７ ｎ型拡散領域
９８ 第１ポリシリコン膜
９８ｐ ｐ型領域
９８ｎ ｎ型領域
９９ 第２ポリシリコン膜
１０２ チップコンデンサ（第２の実施形態）
１０３ チップコンデンサ（第３の実施形態）
１０４ チップコンデンサ（第４の実施形態）
１０５ チップコンデンサ（第５の実施形態）
１０６ チップコンデンサ（第６の実施形態）
１０７ チップコンデンサ（第７の実施形態）
１０８ チップコンデンサ（第８の実施形態）
１０９ チップコンデンサ（第９の実施形態）
１１０ チップコンデンサ（第１０の実施形態）
１１１ チップコンデンサ（第１１の実施形態）
１１２ チップコンデンサ（第１２の実施形態）
Ｃ０ キャパシタ要素（基本容量素子）
Ｃ１〜Ｃ６ キャパシタ要素（調整容量素子）
Ｆ１〜Ｆ６ ヒューズ
２０１ チップ部品
２０２ 半導体基板
２０２Ａ 素子形成面
２０３ 第１外部接続電極
２０４ 第２外部接続電極
２０５ 複合素子
２０６ 抵抗
２０７ ダイオード
２０９ 回路基板
２１０ 凹部
２１１ コーナー部
２１４ 第１配線膜
２１５ 第２配線膜
２１６ カソード電極膜
２１７ アノード電極膜
２１８ パッド開口
２１９ パッド開口
２２１ 抵抗体膜
２２２ 配線膜
２２３ 保護膜
２２４ 樹脂膜
２２８ パッド開口
２２９ パッド開口
２７３ ｎ+型領域
２７４ ｐｎ接合領域
２７７ カソードパッド
２７８ アノードパッド
４０１ スマートフォン
４０２ 筐体
４１０ 電子回路アセンブリ
４１１ 配線基板
４２１ チップインダクタ
４２２ チップ抵抗器
４２４ チップ抵抗器
４２５ チップインダクタ
４２７ チップキャパシタ
４２８ チップダイオード
４３０ チップキャパシタ
４３１ チップダイオード
４３３ チップ抵抗器
４３４ チップキャパシタ
４３５ チップインダクタ
Ｌ１ 引き出し電極
Ｌ２ 引き出し電極

Claims (34)

  1. 基板と、
    前記基板上に形成された一対の外部電極と、
    前記一対の外部電極の間に接続されたキャパシタ素子と、
    前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続された双方向ダイオードとを含み、
    前記基板が第１導電型の半導体基板であり、
    前記キャパシタ素子が、前記半導体基板内に形成された第２導電型の第１不純物拡散層からなる下部電極であって、前記一対の外部電極の一方の外部電極に電気的に接続された下部電極を含み、
    前記双方向ダイオードが、前記第１不純物拡散層と、前記第１不純物拡散層から間隔を空けて前記半導体基板内に形成され、前記一対の外部電極の他方の外部電極に電気的に接続された第２導電型の第２不純物拡散層と、前記第１不純物拡散層と前記第２不純物拡散層との間に挟まれた前記半導体基板の第１導電型の領域とで構成されている、チップコンデンサ。
  2. 前記双方向ダイオードが、前記外部電極の直下の領域に形成されている部分を含む、請求項１に記載のチップコンデンサ。
  3. 前記双方向ダイオードの全部が、前記外部電極の直下の領域に形成されている、請求項１または２に記載のチップコンデンサ。
  4. 前記キャパシタ素子に接続された第１パッド部と、前記双方向ダイオードに接続された第２パッド部とをさらに含み、
    前記一対の外部電極の一方が、前記第１パッド部および前記第２パッド部に跨がって形成され、当該第１パッド部および当該第２パッド部を電気的に接続している、請求項１〜３のいずれか一項に記載のチップコンデンサ。
  5. 前記第１パッド部および前記第２パッド部の間に配置され、前記第１パッド部および前記第２パッド部を分離する絶縁層をさらに含み、
    前記外部電極が、前記絶縁層を跨いで前記第１パッド部および前記第２パッド部の両方に接合されている、請求項４に記載のチップコンデンサ。
  6. 各外部電極が、前記基板の表面および側面に跨がって形成され、前記表面を覆う表面部分および前記側面を覆う側面部分を一体的に有している、請求項１〜５のいずれか一項に記載のチップコンデンサ。
  7. 前記基板は、平面視において矩形状であり、
    前記外部電極が、前記基板の三方の側面の前記表面側の縁部を覆うように形成されている、請求項６に記載のチップコンデンサ。
  8. 前記キャパシタ素子が、
    前記下部電極に積層された容量膜と、
    前記容量膜に積層され、前記容量膜を挟んで前記下部電極に対向し、前記一対の外部電極の他方に接続された上部電極とを含む、請求項１〜７のいずれか一項に記載のチップコンデンサ。
  9. 前記基板に当該基板の主面と交差する側壁面を有するトレンチが形成されており、前記容量膜が前記トレンチの側壁面に沿って形成されている、請求項８に記載のチップコンデンサ。
  10. 前記上部電極が、前記トレンチに埋め込まれたポリシリコン膜を含む、請求項９に記載のチップコンデンサ。
  11. 前記キャパシタ素子が、複数のキャパシタ要素を含み、
    前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記外部電極に接続する複数のヒューズをさらに含む、請求項１〜１０のいずれか一項に記載のチップコンデンサ。
  12. 前記キャパシタ素子が、前記一対の外部電極の間に並列に接続された複数のキャパシタ要素を含み、
    前記複数のキャパシタ要素が、
    基本容量素子と、
    複数の調整容量素子とを含み、
    前記複数の調整容量素子が、複数のヒューズを介して、それぞれ、前記外部電極に接続されている、請求項１〜１０のいずれか一項に記載のチップコンデンサ。
  13. 前記複数の調整容量素子が、互いに平行な短冊形状を有し、前記一対の外部電極の一方側に一端を整列させて、長さの順に配列されており、
    前記基本容量素子が、前記複数の調整容量素子のうち、最短の長さの調整容量素子に隣接して前記一方の外部電極に接続される接続部と、前記接続部と一体的に、前記複数の調整容量素子を回避するように形成され、前記一対の外部電極の他方に向かうに従って幅広になる主要部とを含む、請求項１２に記載のチップコンデンサ。
  14. 前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続された抵抗素子を含む、請求項１〜１３のいずれか一項に記載のチップコンデンサ
  15. 請求項１〜１４のいずれか一項に記載のチップコンデンサと、
    前記基板の表面に対向する実装面に、前記外部電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
  16. 前記チップコンデンサが、請求項６または７に係るチップコンデンサであって、
    半田が前記外部電極の前記表面部分および前記側面部分を覆うように形成されている、請求項１５に記載の回路アセンブリ。
  17. 請求項１５または１６に記載の回路アセンブリと、
    前記回路アセンブリを収容した筐体とを含む、電子機器。
  18. 基板と、
    前記基板上に形成された一対の外部電極と、
    前記一対の外部電極の間に接続されたキャパシタ素子と、
    前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続されたダイオードとを含み、
    前記基板が第１導電型の半導体基板であり、
    前記キャパシタ素子が、前記半導体基板内に形成された第２導電型の第１不純物拡散層からなる下部電極であって、前記一対の外部電極の一方の外部電極に電気的に接続された下部電極を含み、
    前記半導体基板には、前記第１不純物拡散層から間隔を空けて第２導電型の第２不純物拡散層が形成されており、
    前記ダイオードが、前記第１不純物拡散層と、前記第１不純物拡散層と前記第２不純物拡散層との間に挟まれた前記半導体基板の第１導電型の領域とで構成されている、チップコンデンサ。
  19. 前記ダイオードが、前記外部電極の直下の領域に形成されている部分を含む、請求項１８に記載のチップコンデンサ。
  20. 前記ダイオードの全部が、前記外部電極の直下の領域に形成されている、請求項１８または１９に記載のチップコンデンサ。
  21. 前記キャパシタ素子に接続された第１パッド部と、前記ダイオードに接続された第２パッド部とをさらに含み、
    前記一対の外部電極の一方が、前記第１パッド部および前記第２パッド部に跨がって形成され、当該第１パッド部および当該第２パッド部を電気的に接続している、請求項１８〜２０のいずれか一項に記載のチップコンデンサ。
  22. 前記第１パッド部および前記第２パッド部の間に配置され、前記第１パッド部および前記第２パッド部を分離する絶縁層をさらに含み、
    前記外部電極が、前記絶縁層を跨いで前記第１パッド部および前記第２パッド部の両方に接合されている、請求項２１に記載のチップコンデンサ。
  23. 各外部電極が、前記基板の表面および側面に跨がって形成され、前記表面を覆う表面部分および前記側面を覆う側面部分を一体的に有している、請求項１８〜２２のいずれか一項に記載のチップコンデンサ。
  24. 前記基板は、平面視において矩形状であり、
    前記外部電極が、前記基板の三方の側面の前記表面側の縁部を覆うように形成されている、請求項２３に記載のチップコンデンサ。
  25. 前記キャパシタ素子が、
    前記下部電極に積層された容量膜と、
    前記容量膜に積層され、前記容量膜を挟んで前記下部電極に対向し、前記一対の外部電極の他方に接続された上部電極とを含む、請求項１８〜２４のいずれか一項に記載のチップコンデンサ。
  26. 前記基板に当該基板の主面と交差する側壁面を有するトレンチが形成されており、前記容量膜が前記トレンチの側壁面に沿って形成されている、請求項２５に記載のチップコンデンサ。
  27. 前記上部電極が、前記トレンチに埋め込まれたポリシリコン膜を含む、請求項２６に記載のチップコンデンサ。
  28. 前記キャパシタ素子が、複数のキャパシタ要素を含み、
    前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記外部電極に接続する複数のヒューズをさらに含む、請求項１８〜２７のいずれか一項に記載のチップコンデンサ。
  29. 前記キャパシタ素子が、前記一対の外部電極の間に並列に接続された複数のキャパシタ要素を含み、
    前記複数のキャパシタ要素が、
    基本容量素子と、
    複数の調整容量素子とを含み、
    前記複数の調整容量素子が、複数のヒューズを介して、それぞれ、前記外部電極に接続されている、請求項１８〜２７のいずれか一項に記載のチップコンデンサ。
  30. 前記複数の調整容量素子が、互いに平行な短冊形状を有し、前記一対の外部電極の一方側に一端を整列させて、長さの順に配列されており、
    前記基本容量素子が、前記複数の調整容量素子のうち、最短の長さの調整容量素子に隣接して前記一方の外部電極に接続される接続部と、前記接続部と一体的に、前記複数の調整容量素子を回避するように形成され、前記一対の外部電極の他方に向かうに従って幅広になる主要部とを含む、請求項２９に記載のチップコンデンサ。
  31. 前記一対の外部電極の間に、前記キャパシタ素子に対して並列に接続された抵抗素子を含む、請求項１８〜３０のいずれか一項に記載のチップコンデンサ
  32. 請求項１８〜３１のいずれか一項に記載のチップコンデンサと、
    前記基板の表面に対向する実装面に、前記外部電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
  33. 前記チップコンデンサが、請求項２３または２４に係るチップコンデンサであって、
    半田が前記外部電極の前記表面部分および前記側面部分を覆うように形成されている、請求項３２に記載の回路アセンブリ。
  34. 請求項３２または３３に記載の回路アセンブリと、
    前記回路アセンブリを収容した筐体とを含む、電子機器。
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