JP2004079579A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップが有する回路素子と当該回路素子と電気的に接続される信号線である再配線層との間のインピーダンスの整合が図られたWCSP型の半導体装置を提供する。
【解決手段】回路素子を具える半導体チップ15の外形寸法と実質的に同一の外形寸法でパッケージングされていると共に、半導体チップ上に設けられた複数の電極パッド20(20a、20b)と、半導体チップ上に電極パッド20を露出させて設けられた絶縁層32と、この絶縁層の上側であって電極パッドの直上とは異なる位置にそれぞれ設けられた複数の外部端子45と、電極パッドの各々と外部端子の各々とを電気的に接続するためにこの絶縁層上に設けられていて、接地線となる第1配線層35aと、信号線となる第2配線層35bとを含む複数の配線層35とを具えると共に、第2配線層は2つの第1配線層間に挟まれて設けられている。
【選択図】   図2

Description

【0001】
【産業上の利用分野】
この発明は、パッケージ構造を有する半導体装置、特に、WCSP型を有する半導体装置に関する。
【0002】
【従来の技術】
電子機器に搭載される半導体装置の高集積化及び伝送信号の高周波化が益々求められているなかで、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージングが施された半導体装置であるCSP(Chip Size Package)が注目されている。
【0003】
近年、特に、製造コストの低減化等の目的から、ウェハ状態のまま外部端子形成工程までを完了させ、ダイシングによって個片化されたCSPである、WCSP(Waferlevel Chip Size Package)の技術開発が進められている。
【0004】
このWCSPには、半導体チップ上の電極パッドと外部端子とを、当該外部端子を所望位置に再配置させる配線層(再配線層)を介して電気的に接続させた構造を有するものがある。
【0005】
こうした再配線層を有するWCSPは、再配線層によって配線設計の自由度が向上する。
【0006】
【発明が解決しようとする課題】
上述した再配線層を有するWCSPを用いて高周波信号の伝送を行う場合、半導体チップが具える回路素子と、当該回路素子と電極パッドを介して電気的に接続される信号線すなわち再配線層との間で両者のインピーダンスを整合させるのが望ましい。
【0007】
両者間のインピーダンスの不整合を克服することにより、電極パッドと信号線との接合近傍で発生する伝送信号の反射等に起因する、伝送信号の減衰を抑制することができる。
【0008】
しかしながら、WCSPにおける信号線の特性インピーダンスは、回路素子のインピーダンスに比べて充分大きいにも拘わらず、信号線の特性インピーダンスを低減させて両者間のインピーダンスの整合を図るための効果的な手法は提案されてはいない。
【0009】
そこで、この発明の目的は、回路素子のインピーダンスと当該回路素子に電気的に接続される信号線の特性インピーダンスとのインピーダンス整合を図ることにより、伝送信号の高周波化に伴い顕著となる反射等の発生を抑制した、優れた高周波特性を有する半導体装置を提供することにある。
【0010】
【課題を解決するための手段】
そこで、この発明の半導体装置は、下記のような構成上の特徴を有する。
【0011】
すなわち、この発明の半導体装置は、回路素子を具える半導体チップにパッケージングが施されていて、このパッケージングの外形寸法が半導体チップの外形寸法と実質的に同一の寸法となっている構成を有している。この半導体チップ上には複数の電極パッドが形成されていて、この電極パッドの表面の一部を露出させるように設けられた絶縁膜の上側であって当該電極パッドの直上とは異なる位置には、外部接続用の外部端子が形成されている。そして、電極パッドの各々と外部端子の各々とは、当該絶縁膜上に設けられた配線層を介して電気的に接続されている。この配線層は、第1及び第2配線層を含んでいて、第1配線層は接地線、すなわち、GND線とされると共に、第2配線層は接地電圧を基準とする電圧を有する電気信号が伝送される信号線として作用する。そして、この第1配線層は第2配線層を挟む位置に設けられている。
【0012】
この構成によれば、信号線が第1配線層すなわちGND線に挟まれた位置に設けられているので、GND線と信号線との間の電磁気的な結合が強まる。その結果、GND線と信号線との間の容量が増大して信号線のインダクタンスが減少されるため、信号線の特性インピーダンスを従来よりも低減させることができる。
【0013】
また、上述した同一絶縁層上に、第1及び第2外部端子が設けられている構成とは異なり、半導体チップ上に設けた第1及び第2絶縁層の積層の上側に第1外部端子が設けられ、第2絶縁層の上側に第2外部端子が設けられている構成とする場合には、上述の第1電極パッドと第1外部端子との接続を、第2絶縁層上を延在させた、接地線、すなわち、GND線となる第1配線層で行い、第2電極パッドと第2外部端子との接続を、第1絶縁層上を延在させた、信号線となる第2配線層で行い、しかも、第1配線層で第2配線層を上側から覆うように設けた構成とする。
【0014】
この構成によれば、第1及び第2配線層の構造は、マイクロストリップライン構造となるので、信号線の特性インピーダンスを従来よりも低減できると共に、GND線が半導体チップからより離れて配置されているので、GND線と半導体チップ内の回路素子との間の不所望な相互作用の発生を抑制できる。
【0015】
【発明の実施の形態】
以下、図1から図9を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング(斜線)は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【0016】
また、以下に説明する各実施の形態では、ウェハ状態のCSPをダイシングによって切り出して得られる個々のCSPをWCSPと称することとし、半導体装置としてこのWCSPを例に挙げて説明する。
【0017】
<第1の実施の形態>
図1及び図2を参照して、この発明の第1の実施の形態に係る半導体装置につき説明する。図1は、この実施の形態の半導体装置であるWCSP10を概略的に示す平面図である。また、図2(A)は、図1に示す平面図のうち破線で囲まれた領域Aを拡大して各構成要素を詳細に示した図である(以下の各実施の形態においては図1に対応する図は省略し、この拡大概略図に対応する図を参照して説明する。)。また、図2(B)は、図2(A)を破線部分I−I’線に沿って切断して得られる切り口(断面)を図中矢印I方向から見た図である。また、図2(C)は、図2(A)を破線部分P−P’線に沿って切断して得られる切り口(断面)を図中矢印P方向から見た図である(以下の実施の形態についても同様とする。)。尚、図1及び図2(A)において、便宜上、WCSP10が具える有機樹脂膜等の封止膜50の図示を省略すると共に、図1においては、配線層35及びポスト部40の一部もその図示を省略してある。
【0018】
半導体装置であるWCSP10が具える半導体チップ15上に、アルミニウム(Al)からなる電極パッド20が半導体チップ15の外周に沿って所定間隔毎に配置されている。図1に示す例では、WCSP10の平面形状は四角であるので、四角の各辺に沿って、電極パッド20を直線状に配列させている。尚、電極パッド20の配置個数と位置はこれに限られず、例えば、半導体チップ15上に一組だけ対向配置されていても良い。
【0019】
また、図2(A)及び(B)に示すように、回路素子を具える半導体チップ15上に、これら電極パッド20の表面を露出させるように、パッシベーション膜25及び保護膜30等の絶縁層(尚、ここではこの絶縁層を第1絶縁層とも称する。)32が順次設けられている。尚、パッシベーション膜25は、例えば、シリコン酸化膜(SiO)で形成されていて、また、保護膜30はポリイミド樹脂のように低硬度の膜材で形成されており、製造時における半導体チップ15に対する衝撃や、封止膜50と半導体チップ15との間の応力による剥離を抑制する。
【0020】
また、図2(A)に示すように、各電極パッド20(20a、20b)は、それぞれ専用の配線層35(35a、35b)を介して、対応するそれぞれポスト部40(40a、40b)と電気的に個別に接続されている。この配線層35は、保護膜30上を半導体チップ15の中心方向に延出されていて、銅(Cu)で形成されている。
【0021】
より詳細には、この実施の形態における配線層35の各々は、当該配線層35に対応する電極パッド20と接続されていると共に、各配線層35のうち第1絶縁層32上に延在する表面上にはポスト部40が形成された構成である。
【0022】
これにより、この配線層35によって、このポスト部40上に形成される、実装基板に接続するための外部端子である半田ボール(バンプ)(不図示)を、電極パッド20の位置に依らず実質水平面上の所望位置に、すなわち、電極パッド20の直上の位置から半導体チップ15の上側の、シフトされた位置に配置することができる。よって、この配線層35は外部端子の再配置を可能とする、再配線層として機能している(以下、配線層35を再配線層と称する場合もある)。
【0023】
また、図2(B)及び(C)に示すように、半導体チップ15の上面側には、エポキシ樹脂等の封止膜50が、パッシベーション膜25及び保護膜30等を覆うように、且つ、ポスト部(40a、40b)の表面を露出するように形成されている。そして、このポスト部(40a、40b)は、プリント基板(不図示)への接続用のバンプである外部端子としての半田ボール45と接続されている。
【0024】
図2(A)に示す配線層35の接続構造によれば、2つの第1配線層35a、35aの各々が、第1電極パッド20a、20aと第1ポスト部40a、40aとの間の接続をそれぞれ行っている。更に、第2配線層35bが、第2電極パッド20bと第2ポスト部40bとの間の接続を行っている。第1配線層35a、35aは、接地(GND)電位が供給されるので、GND線またはGND層とも称する。また、第2配線層は、GND電位を基準とした電圧の電気信号すなわち高周波信号(変動電位信号)が供給されるので、信号線または信号層とも称する、尚、この構成例において高周波とは、半導体チップの動作周波数の実効波長に対して極端に短くならない程度の長さを有する信号線中を伝送する信号の周波数を意味している。
【0025】
この場合、一対の第1配線層35a、35aの間に、第2配線層35bが、互いに接触しないように離間して、保護膜30の上面に配置されている。
【0026】
このように、図2(A)で示すこれら配線層の接続構造は、第1及び第2配線層を平面的に見たとき、2つの第1配線層で第2配線層を両側から挟むように配設したコプレーナーライン構造となっている。
【0027】
このコプレーナライン構造では、信号線35bがGND線35aに挟まれた位置に設けられているので、GND線35aと信号線35bとの間の電磁気的な結合が強まる。その結果、GND線35aと信号線35bとの間の容量が増大して信号線のインダクタンスが減少されるため、信号線35bの特性インピーダンスを従来よりも低減させることができる。
【0028】
そこで、この発明に係る発明者によれば、この信号線35bの、低減される特性インピーダンスと回路素子のインピーダンスとの整合は、特に、再配線層であるGND線35bの配設位置を考慮することにより、とることができるとわかった。
【0029】
この信号線35bの特性インピーダンスと回路素子のインピーダンスとの整合は、主に、GND線35aの幅(図2(C)にAで示す。)、信号線35bの幅(図2(C)にBで示す。)、GND線35aの厚さ(図2(C)にdで示す。)、信号線35bの厚さ(図2(C)にdで示す。)、GND線35aと信号線35bとの水平方向の間隔(図2(C)にCで示す。)、配線層35の抵抗率ρ(ここでは、配線層35の形成材料として銅(Cu)を用いている。)、半導体チップ15上の導電性部分(配線層35、電極パッド20、ポスト部40)の周囲の誘電体層の誘電率ε(ここでは、信号線35bの特性インピーダンスへの影響が大きい、信号線35b及びGND線35a間のエポキシ樹脂50の誘電率ε)、及び、当該周囲の誘電体層(ここでは、エポキシ樹脂50)の厚さ(図2(C)にdで示す。)を調整して、とることができる。更に、配線層35の形成材料が磁性体の場合には、透磁率についても考慮するのが望ましい。
【0030】
尚、図2(A)〜(C)に示す構成例では、第1及び第2電極パッド20a、20b、20aは、直線的に並置されていて、各配線層35a、35b、35aは、これら電極パッドの配列方向と直交する方向に、電極パッドの直上から直線的に各ポスト部40a、40b、40a側へと延在している。従って、ここでの信号線35bの幅(図2(C)にBで示す。)は、図2(A)において平面的にみたとき、信号線35bのうち、第2電極パッド20bとのコンタクト部351(図2(B)参照)及び外部端子40bとのコンタクト部352(図2(B)参照)との間の信号線部分(図2(B)にLで示す部分。)を電極パッドの配列方向にとった幅を示している。同様に、GND線35aの幅(図2(C)にAで示す。)は、図2(B)のLに対応するGND線部分を電極パッドの配列方向にとった幅を示している。
【0031】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=200[μm]、B=40[μm]、d=5[μm]、d=5[μm]、C=23[μm]、ρ=1.67×10−6[Ωcm(20℃)]、ε≒4[F/m]及びd=90[μm]となるように設定すれば良い。
【0032】
このように、GND線及び信号線の幅とGND線及び信号線間の間隔とは、GND線及び信号線の形成材料の抵抗率と、GND線及び信号線間を埋める誘電体層の誘電率に依存した値となる。
【0033】
上述したような設定条件とすることにより、信号線35bの特性インピーダンスを約50[Ω]とすることができ、よって、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0034】
すなわち、この実施の形態では、これまで外部端子を再配置させるために設けられていた配線層に対して、更に、信号線の特性インピーダンスを低減させるための機能が付加されている。
【0035】
上述した説明から明らかなように、この実施の形態では、信号線35bの特性インピーダンスと半導体チップ15が有する回路素子のインピーダンスとの整合が実現される。
【0036】
よって、高周波信号の伝送を効率良く実現でき、従来よりも優れた高周波特性を有する半導体装置を得ることができる。
【0037】
<第2の実施の形態>
図3を参照して、この発明の第2の実施の形態に係る半導体装置につき説明する。
【0038】
この実施の形態では、GND線35aの幅(=A)及びGND線35aと信号線35bとの間隔(=C)が、第1の実施の形態に比べて狭く設定されている点が第1の実施の形態との主な相違点である。また、第1の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略することもある(以下の各実施の形態についても同様)。
【0039】
高周波信号が伝送される半導体チップ15上部には、例えば、コイルやコンデンサ等の受動素子が形成されている(不図示)。こうした受動素子は、ポスト部40や配線層35に電流が流れる際に放射される電磁界の影響を受け、半導体チップ15が有する集積回路の動作を不安定にする場合がある。
【0040】
そこで、図3(A)及び(C)に示すように、この実施の形態では、第1の実施の形態における再配線層のうち、信号線35bの幅(=B)と、GND線35a及び信号線35bの間隔(=C)は、第1の実施の形態の場合と同じかほぼ変わらないが、信号線35bの幅(=B)に比して著しく広い幅を有していたGND線35aの幅(=A)を更に狭くなるように設定する。
【0041】
しかし、GND線35aの幅(=A)を狭くすることにより、GND線35aと信号線35bとの間の電磁気的な結合が弱まる。よって、GND線35a及び信号線35b間の電荷容量が減少して、インダクタンスが増大することになる。
【0042】
その結果、信号線の特性インピーダンスは、インダクタンスを容量で除した値の平方根であることから、GND線35aの幅(=A)を狭くすることにより信号線35bの特性インピーダンスが増大する。
【0043】
そこで、この実施の形態では、GND線35aと信号線35bとの間隔(=C)が第1の実施の形態に比べて狭くなるように設定して、信号線35bの特性インピーダンスの増大を抑制する。
【0044】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=100μm、B=40μm、d=5[μm]、d=5[μm]、C=22μm、ρ=1.67×10−6[Ωcm(20℃)]、ε≒4[F/m]及びd=90[μm]となるように設定すれば良い。
【0045】
上述したような設定条件とすることにより、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0046】
上述した説明から明らかなように、この実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0047】
更に、この実施の形態では、再配線層であるGND線35aと半導体チップ15に設けられた集積回路との間の不所望な相互作用が抑制された構成となり、より高信頼性な半導体装置を得ることができる。
【0048】
<第3の実施の形態>
図4を参照して、この発明の第3の実施の形態に係る半導体装置につき説明する。
【0049】
この実施の形態では、2つのGND線35a、35aが、更に、信号線35bを取り囲むように設けられている点が第1の実施の形態との主な相違点である。
【0050】
高周波信号の伝送損失のより一層の低減を実現するためには、信号線35bはもとより、半導体チップ15上に形成される導電性部分(例えば、電極パッド20、ポスト部40及び半田ボール(外部端子)45等)の各構成要素の特性インピーダンスを、回路素子のインピーダンスと整合させるのが望ましい。
【0051】
そこで、図4(A)に示すように、この実施の形態では、第1の実施の形態において、平面的な配置関係において信号線35bを両側から挟む位置にある2つのGND線35a、35aの、第1電極パッド20aと接続されていない側、すなわち、第1ポスト部40a、40aと接続される側の端部同士を、信号線35b及びこの信号線35bに接続される第2ポスト部40bを取り囲むように連結させて結合配線層とする。
【0052】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、第1の実施の形態と同様に、各部分の設定条件を定めると共に(図4(C)参照)、更に、GND線35aを、一方の電極パッド20aから他方の電極パッド20aに至るU字状の一体構造形に形成し、このGND線35aで、信号線35b及びこの信号線35bに接続される第2ポスト部40bをU字状に取り囲むように設けてある。また、各第1ポスト部40aには、U字状のGND線35aの中途において接続することができる。
【0053】
その結果、図4(A)及び(B)に示すように、第1の実施の形態に比べて、GND線35aが信号線35bに接続される第2ポスト部40bの近傍に広範囲に亘って配置される。
【0054】
このように、GND線35aと信号線35bの幅と間隔を上述した設定条件と同一とすることにより、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0055】
上述した説明から明らかなように、この実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0056】
更に、この実施の形態では、第1の実施の形態に比べてポスト部40の特性インピーダンスが低減されるので、高周波信号の伝送損失が更に抑制されたより高信頼性な半導体装置を得ることができる。
【0057】
<第4の実施の形態>
図5を参照して、この発明の第4の実施の形態に係る半導体装置につき説明する。
【0058】
この実施の形態では、GND線35aが、更に、第3の実施の形態と同様に、信号線35bを取り囲むように設けられている点が第2の実施の形態との主な相違点である。
【0059】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、第2の実施の形態と同様に、各部分の設定条件を定めると共に(図5(C)参照)、更に、GND線35aを、一方の電極パッド20aから他方の電極パッド20aに至るU字状の一体構造形に形成し、このGND線35aで、信号線35b及びこの信号線35bに接続される第2ポスト部40bをUの字状に取り囲むように設けてある。また、各第1ポスト部40aには、U字状のGND線35aの中途において接続することができる。
【0060】
その結果、図5(A)及び(B)に示すように、第2の実施の形態に比べて、GND線35aが信号線35bに接続される第2ポスト部40bの近傍に広範囲に亘って配置される。
【0061】
このように、GND線35aと信号線35bの幅と間隔を上述した設定条件と同一とすることにより、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0062】
上述した説明から明らかなように、この実施の形態では、第2の実施の形態と同様の効果を得ることができる。
【0063】
更に、この実施の形態では、第2の実施の形態に比べてポスト部40の特性インピーダンスが低減されるので、高周波信号の伝送損失が更に抑制されたより高信頼性な半導体装置を得ることができる。
【0064】
<第5の実施の形態>
図6を参照して、この発明の第5の実施の形態に係る半導体装置につき説明する。
【0065】
この実施の形態では、GND線35aの幅(=A)を狭くなるように設定していている一方で、GND線35aと信号線35bとの間隔(=C)は狭めずに、GND線35a及び信号線35bを封止膜50(ここでは、エポキシ樹脂(誘電率ε≒4[F/m]程度)よりも誘電率の大きな誘電体層中に埋設させている点が第4の実施の形態との主な相違点である。
【0066】
そこで、この実施の形態では、GND線35a及び信号線35bをフェノール樹脂(誘電率ε≒4.5〜5[F/m])からなる誘電体層55中に埋設させた構成とする(図6(A)〜(C)参照)。
【0067】
誘電体層55をGND線35aと信号線35bとの間に埋め込むことにより、両者間の電磁気的な結合は、当該間にエポキシ樹脂50中に埋め込んだ場合よりも強化される。
【0068】
よって、GND線35aの幅(=A)を狭めることにより増大される信号線35bの特性インピーダンスを、この誘電体層55を用いることにより低減させることができる。
【0069】
尚、この実施の形態では、誘電体層55がポスト部40領域を除く半導体チップ15上全面を覆うように設けられているが、少なくとも、信号線35bを挟む位置にある一方のGND線35aから他方のGND線35aに亘ってGND線35a及び信号線35b間を埋め込むように設けられていれば良い。なぜなら、GND線35a及び信号線35b間の容量の増大は、少なくとも当該間の電磁界的な結合を強化することにより顕著に実現できるためである。その結果、信号線35bの特性インピーダンスを効果的に低減させることができる。
【0070】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=100μm、B=40μm、d=5[μm]、d=5[μm]、C=23μm、ρ=1.67×10−6[Ωcm(20℃)]及びε≒4.5〜5[F/m]及びd=90[μm]となるように設定すれば良い。
【0071】
上述した設定条件とすることにより、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0072】
上述した説明から明らかなように、この実施の形態では、第4の実施の形態と同様の効果を得ることができる。
【0073】
<第6の実施の形態>
図7を参照して、この発明の第6の実施の形態に係る半導体装置につき説明する。
【0074】
この実施の形態では、GND線35aが網目(メッシュ)状に設けられている点が第3の実施の形態との主な相違点である。
【0075】
図7(A)に示すように、GND線35aを網目状とすることによりGND線35a自体の占有領域を低減でき、よって、既に説明したように再配線層であるGND線35aと半導体チップ15に設けられた集積回路との間の不所望な相互作用を抑制できる。
【0076】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=20μm(但し、網目幅)、B=40μm、d=5[μm]、d=5[μm]、C=22μm、ρ=1.67×10−6[Ωcm(20℃)]、ε≒4[F/m]及びd=90[μm]となるように設定すれば良い。
【0077】
上述したような設定条件とすることにより、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0078】
上述した説明から明らかなように、この実施の形態では、第3の実施の形態と同様の効果を得ることができる。
【0079】
更に、この実施の形態では、GND線35aを網目状としたことにより、再配線層であるGND線35aと半導体チップ15に設けられた集積回路との間の不所望な相互作用が抑制されるため、より高信頼性な半導体装置を得ることができる。
【0080】
<第7の実施の形態>
図8を参照して、この発明の第7の実施の形態に係る半導体装置につき説明する。尚、図8(D)は、図8(A)を破線部分Q−Q’線に沿って切断して得られる切り口(断面)を図中矢印P方向から見た図である。
【0081】
そこで、図8(A)に示すように、この実施の形態の配線層の構造は、GND線35aが、信号線35bを、例えば、ポリイミド膜で形成される誘電体層(尚、ここではこの誘電体層を第2絶縁層とも称する。)60を介して、覆うような位置に設けられたマイクロストリップライン構造である。
【0082】
より詳細には、図8(A)〜(D)に示すように、半導体チップ15上に、第1絶縁層32とこの第1絶縁層32上の第2絶縁層60とが設けられている。第1電極パッド20aは、第1及び第2絶縁層(32、60)からその上面が露出されていて、また、第2電極パッド20bは、第1絶縁層32から露出されている。そして、第1及び第2ポスト部(40a、40b)上に形成される、実装基板に接続するための外部端子である半田ボール45を、それぞれ第1及び第2電極パッド(20a、20b)の直上から半導体チップ15の上側の、シフトされた位置に配置されている。また、このとき第2ポスト部40bは、第1絶縁層32上に位置する信号線35b上に設けられている。この第2ポスト部40bの側面は、第2絶縁層60及び樹脂封止50で覆われている。また、第1ポスト部40aは、第2絶縁層60上に位置するGND線35a上に設けられている。この第1ポスト部40aの側面は、封止膜50で覆われている。そして、第1及び第2ポスト部(40a、40b)は、第1ないし第6の実施の形態において既に説明したように、封止膜50の表面に導出され、外部端子である半田ボール45に接続されている。
【0083】
この構成例では、第2電極パッド20bに接続される信号線35bは、保護膜30、従って、第1絶縁層32上を半導体チップ15の中心方向に延出されて第2ポスト部40bと電気的に接続されている。
【0084】
一方、第1電極パッド20aに接続されるGND線35aは、第1電極パッド20aから当該第1電極パッド20aの鉛直方向に延出された後、第2ポスト部40bの表面を露出するように半導体チップ15を覆っている誘電体層60上に亘って連続して設けられ、第1ポスト部40aと電気的に接続されている。
【0085】
このように、信号線35bとGND線35aとが重なり合うように設けられたマイクロストリップライン構造は、コプレーナライン構造と同様に、信号線35bがGND線35aに挟まれた位置に設けられているので、GND線35aと信号線35bとの間の電磁気的な結合が強まる。その結果、GND線35aと信号線35bとの間の容量が増大して信号線のインダクタンスが減少されるため、信号線35bの特性インピーダンスを従来よりも低減させることができる。
【0086】
更に、マイクロストリップライン構造は、コプレーナライン構造よりも半導体チップ15からより離間された位置にGND線35aが配置されている。
【0087】
よって、GND線35a及び半導体チップ15に設けられた集積回路との間の不所望な相互作用をより一層効果的に抑制できる。
【0088】
尚、この実施の形態では、第2絶縁層従って誘電体層60が第2ポスト部40b領域を除く半導体チップ15上全面を覆うように設けられているが、少なくとも、信号線35bを覆う位置に設けられていれば良い。なぜなら、GND線35a及び信号線35b間の容量の増大は、少なくとも当該間の電磁界的な結合を強化することにより顕著に実現できるためである。その結果、信号線35bの特性インピーダンスを効果的に低減させることができる。また、第1の実施の形態で説明したように、2つのGND線35aが、信号線35bの両側を、信号線線35bに沿って延在するように設けられ且つ誘電体層60上に至るように連続して設けられた構造であっても良い。
【0089】
より詳細には、信号線35bの特性インピーダンスと半導体チップ15が有する回路素子のインピーダンスとの整合は、主に、GND線35aの幅(図8(C)及び(D)にAで示す。)、信号線35bの幅(図8(C)にBで示す。)、GND線35aの厚さ(図(C)にdで示す。)、信号線35bの厚さ(図(C)にdで示す。)、GND線35aと信号線35bとの垂直方向の間隔(図8(C)及び(D)にC’で示す。)、配線層35(配線層35a、35b)の抵抗率ρ(ここではCu)、及び、半導体チップ15上の導電性部分(電極パッド20、ポスト部40)の周囲の誘電体層の誘電率ε(ここでは、信号線35bの特性インピーダンスへの影響が大きい、信号線35b及びGND線35a間のポリイミド膜60の誘電率ε)、及び、当該周囲の誘電体層(ここでは、ポリイミド膜60)の厚さ(図(C)にdで示す。)を調整して、とることができる。更に、配線層35の形成材料が磁性体の場合には、透磁率についても考慮するのが望ましい。
【0090】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=400μm、B=40μm、d=5[μm]、d=5[μm]、C’=33μm、ρ=1.67×10−6[Ωcm(20℃)]、ε≒3.3[F/m]及びd=38[μm]となるように設定すれば良い。
【0091】
上述したような設定条件とすることにより、信号線35bの特性インピーダンスを約50[Ω]とすることができ、よって、信号線35bと半導体チップ15が有する回路素子との間のインピーダンスの不整合を克服することができる。
【0092】
上述した説明から明らかなように、この実施の形態では、信号線35bの特性インピーダンスと半導体チップ15が有する回路素子のインピーダンスとの整合が実現される。よって、高周波信号の伝送を効率良く実現でき、従来よりも優れた高周波特性を有する半導体装置を得ることができる。
【0093】
<第8の実施の形態>
図9を参照して、この発明の第8の実施の形態に係る半導体装置につき説明する。
【0094】
この実施の形態では、第7の実施の形態での誘電体層60の替わりに、当該誘電体層60の誘電率よりも高い誘電率を有する誘電体層65を第2絶縁層として用いている点が第7の実施の形態との主な相違点である。
【0095】
この実施の形態では、第7の実施の形態における誘電体層60(ポリイミド膜(誘電率ε≒3.3[F/m]))に替わる誘電体層65として、フェノール樹脂(誘電率ε≒4.5〜5[F/m])が設けられている。
【0096】
そこで、例えば、信号線35bの特性インピーダンスを、半導体チップ15が有する回路素子のインピーダンスとほぼ同程度の約50[Ω]にしたい場合には、例えば、A=400μm、B=40μm、d=5[μm]、d=5[μm]、C’=35μm、ρ=1.67×10−6[Ωcm(20℃)]、ε≒4.5〜5[F/m]及びd=38[μm]となるように設定すれば良い。
【0097】
上述したような設定条件とすることにより、第7の実施の形態と同様の効果を得ることが出来る。
【0098】
更に、この実施の形態では、第7の実施の形態に比べて誘電率の高い誘電体層従って第2絶縁層65が信号線35bとGND線35aとの間に介在されている。
【0099】
その結果、第7の実施の形態よりも、信号線35bとGND線35aとの垂直方向の間隔(図中C’)を更に拡げることができる。
【0100】
よって、再配線層であるGND線35aと半導体チップ15に設けられた集積回路との間の不所望な相互作用が抑制された構成となり、より高信頼性な半導体装置を得ることができる。
【0101】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【0102】
更に、上述した各実施の形態において、信号線35bの信号線長さが、半導体チップの動作周波数の実効波長の4分の1以下となるように、この信号線35bを設けることにより、伝送信号が反射等に起因して減衰するのをより効果的に抑制できる。
【0103】
【発明の効果】
上述した説明から明らかなように、この発明の半導体装置によれば、信号線の特性インピーダンスと回路素子のインピーダンスとを従来よりも整合させることができる。
【0104】
よって、高周波信号の伝送を効率良く実現でき、従来よりも優れた高周波特性を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の半導体装置を示す概略平面図である。
【図2】(A)〜(C)は、この発明の第1の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図3】(A)〜(C)は、この発明の第2の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図4】(A)〜(C)は、この発明の第3の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図5】(A)〜(C)は、この発明の第4の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図6】(A)〜(C)は、この発明の第5の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図7】(A)〜(C)は、この発明の第6の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図8】(A)〜(D)は、この発明の第7の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【図9】(A)〜(D)は、この発明の第8の実施の形態の半導体装置の一部を示す概略的平面図及び概略断面図である。
【符号の説明】
10:WCSP
15:半導体チップ
20:電極パッド
20a:第1電極パッド
20b:第2電極パッド
25:パッシベーション膜
30:保護膜
32:第1絶縁層
35:配線層
35a:GND線(第1配線層)
35b:信号線(第2配線層)
40:ポスト部
40a:第1ポスト部
40b:第2ポスト部
45:半田ボール(外部端子)
50:封止膜
55:誘電体層
60,65:誘電体層(第2絶縁層)
351,352:コンタクト部

Claims (7)

  1. 回路素子を具える半導体チップの外形寸法と実質的に同一の外形寸法でパッケージングされている半導体装置において、
    前記半導体チップ上に設けられた複数の電極パッドと、
    前記電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた絶縁層と、
    該絶縁層の上側であって、前記電極パッドの直上とは異なる位置にそれぞれ設けられた複数の外部端子と、
    前記電極パッドの各々と前記外部端子の各々とを、電気的に接続するために前記絶縁層上に設けられていて、接地線となる第1配線層と信号線となる第2配線層とを含む複数の配線層とを具え、
    前記第2配線層は、2つの前記第1配線層間に挟まれて、設けられていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、前記2つの第1配線層の、前記外部端子と接続される側の端部が互いに結合されて、該2つの第1配線層で、前記第2配線層を、前記外部端子と接続される側から取り囲む、結合配線層を形成していることを特徴とする半導体装置。
  3. 回路素子を具える半導体チップの外形寸法と実質的に同一の外形寸法でパッケージングされている半導体装置において、
    前記半導体チップ上に設けられた第1及び第2電極パッドを含む複数の電極パッドと、
    前記第1及び第2電極パッドの表面の一部を露出させるよう該半導体チップ上に設けられた第1絶縁層及び、前記第1電極パッドの一部を露出させるよう該第1絶縁層の上側に設けられた第2絶縁層と、
    前記第2絶縁層の上側であって、前記第1及び第2電極パッドの直上とは異なる位置に設けられた第1外部端子と、
    前記第2絶縁層の上側であって、前記第1及び第2電極パッドの直上とは異なる位置に設けられた第2外部端子と、
    前記第1電極パッドと前記第1外部端子とを、電気的に接続するために前記第2絶縁層上に設けられていて、接地線となる第1配線層と、
    前記第2電極パッドと前記第2外部端子とを、電気的に接続するために前記第1絶縁層上に設けられていて、信号線となる第2配線層とを具え、
    前記第1配線層は、前記第2配線層を上側から覆うように設けられていることを特徴とする半導体装置。
  4. 請求項1ないし3のいずれか一項に記載の半導体装置において、前記第1配線層を網目状配線層としてあることを特徴とする半導体装置。
  5. 請求項1ないし4のいずれか一項に記載の半導体装置において、前記第1配線層は、前記第2配線層の特性インピーダンスと、該第2配線層が前記電極パッドを介して接続される前記回路素子のインピーダンスとのインピーダンス整合を実質的にとれるように、設けられていることを特徴とする半導体装置。
  6. 請求項5に記載の半導体装置において、前記第1及び第2配線層のぞれぞれの幅及び第1配線層及び第2配線層間の間隔は、前記インピーダンス整合をとれるように、前記第1及び第2配線層の形成材料の抵抗率及び該第1及び第2配線層間に設けられる誘電体層の誘電率に依存した値に設定されていることを特徴とする半導体装置。
  7. 請求項5に記載の半導体装置において、前記第1及び第2配線層のそれぞれの厚さは、前記インピーダンス整合をとれるように、前記第1及び第2配線層の形成材料の透磁率及び該第1及び第2配線層間に設けられる誘電体層の誘電率に依存した値に設定されていることを特徴とする半導体装置。
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