JP2010102827A - 記憶装置 - Google Patents
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Abstract
【解決手段】相変化メモリにデータを書込む際にステップS4で一旦データを読出す。続いてステップS5に進み読出データが“1”か“0”かが判断される。読出データが“0”であった場合にはステップS6に進み、メモリセルに対して“1”を書込むために電流の印加が行なわれる。一方、ステップS5において読出データが“1”であると判断された場合には、書込動作は行なわれずステップS10に進む。好ましくは、書込みデータが“0”の場合には、データ読出を行なわずにデータ“0”を書込む。高抵抗状態(“1”を保持している状態)への“1”の再書込を行なわないから、メモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。
【選択図】図4
Description
図1を参照して、記憶装置は、行列状にメモリセルMCが配列されるメモリセルアレイ100を含む。メモリセルMCは、相変化素子を含む可変抵抗素子と、この可変抵抗素子を選択する選択トランジスタとを含む。
図2を参照して、メモリセルMCは、ワード線WLとビット線BLの交点に対応して設けられる。メモリセルMCは、ワード線がゲートに接続され一方端がビット線に接続されるアクセストランジスタATと、アクセストランジスタATの他方端と接地ノードとの間に直列に接続されるヒータ素子HEおよび相変化素子PEとを含む。
図3を参照して、ヒータ素子156と多結晶カルコゲナイド152とが接続され、その接続部分に相変化素子に対応するプログラマブルボリューム154が形成される。ヒータ素子156による多結晶カルコゲナイド152の加熱が一定温度以上となり、その後急冷が行なわれることにより、プログラマブルボリューム154はアモルファス状態となり抵抗値が高くなる。
図4は、実施の形態1における相変化メモリの書込動作の1サイクルを示したフローチャートである。
図6を参照して、ステップS21において書込サイクルが開始され、ステップS22において書込対象となるメモリセルの選択が、入力アドレスに応じて行なわれる。続いて、ステップS23において、書込対象のメモリセルに現在保持されているデータの読出が行なわれる。
図8を参照して、ステップS31において書込サイクルが開始され、ステップS32において書込データが“0”であるか“1”であるかが判断される。
図10を参照して、ステップS51において書込サイクルが開始され、ステップS52において書込データが“1”であるか“0”であるかが判断される。
これにより時刻t1〜t2において読出動作による加熱によってメモリセルの徐熱が起こりデータの誤書換えが発生するのを防ぐことができる。
実施の形態2ではリードディスターブの問題を解決する。
図12を参照して、ステップS71において読出サイクルが開始される。そして、ステップS72において読出対象となるメモリセルの選択が行なわれる。
図13を参照して、読出サイクルにおいて時刻t1〜t2において読出動作が行なわれる。読出した結果が“0”である場合には特に動作は行なわれない(NOP)。
図14では、ステップS74とステップS75との間にステップS81が設けられ、メモリセルが“1”を保持していた場合に一旦このデータを“0”に書換える点が図12と異なる。他のステップについては図12で説明したので説明は繰返さない。
図15を参照して、時刻t1〜t2において読出動作が行なわれる。読出結果が“0”であった場合には時刻t2以降は特に動作は行なわれない(NOP)。
図16に示したフローチャートは、ステップS74とS76との間に“0”を書込む動作を行なうステップS82が設けられた点が、図14のフローチャートとは異なっている。他のステップについては図12、図14で説明したため説明は繰返さない。このように読出データが“0”の場合も“1”の場合も両方とも読出データと同じデータを再書込みするようにしてもかまわない。
実施の形態3では、相変化メモリの読出および書込回路の具体例と改良実施例を示す。これらは、従来技術の読出動作や書込動作の改良実施例としても、また実施の形態1、実施の形態2のそれぞれについての読出および書込回路例としても適宜適用が可能である。
図18は相変化メモリの書込動作を説明するためのメモリアレイの構成を示した図である。
可変電流源208は、電源ノードと書込データバスWDBとの間に接続されゲートがノードN11に接続されるPチャネルMOSトランジスタ210と、電源ノードとノードN11との間に接続されゲートがノードN11に接続されるPチャネルMOSトランジスタ212と、ノードN11と接地ノードとの間に接続されゲートに信号φ0を受けるNチャネルMOSトランジスタ214と、ノードN11と接地ノードとの間に接続されゲートに信号φ0を受けるNチャネルMOSトランジスタ216とを含む。NチャネルMOSトランジスタ216のゲート幅はW1でありNチャネルMOSトランジスタ216のゲート幅はW2である。これら2つのゲート幅の間にはW1<W2の関係がある。なお信号φ0は書込データが0の場合に活性化される信号であり、信号φ1は書込データが1である場合に活性化される信号である。
図19、図20を参照して、データ書込は、書込データが“1”である場合と“0”である場合に従った2種類の電流ピーク値およびパルス幅を持つ電流パルスをメモリセルに流すことで行なう。この電流パルスの制御は可変電流源208によって行なわれる。
図20のような回路動作では、特に、“1”書込でメモリセルを急冷しなければならないために、書込データバスの容量やビット線容量の放電をメモリセルで行なうと好ましくない。これは書込電流の立下がり時の時定数が大きくなるために、電流が流れる時間が長くなり急冷されずに相変化素子が正しくアモルファス化されない可能性があるからである。このために図21の実線で示されるように、“0”を書込む場合にはワード線WLおよびコラム選択線CSLの活性化期間は信号φ0の活性化期間と揃えておく。
データ“0”とデータ“1”を書込む動作を同時に行なうことをせず、これらの動作を時間的に分離して行なうようにすればよい。
図24では、ワード線ドライブ回路104Aがデータφ0,φ1に対応してワード線WL1,WL2…の活性化電位を変化させる。代わりに、電流源208Cは図19の電流源208よりももっと簡単な構成でよい。
図25を参照して、時刻t1〜t2ではワード線WL,コラム選択線CSLおよび信号φw,φ0が活性化される。φ0が活性化されている期間はワード線ドライブ回路104Aはワード線WLの活性化電位を、たとえば0.5Vに低く設定する。これにより、電流源208Cから供給される電流が制限されメモリセルの加熱状態は低めに設定される。
図26では、列選択回路112Aがデータφ0,φ1に対応してコラム選択線CSLの活性化電位を変化させる。図24の場合と同様、電流源208Cは図19の電流源208よりももっと簡単な構成でよい。電流源208Cの構成は図24で説明しているので、説明は繰返さない。
図27を参照して、時刻t1〜t2ではワード線WL,コラム選択線CSLおよび信号φw,φ0が活性化される。φ0が活性化されている期間は列選択回路112Aはコラム選択線CSLの活性化電位を、たとえば0.5Vに低く設定する。これにより、電流源208Cから供給される電流が制限されメモリセルの加熱状態は低めに設定される。
図28を参照して、ワード線WL1とビット線BLの交点に対応してメモリセル401が設けられ、ワード線WL2とビット線BLの交点に対応してメモリセル402が設けられている。ビット線BLは、スイッチ回路404によってコラム選択線CSLが活性化されると、リードデータバスRDBに接続される。
図28、図29を参照して、時刻t1において信号BL−RESETがHレベルからLレベルに非活性化され、続いて時刻t2においてワード線WL、コラム選択線CSLおよび信号φSAが活性化される。すると、NチャネルMOSトランジスタ410によってLレベルにリセットされていたビット線BLの電位が、選択されたメモリセルの保持データに応じて変化する。データは、ビット線電位およびビット線電流として読出される。
図30は、図29におけるビット線電流を拡大して示した図である。
図31は、実施の形態4のデータ書込に関する構成を示した回路図である。
図33は、比較回路の出力信号と入力信号の関係を示した図である。
実施の形態5では、ライトディスターブ、リードディスターブの問題を解決するためのメモリセルパラメータの実現について説明する。
Icell(“1”Write) > Icell(“0”Write)…(1)
である。
Icell(“0”Write) > Icell(“1”Read)…(2)
を満たすようにする。
Icell(“0”Read) > Icell(“1”Read)
により決まるIcell(“0”Read)がリードアクセスの速度を決定する。リードアクセスの高速化には、たとえば、Icell(“0”Read)>10μAであることが必要である。
Icell(“1”Write) > Icell(“0”Write) > Icell(“1”Read)…(3)
が導かれる。式(3)の不等号は電流の絶対値の関係ではなく、電流印加時間を含めた発熱量での比較であるので、正確には、“1”書込時のメモリセル到達温度をTcell(“1”Write)、“0”書込時のメモリセル到達温度をTcell(“0”Write)、“1”読出時のメモリセル到達温度をTcell(“1”Read)、“1”に“1”を上書きする時のメモリセル到達温度をTcell(“1”Overwrite)、メモリセルの相変化素子が相変化を起こ
す温度をT(transition)とすると、式(3)で示した関係は、
Tcell(“1”Write)>Tcell(“0”Write)>Tcell(“1”Read) …(4)
Tcell(“1”Read)<T(transition) …(5)
Tcell(“1”Overwrite)<T(transition) …(6)
の3式にまとめられる。
従来のカルコゲナイドガラスなどを用いた相変化メモリでは、メモリセルアクセス動作において、書込時の発熱によるメモリセルの温度上昇が、次のサイクルの動作に影響するという問題点がある。
実施の形態6では、実際上のタイミング使用を損なうことなく、すなわち、メモリ装置としてのデータレートをさほど損なうことなく、有効に問題点を解決する手段を示す。
図35を参照して、“1”が書込まれる場合(急冷)についてまず説明すると、時刻t1〜t2においてセル書込電流が印加され、印加電流の増大に少し遅れてメモリセルの温度が、外気温度Temp(Amb)から温度Temp(A)にまで上昇する。時刻t2においては書込電流が供給停止され、これに伴い時刻t2〜t3の間においてメモリセルの温度は温度Temp(A)から外気温度Temp(Amb)の近くまで下がる。この時刻t2〜t3の間の時間を冷却時間Tcool(A)とする。
Tc(A)=T(A)+Tcool(A)
Tc(P)=T(P)+Tcool(P)
T(A)<T(P)、Tcool(A)>Tcool(P)
となる。
Temp(Amb)+(Temp(A)−Temp(Amb))*exp(−Tcool(A)/τ)=Temp(Amb)+α
が成立する。
Tcool(A)=τ*log[(temp(A)−Temp(Amb))/α)]
同様に、Tcool(P)=τ*log[(Temp(P)−Temp(Amb))/α)]も成立する。
これら冷却時間は、メモリセルに書込電流印加を終了した時点より開始される。たとえば、ワード線が立下がり、セル印加電流が終了した時点、あるいは、ワード線は選択状態ではあるがビット線系よりセルへの電流印加を止めた時点、などである。
図37も、読出に要するクロックサイクル数=1、書込“1”に要するクロックサイクル数=2、書込“0”に要するクロックサイクル数=4、書込サイクル後のメモリセル冷却に要するNOPサイクル=1、という前提で書いているが、これに限られるものではない。
図39を参照して、クロックサイクル1〜2では、アドレスAdd1への書込“1”の動作が行なわれる。続いてクロックサイクル3〜6では、アドレスが前回とは異なるアドレスAdd2に対する書込“0”の動作が行なわれる。クロックサイクル2と3との間では、異なるアドレスに対する連続書込であるので、NOPサイクルは挿入されない。一方、クロックサイクル3〜6の書込“0”に引続き、書込“1”の動作が同じアドレスに対して指示されたとする。この場合には、同一アドレスAdd2への連続書込となるので、クロックサイクル7においてNOPサイクルが挿入される。NOPサイクルに限らずたとえば読出サイクルでも構わない。そしてクロックサイクル8〜9においてアドレスAdd2への書込“1”の動作が行なわれる。
実施の形態6で示した例以外に、メモリの書込と読出の連続サイクル(同一アドレス、異なるアドレス)、書込と書込の連続サイクル(同一アドレス、異なるアドレス)のサイクル動作に応じて同様に問題を解決する例を説明する。
図40は、実施の形態7の相変化メモリの構成を示したブロック図である。
図43を参照して、可変電流源561は、電源ノードと書込データ線WDB1との間に接続されるPチャネルMOSトランジスタ661と、ソースが電源ノードに接続されゲートとドレインとがPチャネルMOSトランジスタ661のゲートに接続されるPチャネルMOSトランジスタ662と、ソースが電源ノードに接続され、ドレインがPチャネルMOSトランジスタ661のゲートに接続されるPチャネルMOSトランジスタ663と、PチャネルMOSトランジスタ661のゲートと接地ノードとの間に並列接続され、それぞれゲートに信号φ0,φ1を受けるNチャネルMOSトランジスタ667,668とを含む。NチャネルMOSトランジスタ667のゲート幅はW1であり、NチャネルMOSトランジスタ668のゲート幅はW2である。W1とW2との間にはW1<W2の関係がある。
図44を参照して、時刻t1において対応するワード線WLの電位と対応するビット線を選択する信号CSLとがLレベルからHレベルに活性化される。そして“0”書込を行なう場合には信号φ0が時刻t1〜t3の間Hレベルに活性化される。一方、“1”書込が行なわれる場合には、信号φ1が時刻t1〜t2の間Hレベルに活性化される。この場合、時刻t2〜t3の間は信号φ1はLレベルに非活性化される。そして時刻t4において、ワード線が非活性化されビット線が可変電流源から切離されることにより書込サイクルが終了する。
図45を参照して、センスアンプ541は、読出データ線RDB1と電源ノードとの間に接続されるPチャネルMOSトランジスタ671と、ソースが電源ノードに接続されゲートとドレインとがPチャネルMOSトランジスタ671のゲートに接続されるPチャネルMOSトランジスタ672と、ソースが電源ノードに接続され、ドレインがPチャネルMOSトランジスタ671のゲートに接続されるPチャネルMOSトランジスタ673とを含む。PチャネルMOSトランジスタ673のゲートは、信号φReadを受ける。
図46を参照して、時刻t1において対応するワード線WLがLレベルからHレベルに活性化され、また対応するビット線BLを対応する読出データ線RDBに接続するために、信号CSLがLレベルからHレベルに活性化される。そしてその後、信号φReadがLレベルからHレベルに活性化され、センスアンプ541のPチャネルMOSトランジスタ673が非導通状態となり、NチャネルMOSトランジスタ675が導通状態となって、センスアンプ541が活性化されデータの読出が行なわれる。
まず第1に、データ線を書込系(WDB)、読出系(RDB)に分割する。そして、書込系、読出系のそれぞれを複数の経路を有する構成とする。これにより、データバスの負荷容量を小さくして高速アクセス動作が可能となる。
図47を参照して、センスアンプ680は、電源ノードと読出データ線RDBnとの間に接続され、ゲートに信号φReadを受けるPチャネルMOSトランジスタ681と、読出データ線RDBnに入力が接続され、信号SAOUTを出力するインバータ682とを含む。
図47、図48を参照して、時刻t1において信号φReadがLレベルからHレベルに変化することにより、PチャネルMOSトランジスタ681が非導通状態となる。これにより読出データ線RDBnのプリチャージ状態が解除される。
一般に、メモリ装置では、複数の端子から同時に入出力を行なう構成が通常である。たとえば、16ビット幅または32ビット幅のデータを同時に読出または書込みする場合が多い。
図49に示す構成は図42に示したものと同じである。ワード線WL2と信号WCSL1、または信号RCSL1が選択された場合には、図49において太い破線で示したメモリセル621、622が選択される。つまり、隣接する2セルが選択されることがある。したがってこの構成では、同時に書込みされるメモリセルが隣接している場合があり、これによりこの2セルの発熱が互いに他のセルに影響し、メモリセルの過熱による書込動作マージンの低下や信頼性低下の問題を起こすおそれがある。
ワード線WL2が活性化され、また信号WCSL2が活性化された場合が、図51に示される。この場合に選択されるのは図中太い破線で示したメモリセル624とメモリセル622である。図49で説明した場合と同様に2ビットが選択されているが、選択されるメモリセルが隣接していない。すなわち選択される2つのメモリセルの間には非選択のメモリセルが1つ存在している。したがって同時に書込が行なわれるメモリセル間の熱干渉という問題が軽減される。
図52で示した構成では、読出回路として531Bが設けられ、電流印加回路として電流印加回路532Bが設けられる。
Claims (23)
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
読出サイクルにおいて、前記読出回路が前記第2の論理値を読出したときには前記第2の論理値を再書込みする指示を前記電流印加回路に対して行なう書込回路とを備える、記憶装置。 - 前記書込回路は、前記読出サイクルにおいて、前記読出回路が前記第1の論理値を読出したときには前記第1の論理値を再書込みする指示を前記電流印加回路に対して行なう、請求項1に記載の記憶装置。
- 前記書込回路は、前記読出サイクルにおいて、前記読出回路が前記第2の論理値を読出したときには、前記第2の論理値を再書込みする前に前記第1の論理値を書込みする指示を前記電流印加回路に対してさらに行なう、請求項1に記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数の記憶素子と、
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられる複数の選択ゲート回路と、
前記第1の論理値を前記複数の記憶素子のうちの1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路を第1の期間導通させ、前記第2の論理値を前記1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路を前記第1の期間と異なる第2の期間導通させる選択回路とを備える、記憶装置。 - 前記選択ゲート回路は、
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含む、請求項4に記載の記憶装置。 - 前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含む、請求項4に記載の記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数の記憶素子と、
前記複数の記憶素子に熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記電流印加回路が各前記複数の記憶素子に電流を流す経路上にそれぞれ設けられ、選択信号の活性化電位に応じて流す電流値が変化する複数の選択ゲート回路と、
前記第1の論理値を前記複数の記憶素子のうちの1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路に対し第1の活性化電位を有する前記選択信号を与え、前記第2の論理値を前記1つの記憶素子に書込む場合には前記1つの記憶素子に対応する前記選択ゲート回路に対し前記第1の活性化電位と異なる第2の活性化電位を有する前記選択信号を与える選択回路とを備える、記憶装置。 - 前記選択ゲート回路は、
ワード線の活性化に応じて前記記憶素子をビット線に接続するトランジスタを含み、
前記選択回路は、前記ワード線をアドレス信号および書込データに応じて駆動するワード線駆動回路を含む、請求項7に記載の記憶装置。 - 前記選択ゲート回路は、
コラム選択信号の活性化に応じて前記記憶素子が配置される列を選択するスイッチを含み、
前記選択回路は、アドレス信号および書込データに応じて前記コラム選択信号を出力する列選択回路を含む、請求項7に記載の記憶装置。 - 前記選択回路は、前記第1の論理値を書込む場合には前記選択ゲート回路の選択動作を書込サイクル内の第1の期間に行ない、前記第2の論理値を書込む場合には前記選択ゲート回路の選択動作を書込サイクル内の前記第1の期間とは異なる第2の期間に行なう、請求項4〜請求項9のいずれかに記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
メモリセルへのデータ書込時にメモリセルへの印加電圧を監視するモニタ回路と、
前記第2の論理値を前記メモリセルに書込むサイクルにおいて前記印加電圧が所定範囲を超えたときに、前記モニタ回路の出力に応じて前記電流印加回路に電流の印加を停止させる制御回路とを備える、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路と、
前記メモリセルの抵抗値を検出するために前記メモリセルに電流を流す読出回路とを備え、
前記メモリセルに前記第1の論理値を書込む時の前記メモリセルの到達温度をTcell(“0”Write)、前記メモリセルに前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Write)、前記メモリセルから前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Read)とすると、
Tcell(“1”Write)>Tcell(“0”Write)>Tcell(“1”Read)
なる関係を満たすように前記電流印加回路および前記読出回路が前記メモリセルに与える電流値および電流印加時間が定められる、記憶装置。 - 前記メモリセルが前記第2の抵抗値から前記第1の抵抗値に遷移する温度をT(transition)とすると、
Tcell(“1”Read)<T(transition)
なる関係をさらに満たすように、前記電流印加回路および前記読出回路が前記メモリセルに与える電流値および電流印加時間が定められる、請求項12に記載の記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路とを備え、
前記メモリセルが前記第2の論理値を予め保持している場合に前記第2の論理値を書込む時の前記メモリセルの到達温度をTcell(“1”Overwrite)、前記メモリセルが前記第2の抵抗値から前記第1の抵抗値に遷移する温度をT(transition)とすると、
Tcell(“1”Overwrite)<T(transition)
なる関係を満たすように前記電流印加回路が前記メモリセルに与える電流値および電流印加時間が定められる、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記メモリセルに電流を流す電流印加回路と、
前記メモリセルの抵抗値を検出するために前記メモリセルに電流を流す読出回路とを備え、
前記メモリセルが前記第2の論理値を予め保持している場合に前記第1の論理値を書込む時の前記メモリセルに流れる電流をIcell(“0”Write)、前記メモリセルから前記第2の論理値を読出す時の前記メモリセルに流れる電流をIcell(“1”Read)とすると、
Icell(“0”Write)>Icell(“1”Read)
なる関係を満たすように前記電流印加回路および前記読出回路が前記メモリセルに与える電流値が定められる、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する複数のメモリセルと、
前記メモリセルに熱を印加してデータを書込むために前記複数のメモリセルのうちの選択されたメモリセルに書込電流を流す電流印加回路とを備え、
前記電流印加回路は、前記選択されたメモリセルへの前記書込電流の除去後において、前記選択されたメモリセルが次の書込動作を開始するのに必要な温度に下がるために必要な冷却時間は、前記選択されたメモリセルへの電流の印加は行なわない、記憶装置。 - 前記冷却時間は、前記電流印加回路により書込サイクルの終了時または書込サイクルの開始時に確保される、請求項16に記載の記憶装置。
- 前記記憶装置は、前記選択されたメモリセルへの書込サイクル後に前記選択されたメモリセルに電流の印加が行なわれない動作サイクルをおかなければ前記選択されたメモリセルへの次の書込は許容しないが、前記選択されたメモリセルへの書込サイクル後に前記選択されたメモリセルとは異なるメモリセルに対しては続けて書込サイクルを許容する、請求項16に記載の記憶装置。
- 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
前記メモリセルの抵抗値に対応するデータを読出す読出回路と、
書込サイクルで書込対象のメモリセルを特定するアドレスを記憶するアドレスレジスタとを備え、
前記電流印加回路および前記読出回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合にはアクセスメモリセル温度が動作可能な温度にまで下がるために必要な冷却時間を確保した後に次サイクルの動作を行なう、記憶装置。 - 熱を印加することにより、第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積するメモリセルと、
前記メモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路と、
書込サイクルで書込対象のメモリセルを特定するアドレスを記憶するアドレスレジスタと、
前記書込サイクルで書込対象のメモリセルに記憶させるデータを記憶するデータレジスタと、
前記メモリセルの抵抗値に対応するデータを読出す読出回路とを備え、
前記読出回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合には前記データレジスタに保持されているデータを読出す、記憶装置。 - 前記電流印加回路は、前記アドレスレジスタに保持されている前回の書込サイクルに対応する第1のアドレスと次サイクルのアクセスアドレスとが異なる場合は通常動作を行ない、前記第1のアドレスと前記アクセスアドレスとが一致する場合にはアクセスメモリセル温度が動作可能な温度にまで下がるために必要な冷却時間を確保した後に次サイクルの動作を行なう、請求項20に記載の記憶装置。
- メモリセルアレイを備え、
前記メモリセルアレイは、
各々が、熱を印加することにより第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する、行列上に配置される複数のメモリセルと、
前記複数のメモリセルの行を選択するための複数のワード線と、
前記複数のメモリセルに対してデータの読出または書込を行なうための複数のビット線とを含み、
前記メモリセルの抵抗値に対応するデータを読出す読出回路をさらに備え、前記読出回路は、前記複数のビット線に選択的に接続される読出データ線を含み、
前記複数のメモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路をさらに備え、前記電流印加回路は、前記複数のビット線に選択的に接続される書込データ線を含む、記憶装置。 - メモリセルアレイを備え、前記メモリセルアレイは、各々が、熱を印加することにより第1の論理値に対応する第1の抵抗値と第2の論理値に対応する前記第1の抵抗値よりも抵抗が大きい第2の抵抗値とに抵抗値が変化してデータを蓄積する、行列上に配置される複数のメモリセルを含み、
前記複数のメモリセルに熱を印加してデータを書込むための電流を出力する電流印加回路をさらに備え、前記電流印加回路は、前記メモリセルアレイにおいて互いに隣接しない複数のメモリセルに対して同時に書込動作を行なう、記憶装置。
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