JP2001143485A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法

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JP2001143485A JP32254899A JP32254899A JP2001143485A JP 2001143485 A JP2001143485 A JP 2001143485A JP 32254899 A JP32254899 A JP 32254899A JP 32254899 A JP32254899 A JP 32254899A JP 2001143485 A JP2001143485 A JP 2001143485A
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Abstract

(57)【要約】 【課題】読み出し回路部に設けられているバイアス回路
に供給されるバイアス電位を常に一定に保つ。 【解決手段】ビット線ＢＬＬとセンスビット線ＢＬＳと
を電位的に分離する分離回路４１と、一定のバイアス電
位ＶＢＩＡＳを受けてセンス線ＳＡの電位によらずにセ
ンスビット線ＢＬＳの電位を設定するバイアス回路４２
と、センス線ＳＡに接続された負荷回路４３と、ビット
線ＢＬＬにおける電位振幅を拡大して選択メモリセルの
データをセンスし出力する増幅回路４４と、ビット線Ｂ
ＬＬを所定のタイミングで初期設定するビット線初期化
回路４６と、センス線ＳＡを所定のタイミングで初期設
定するセンス線初期化回路４７と、バイアス電位ＶＢＩ
ＡＳを発生するバイアス電位発生回路４８とを具備した
特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はメモリセルに記憶
されたデータを読み出す読み出し回路及び読み出し方法
を改良した半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】メモリセルに書き込まれたデータを、電
源電圧が供給されない状態でもそのまま保持する半導体
メモリとして不揮発性メモリ(EEPROM)が知られている。
この不揮発性メモリのうち、複数個のメモリセルのデー
タを電気的に一括消去するものがあり、このようなメモ
リは一般にフラッシュメモリと呼ばれている。
【０００３】図２４は従来のフラッシュメモリの概略的
な構成を示している。それぞれ複数のセル内ビット線Ｂ
Ｌとワード線ＷＬ（図ではそれぞれＢＬ０，ＢＬ１とＷ
Ｌ０，ＷＬ１の各２本のみ図示）との各交差部には不揮
発性トランジスタ（浮遊ゲートを有するＦＥＴＭＯＳ構
造のトランジスタ）からなるメモリセルＭＣがそれぞれ
配置されている。上記複数のセル内ビット線ＢＬ０，Ｂ
Ｌ１とワード線ＷＬ０，ＷＬ１及び複数のメモリセルＭ
Ｃによってメモリセルアレイが構成されている。
【０００４】メモリセルアレイ内の各メモリセルＭＣは
ソース、ドレイン、浮遊ゲート及び制御ゲートを有して
おり、同一列（Ｙ軸方向）に配列された各メモリセルＭ
Ｃのドレインは対応する列のセル内ビット線に共通に接
続され、同一行（Ｘ軸方向）に配列された各メモリセル
ＭＣの制御ゲートは対応する行のワード線に共通に接続
されている。また、各メモリセルＭＣのソースは、ある
まとまった単位毎にソース線ＳＬに共通に接続されてい
る。
【０００５】上記複数のワード線はＸデコーダ（行デコ
ーダ）１０１によっていずれか１本が選択駆動され（ロ
ウの選択）、上記複数のセル内ビット線はＹデコーダ
（列デコーダ）１０２によっていずれか１本が選択され
る（カラムの選択）。
【０００６】読み出し回路部１０３は、上記Ｘデコーダ
１０１とＹデコーダ１０２とによって選択された選択セ
ルの記憶データを読み出してデータをセンスするもので
あり、Ｙデコーダ１０２によって選択されたセル内ビッ
ト線が接続されるビット線ＢＬＬと、センスビット線Ｂ
ＬＳと、ビット線ＢＬＬとセンスビット線ＢＬＳとの間
に設けられセンスビット線ＢＬＳとビット線ＢＬＬとの
間を電気的に分離するＮチャネルの分離用トランジスタ
１０４からなる分離回路１０５と、センス線ＳＡと、セ
ンスビット線ＢＬＳとセンス線ＳＡとの間に設けられデ
ータの読み出し時にメモリセルＭＣのドレイン（ビット
線ＢＬＬ及びセル内ビット線ＢＬ）を最適な電位に設定
するＮチャネルのバイアス用トランジスタ１０６を有す
るバイアス回路１０７と、データの読み出し時に上記セ
ンス線ＳＡを電源電位Ｖｃｃに設定するＰチャネルの負
荷用トランジスタ１０８を有する負荷回路１０９と、セ
ンス期間にセンス線ＳＡに生じる電位と図示しない回路
で生成される一定の参照電位ＶＲＥＦとを比較してデー
タをセンスする増幅回路１１０とから構成されている。
【０００７】上記分離用トランジスタ１０４のゲートに
は制御信号ＰＡＲＴが供給される。また、上記バイアス
用トランジスタ１０６のゲートには電源電位Ｖｃｃより
も低い一定のバイアス電位ＶＢＩＡＳが供給される。
【０００８】次に、上記構成でなるフラッシュメモリに
おけるデータの読み出し動作を、図２５のタイミングチ
ャートを用いて説明する。図２５に示すように、データ
の読み出し期間は大きく分けて、アドレス選択期間、セ
ンス期間及び出力期間の３つの期間からなる。
【０００９】アドレス選択期間は、外部アドレスの変化
を受けてからメモリセルアレイ内のワード線とセル内ビ
ット線とが選択されるまでの期間である。この期間中に
バイアス用トランジスタ１０６のゲートに供給されるバ
イアス電位ＶＢＩＡＳを安定させる必要がある。この期
間にバイアス電位ＶＢＩＡＳが安定レベルに達せず、安
定レベルよりも高くなるといわゆるソフトライト現象が
起こってしまうし、反対に低いときはビット線ＢＬＬの
充電が遅れてしまう。なぜなら、ビット線ＢＬＬの電位
は、バイアス用トランジスタ１０６によってＶｃｃより
も低い電位にクランプされるからである。
【００１０】次のセンス期間では、メモリセルアレイ内
のメモリセルが選択されたタイミングで、分離用トラン
ジスタ１０４が制御信号ＰＡＲＴに基づいてオン状態に
され、かつ増幅回路１１０が活性化される。分離用トラ
ンジスタ１０４がオン状態になると、それ以前に、図示
しないリセット回路によって０Ｖに設定されていたビッ
ト線ＢＬＬが充電され始める。その後、ビット線ＢＬＬ
の電位ＶＢＬＬは選択メモリセルの記憶データに応じて
変化していく。ちなみに、“０”のデータが記憶されて
いるメモリセルが選択された場合には、ワード線が選択
駆動されてもそのメモリセルはオン状態にならないの
で、電位ＶＢＬＬはより高い電位まで上昇する。反対に
“１”のデータが記憶されているメモリセルが選択され
た場合には、ワード線が選択駆動されるとそのメモリセ
ルはオンするので、電位ＶＢＬＬは“０”のデータの場
合よりも低くなる。また増幅回路１１０が活性化される
ことによって、センス線ＳＡにおける電位ＶＳＡが参照
電位ＶＲＥＦと比較され、選択メモリセルのデータがセ
ンスされる。このとき、参照電位ＶＲＥＦは、“１”デ
ータを記憶しているメモリセルからデータを読み出した
時のビット線ＢＬＬの電位と、“０”データを記憶して
いるメモリセルからデータを読み出した時のビット線Ｂ
ＬＬの電位とのほぼ中間の電位に設定される。
【００１１】出力期間では、増幅回路１１０によってセ
ンスされたデータがラッチされ、このラッチされたデー
タが図示しない出力回路部に送られ、図示しない出力パ
ッドから出力される。
【００１２】ところで、図２５に示すように、アドレス
変化後に、一度安定したバイアス電位ＶＢＩＡＳは、セ
ンス期間に入ると一時的に低下する。その理由を以下に
説明する。
【００１３】図２６は、図２５中のアドレス選択期間と
センス期間とにおけるビット線ＢＬＬ及びセンスＳＡの
電位ＶＢＬＬ、ＶＳＡの変化をバイアス電位ＶＢＩＡＳ
の変化と共に拡大して示したものである。
【００１４】ビット線ＢＬＬの電位ＶＢＬＬは制御信号
ＰＡＲＴが活性化されて分離用トランジスタ１０４がオ
ン状態になるまでは０Ｖに設定されており、センス期間
になり、分離用トランジスタ１０４がオン状態になって
始めて充電される。
【００１５】また、センス線ＳＡの電位ＶＳＡは、セン
ス期間になるまではある値（Ｖｃｃ−Ｖｔｈｐ）（ただ
しＶｔｈｐはＰチャネルのＭＯＳトランジスタのしきい
値）で安定している。その後、センス期間になると、セ
ンス線ＳＡの電位ＶＳＡが急激に低下する。これは、分
離用トランジスタ１０４がオンしたことにより、ビット
線ＢＬＬに寄生的に存在している大きな容量が充電され
ることによる。そのため、センス線ＳＡの電位ＶＳＡは
ビット線ＢＬＬの電位ＶＢＬＬとほぼ同じレベルまで低
下する。そして、バイアス電位ＶＢＩＡＳは、このビッ
ト線電位の低下の影響を受けて一時的に低下する。
【００１６】これをさらに図２７の等価回路図を用いて
詳しく説明する。図２７（ａ）はアドレス選択期間の終
盤における各トランジスタの状態と各ノードにおける電
位の状態を示している。ビット線ＢＬＬは設定されたま
まなので、その電位ＶＢＬＬは０Ｖである。センス線Ｓ
Ａは初期状態であり、その電位ＶＳＡは（Ｖｃｃ−Ｖｔ
ｈｐ）である。また、バイアス電位ＶＢＩＡＳは既に安
定レベルに達している状態である。このときのセンスビ
ット線ＢＬＳは、ほぼ（ＶＢＩＡＳ−Ｖｔｈ）（ただし
Ｖｔｈはバイアス用トランジスタ１０６のしきい値）程
度まで負荷用トランジスタ１０８により充電されてい
る。さらに、このときのバイアス用トランジスタ１０６
のソース電位（ＶＢＬＳ）は、このバイアス用トランジ
スタ１０６自体がオフするレベル（ＶＢＩＡＳ−Ｖｔ
ｈ）まで上昇しているので、このバイアス用トランジス
タ１０６はオフ状態になっている。さらに、制御信号Ｐ
ＡＲＴは非活性状態なので、分離用トランジスタ１０４
もオフしている。
【００１７】図２７（ｂ）はセンス期間に入ったときの
各トランジスタの状態と各ノードにおける電位の状態を
示している。すなわち、制御信号ＰＡＲＴが活性化され
て分離用トランジスタ１０４がオンすると、センス線Ｓ
Ａ、センスビット線ＢＬＳに蓄えられていた電荷が、ビ
ット線ＢＬＬに存在している大きな容量ＣBLLとチャー
ジシェアされる。このとき、センス線ＳＡ、センスビッ
ト線ＢＬＳの電位ＶＳＡ、ＶＢＬＳは、図２７の状態か
らそれぞれほぼ０Ｖまで低下する。すると、図２７
（ｃ）に示すように、バイアス用トランジスタ１０６の
ゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量
Ｃｇｓによるカップリングによって、バイアス電位ＶＢ
ＩＡＳが影響を受け、その値も低下する。これがバイア
ス電位ＶＢＩＡＳが一時的に低下する原因である。
【００１８】また、バイアス用トランジスタ１０６につ
いて見ると、図２７（ａ）の状態のときはオフしていた
が、図２７（ｂ）ではソース電位が０Ｖになるのでオン
状態になる。すると、バイアス用トランジスタ１０６で
はチャネルが形成され、ゲートに対して大きなチャネル
容量が見えてくる。すなわち、オン状態のときのバイア
ス用トランジスタ１０６は、図２７（ｄ）に示すように
大きな容量と見なされ、この容量がバイアス電位ＶＢＩ
ＡＳによって充電される。従って、バイアス用トランジ
スタ１０６がオンして、チャネル容量が充電されること
も、バイアス電位ＶＢＩＡＳが低下する要因となる。
【００１９】このバイアス電位ＶＢＩＡＳがセンス期間
中に十分に高い電位を維持することができないと、ビッ
ト線ＢＬＬの充電が遅れて、読み出し時間が遅れること
になり、最悪の場合には誤読み出しが起こる。
【００２０】また、一度安定した状態にあるバイアス電
位ＶＢＩＡＳが低下すると、再び安定状態に戻すために
は上昇させる必要があり、それによってこのバイアス電
位ＶＢＩＡＳを発生する回路で無駄な電流が消費される
ことになる。
【００２１】図２８、図２９及び図３０はそれぞれ、図
２４とは異なる従来のフラッシュメモリにおける読み出
し回路部の概略的な構成を示している。
【００２２】図２８に示した読み出し回路部では、負荷
回路１０９が省略され、その代わりにバイアス回路１０
７に負荷回路１０９の機能を持たせている。
【００２３】この図２８に示した読み出し回路部の場合
にも、センス期間の前にセンスビット線ＢＬＳが充電さ
れており、その後、分離回路１０５がオンすることで、
ビット線ＢＬＬに存在している大きな容量がチャージシ
ェアされるので、図２４に示した読み出し回路部の場合
と同様の問題が発生する。
【００２４】図２９の読み出し回路部では、図２４中の
分離回路１０５が省略されており、この分離回路１０５
の機能をＹデコーダ１０２に持たせている。なぜなら
ば、分離回路１０５はＹデコーダ１０２を活性化するタ
イミングで活性化されるので、Ｙデコーダ１０２も分離
回路１０５と同様な役割を果たしているからである。
【００２５】この図２９に示した読み出し回路部の場合
にも、センス期間の前にビット線ＢＬＬが充電されてお
り、その後、Ｙデコーダ１０２がオンすることで、セル
内ビット線ＢＬに存在している容量がチャージシェアさ
れるので、図２４に示した読み出し回路部の場合と同様
の問題が発生する。すなわち、通常、ビット線ＢＬＬと
セル内ビット線ＢＬとでは、セル内ビット線ＢＬに存在
している容量の方が大きく、小さな容量であるビット線
ＢＬＬの容量は、Ｙデコーダ１０２によるカラム選択動
作により、より大きなセル内ビット線ＢＬの容量とチャ
ージシェアされるからである。
【００２６】図３０の読み出し回路部では、図２４中の
分離回路１０５と負荷回路１０９とが省略されており、
図２４中の負荷回路１０９の機能をバイアス回路１０７
に持たせ、かつ図２４中の分離回路１０５の機能をＹデ
コーダ１０２に持たせている。
【００２７】この図３０に示した読み出し回路部の場合
にも、バイアス回路１０７に供給されるバイアス電位Ｖ
ＢＩＡＳがセンス期間に一時的に低下する。
【００２８】
【発明が解決しようとする課題】このように従来では、
データの読み出し時にメモリセルのドレイン電位を電源
電位よりも低く設定してソフトライト現象を起こさない
ようにするバイアス回路が読み出し回路部に設けられて
おり、このバイアス回路に供給されるバイアス電位がセ
ンス期間に一時的に低下することによって、読み出し時
間の遅れ、誤読み出し、さらには消費電流が増加すると
いう不都合が生じる。
【００２９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、読み出し回路部に設け
られているバイアス回路に供給されるバイアス電位を常
に一定に保つことによって、読み出し時間の遅れ、誤読
み出しを防止し、さらには消費電流の増加も防止するこ
とができる半導体記憶装置及びその制御方法を提供する
ことにある。
【００３０】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数本のセル内ビット線と複数本のワード線及
びこれらセル内ビット線とワード線との各交差部に配置
されたメモリセルを有するメモリセルアレイと、前記セ
ル内ビット線における信号電位が伝達されるビット線
と、アドレスに応じて前記メモリセルが選択されるアド
レス選択期間に、アドレス信号に応じて前記メモリセル
アレイ内の前記セル内ビット線を前記ビット線に選択的
に接統するセル内ビット線デコーダ回路と、前記ビット
線における信号電位が伝達されるセンスビット線と、前
記センスビット線と前記ビット線との間に接続され、前
記センスビット線と前記ビット線とを電気的に分離する
分離回路と、前記センスビット線における信号電位が伝
達されるセンス線と、前記センス線と前記センスビット
線との間に接続され、前記センスビット線の電位を所定
電位に設定するバイアス回路と、前記センス線に接続さ
れた負荷回路と、前記センス線におけるセンス線電位と
参照電位とが入力され、両電位の差を増幅する増幅回路
と、前記増幅回路が動作する前の所定期間内に活性化さ
れ、前記センス線における電位を所定電位に設定する第
１の初期化回路とを具備している。
【００３１】第２の発明の半導体記憶装置は、複数本の
セル内ビット線と複数本のワード線及びこれらセル内ビ
ット線とワード線との各交差部に配置されたメモリセル
を有するメモリセルアレイと、前記セル内ビット線にお
ける信号電位が伝達されるビット線と、アドレスに応じ
て前記メモリセルが選択されるアドレス選択期間に、前
記アドレス信号に応じて前記メモリセルアレイ内の前記
セル内ビット線を前記ビット線に選択的に接統するセル
内ビット線デコーダ回路と、前記ビット線における信号
電位が伝達されるセンスビット線と、前記センスビット
線と前記ビット線との間に接続され、前記センスビット
線と前記ビット線とを電気的に分離する分離回路と、前
記センスビット線における信号電位が伝達されるセンス
線と、前記センス線と前記センスビット線との間に接続
され、前記センスビット線の電位を所定電位に設定する
バイアス回路と、前記センス線に接続された負荷回路
と、前記センス線におけるセンス線電位と参照電位とが
入力され、両電位の差を増幅する増幅回路と、前記増幅
回路が動作する前の所定期間内に活性化され、前記セン
スビット線における電位を所定電位に設定する第１の初
期化回路とを具備している。
【００３２】第３の発明の半導体記憶装置は、複数本の
セル内ビット線と複数本のワード線及びこれらセル内ビ
ット線とワード線との各交差部に配置されたメモリセル
を有するメモリセルアレイと、前記セル内ビット線にお
ける信号電位が伝達されるビット線と、アドレスに応じ
て前記メモリセルが選択されるアドレス選択期間に、ア
ドレス信号に応じて前記メモリセルアレイ内の前記セル
内ビット線を前記ビット線に選択的に接統するセル内ビ
ット線デコーダ回路と、前記ビット線における信号電位
が伝達されるセンス線と、前記センス線と前記ビット線
との間に接続され、ビット線の電位を所定電位に設定す
るバイアス回路と、前記センス線に接続された負荷回路
と、前記センス線におけるセンス線電位と参照電位とが
入力され、両電位の差を増幅する増幅回路と、前記増幅
回路が動作する前の所定期間内に、前記センス線におけ
る電位を所定電位に設定する第１の初期化回路とを具備
している。
【００３３】第４の発明の半導体記憶装置は、複数本の
セル内ビット線と複数本のワード線及びこれらセル内ビ
ット線とワード線との各交差部に配置されたメモリセル
を有するメモリセルアレイと、前記セル内ビット線にお
ける信号電位が伝達されるビット線と、アドレスに応じ
て前記メモリセルが選択されるアドレス選択期間に、ア
ドレス信号に応じて前記メモリセルアレイ内の前記セル
内ビット線を前記ビット線に選択的に接統するセル内ビ
ット線デコーダ回路と、前記ビット線における信号電位
が伝達されるセンス線と、前記センス線と前記ビット線
との間に接続されたバイアス回路と、前記センス線に接
続された負荷回路と、前記センス線におけるセンス線電
位と参照電位とが入力され、両電位の差を増幅する増幅
回路と、前記増幅回路が動作する前の所定期間内に、前
記ビット線における電位を所定電位に設定する第１の初
期化回路とを具備している。
【００３４】第５の発明の半導体記憶装置は、複数本の
セル内ビット線と複数本のワード線及びこれらセル内ビ
ット線とワード線との各交差部に配置されたメモリセル
を有するメモリセルアレイと、前記セル内ビット線にお
ける信号電位が伝達されるビット線と、アドレスに応じ
て前記メモリセルが選択されるアドレス選択期間に、ア
ドレス信号に応じて前記メモリセルアレイ内の前記セル
内ビット線を前記ビット線に選択的に接統するセル内ビ
ット線デコーダ回路と、前記ビット線における信号電位
が伝達されるセンス線と、電源ノードと前記ビット線と
の間に接続され、ビット線の電位を所定電位に設定する
バイアス回路と、前記ビット線におけるビット線電位と
参照電位とが入力され、両電位の差を増幅する増幅回路
と、前記増幅回路が動作する前の所定期間内に、前記ビ
ット線における電位を所定電位に設定する第１の初期化
回路とを具備している。
【００３５】第６の発明の半導体記憶装置は、データを
記憶しているメモリセルからの読み出し電位が伝達され
るビット線と、第１及び第２の入力ノードを有し、これ
ら第１及び第２の入力ノードに前記ビット線における読
み出し電位に応じた入力電位と参照電位とがれぞれ入力
されて、両電位の差を増幅する増幅回路と、電流通路が
前記ビット線と前記増幅回路の第１の入力ノードとの間
に挿入され、前記増幅回路の第１の入力ノードの電位を
所定電位に設定するバイアス回路と、前記増幅回路が動
作する前の所定期間内に活性化され、前記バイアス回路
の電流通路の一端及び他端の少なくともいずれか一方に
おける電位を所定電位に設定する初期化回路とを具備し
ている。
【００３６】第７の発明の半導体記憶装置の制御方法
は、データセンスノードをデータセンス期間に所定電位
に設定するバイアス回路を予め動作させておき、メモリ
セルから読み出されたデータに基づいて前記データセン
スノードの電位を変化させ、センス期間に増幅回路によ
って前記データセンスノードの電位を参照電位と比較し
てデータをセンスするようにした半導体記憶装置におい
て、データセンス前の所定期間に初期化回路により前記
データセンスノードを所定電位に設定し、前記増幅回路
によってデータのセンスが開始される前に、前記初期化
回路による前記データセンスノードの設定を解除するよ
うにしている。
【００３７】
【発明の実施の形態】以下、図面を参照してこの発明の
半導体記憶装置をフラッシュメモリに実施した第１の実
施の形態を説明する。
【００３８】フラッシュメモリでは、メモリセルとし
て、図１に示すようにスタックゲート型と呼ばれる構造
を有する不揮発性トランジスタ（浮遊ゲートを有するＦ
ＥＴＭＯＳ構造のトランジスタ）が使用される。図１に
おいて、Ｐ型ウェル１０の表面上にはゲート絶縁膜１１
が設けられており、このゲート絶縁膜１１上には多結晶
シリコンからなる浮遊ゲート１２が、その上には浮遊ゲ
ート上絶縁膜１３が設けられ、さらにその上に制御ゲー
ト１４が設けられている。また、浮遊ゲート１２及び制
御ゲート１４で覆われていないＰ型ウェル１０の表面領
域にはＮ型不純物が導入されたドレイン１５及びソース
１６が形成されている。
【００３９】以下にこのタイプのメモリセルの動作を簡
単に説明する。
【００４０】メモリセルの書き込み（データの記憶）を
行う場合には、ドレイン１５に正極性の電位、例えば＋
６Ｖを、Ｐ型ウェル１０とソース１６にはそれぞれ０Ｖ
（接地電位）を印加し、さらに制御ゲート１４には正極
性の高電位、例えば＋１０Ｖ程度を印加する。浮遊ゲー
ト１２は外部の電源とは接続されていないので、その電
位は制御ゲート１４、ゲート絶縁膜１３及び浮遊ゲート
１２からなる容量と、浮遊ゲート１２、浮遊ゲート上絶
縁膜１１及びＰ型ウェル１０からなる容量とによるカッ
プリング比により、制御ゲート１４、ドレイン１５、ソ
ース１６及びＰ型ウェル１０の電位から一義的に決ま
る。
【００４１】不揮発性トランジスタの各ノードをこのよ
うな電位に設定することで、横方向（ソース・ドレイン
方向）電界で発生した高いエネルギーを持ったホットエ
レクトロンが生成され、その一部がゲート絶縁膜１１の
障壁を乗り越えて浮遊ゲート１２に注入され、その結
果、メモリセルに書き込みが行われる。
【００４２】メモリセルの消去（データの消去）は、上
記のようにして書き込みが行われ、電子が蓄積された状
態のメモリセルの浮遊ゲート１２から電子を引き抜くこ
とをいうが、例えば次のような方法で消去が行われる。
【００４３】Ｐ型ウェル１０及びソース１６に正極性の
高電位、例えば＋１０Ｖを印加し、制御ゲート１４には
負極性の電位、例えば−７Ｖを印加する。その結果、Ｐ
型ウェル１０及びソース１６と浮遊ゲート１２との間の
ゲート絶縁膜１１には、かなりの強い電界（例えば１０
ＭＶ／ｃｍ以上）がかかる。このような強い電界の下で
は、ゲート絶縁膜１１中に量子力学的なFowler-Noldhei
m電流（トンネル電流）が流れ、その結果を利用して浮
遊ゲート１２からＰ型ウェル１０またはソース１６へ電
子が引き抜かれ、メモリセルの消去が行われる。
【００４４】メモリセルの読み出し（データの読み出
し）は、上述した方法で書き込みまたは消去されたメモ
リセルそれぞれの浮遊ゲートの電位が異なることを用い
て行われる。
【００４５】具体的に言うと、メモリセルの浮遊ゲート
直下にＮ型の反転チャネルを形成しようとする場合、書
き込み状態のメモリセルでは浮遊ゲート１２に電子が蓄
積されているので、書き込み状態のメモリセルにチャネ
ルを形成することは、消去状態（すなわち電子が蓄積さ
れていない）のメモリセルに対してチャネルを形成する
場合よりも強く浮遊ゲートを正の電荷に帯びさせる必要
がある。このとき、上述したように、浮遊ゲート１２の
電位は、制御ゲート１４、ゲート絶縁膜１３及び浮遊ゲ
ート１２からなる容量と、浮遊ゲート１２、浮遊ゲート
上絶縁膜１１及びＰ型ウェル１０からなる容量とによる
カップリング比により、制御ゲート１４、ソース１６、
ドレイン１５及びＰ型ウェル１０の電位から一義的に決
まる。このため、書き込み状態のメモリセル及び消去状
態のメモりセルに対し、制御ゲート１４の電位を、書き
込み状態のメモリセルではチャネルが形成されないが、
消去状態のメモリセルではチャネルが形成されるように
コントロールすることが可能となる。このときの制御ゲ
ート１４の電位をＶＲＥＡＤとする。そこで、ドレイン
・ソース間に適度な電位差を持たせながら、制御ゲート
１４の電位をＶＲＥＡＤとすることで、書き込み状態の
メモリセル（以下、オフセルと称する）はチャネルが形
成されないので何も起こらないが、消去状態のメモリセ
ル（以下、オンセルと称する）はチャネルが形成される
ため、通常のＮチャネルＭＯＳトランジスタと同様にド
レイン・ソース間の電位差と浮遊ゲートの電位によって
決まる電流が流れる。
【００４６】そして、制御ゲート１４に電位ＶＲＥＡＤ
が供給されたときに、ソース・ドレイン間に電流が流れ
るか否かを、後に説明する読み出し回路部で判定するこ
とでメモリセルの情報を読み取っている。
【００４７】次に、この発明の第１の実施の形態による
フラッシュメモリ全体の構成を、図２に示すシステムブ
ロック図を用いて説明する。この実施の形態によるフラ
ッシュメモリは、メモリセルを選択するためのアドレス
や各種制御信号が入力される入力回路部２１と、この入
力回路部２１から出力される信号をデコードして各回路
部へ制御信号を出力するコントロール回路部２２と、そ
れぞれ複数のワード線とセル内ビット線とが設けられか
つ図１に示すようなメモリセルがｍ行×ｎ列に配列され
たメモリセルアレイ２３と、メモリセルアレイ２３内の
メモリセルに対して書き込み、消去及び読み出しを行う
時に用いる高電圧を生成する昇圧回路部２４と、メモリ
セルアレイ２３内の複数のワード線を選択駆動するＸデ
コーダ（行デコーダ）２５と、セル内ビット線（カラ
ム）を選択するＹデコーダ（列デコーダ）２６と、昇圧
回路部２４で生成される高電圧が供給され、メモリセル
アレイ２３内で複数のメモリセルが形成されているＰ型
ウェル及び、ある単位毎にメモリセルのソースが共通に
接続されているソース線に供給するための電位を生成す
るソース・ウェルデコーダ部２７と、書き込み動作及び
ベリファイ動作を制御する書き込み回路部２８と、読み
出し時のメモリセルの状態を判定する読み出し回路部２
９と、読み出したデータを出力する出力回路部３０とか
ら構成されている。
【００４８】図３は、図２中のメモリセルアレイ２３の
構成を、Ｘデコーダ２５及びＹデコーダ２６と共に示し
ている。
【００４９】メモリセルアレイ２３内には、一括消去さ
れる単位毎の個数のメモリセルＭＣが、同一Ｐ型ウェル
中にｍ行×ｎ列（ｍ，ｎは２以上の自然数であり、図３
では説明簡単化のためにｍ＝ｎ＝４としている）のマト
リックス状に配置されている。
【００５０】そして、同一行に配列されているメモリセ
ルＭＣの各制御ゲートは、複数のワード線ＷＬ０〜ＷＬ
３のうち対応する行のワード線にそれぞれ共通接続さ
れ、同一列に配列されているメモリセルＭＣのドレイン
は、複数のビット線ＢＬ０〜ＢＬ３のうち対応する列の
ビット線にそれぞれ共通接続されている。各メモリセル
ＭＣのＰ型ウェル（図１に図示）はメモリセルアレイ２
３内で共通接続され、また各メモリセルＭＣのソースは
ソース線ＳＬに共通接続されている。
【００５１】書き込み及び読み出し時に、ある特定の１
ビット（１個のメモリセル）を選択するときは、Ｘデコ
ーダ２５により１つのワード線ＷＬｉ（ｉ＝０〜３）が
選択駆動され、Ｙデコーダ２６により１つのセル内ビッ
ト線ＢＬｊ（ｊ＝０〜３）が選択されることで、選択さ
れたメモリセルに対して上述した書き込み及び読み出し
動作が行われることになる。
【００５２】消去動作は、Ｐ型ウェルを共通とするメモ
リセルアレイ２３内の（ｍ×ｎ）個のメモリセルに対し
一括して行われる。
【００５３】図４は、図２中の読み出し回路部２９の内
部構成を、コントロール回路部２２、Ｙデコーダ２６及
び出力回路部３０と共に示している。
【００５４】読み出し回路部２９は、ビット線ＢＬＬ
と、センスビット線ＢＬＳと、センス線ＳＡと、ビット
線ＢＬＬとセンスビット線ＢＬＳとの間に接続され、ビ
ット線ＢＬＬとセンスビット線ＢＬＳとを電位的に分離
する分離回路４１と、センスビット線ＢＬＳとセンス線
ＳＡとの間に接続され、一定のバイアス電位ＶＢＩＡＳ
を受けてセンス線ＳＡの電位によらずにセンスビット線
ＢＬＳの電位を設定するバイアス回路４２と、センス線
ＳＡに接続された負荷回路４３と、ビット線ＢＬＬにお
ける電位振幅を拡大して選択メモリセルのデータをセン
スし出力する増幅回路４４と、増幅回路４４でデータを
センスする際に使用される参照電位ＶＲＥＦを発生する
参照電位発生回路４５と、ビット線ＢＬＬに接続され、
このビット線ＢＬＬを所定のタイミングで設定するビッ
ト線初期化回路４６と、センス線ＳＡに接続され、この
センス線ＳＡを所定のタイミングで設定するセンス線初
期化回路４７と、バイアス電位ＶＢＩＡＳを発生するバ
イアス電位発生回路４８と、アドレス等の切り替わりを
受けてコントロール回路部２２で発生される制御信号を
基に上記分離回路４１、負荷回路４３、増幅回路４４、
ビット線初期化回路４６、センス線初期化回路４７及び
バイアス電位発生回路４８の動作を制御するための各種
タイミングパルスＶＴＩＭＥpart、ＶＴＩＭＥload、Ｖ
ＴＩＭＥblreset、ＶＴＩＭＥsareset、ＶＴＩＭＥbias
等を発生するタイミングパルス発生回路４９とから構成
されている。
【００５５】上記負荷回路４３は、一端がセンス線ＳＡ
に接続された負荷素子４３ａと、この負荷素子４３ａの
他端に接続され、タイミングパルスＶＴＩＭＥloadに基
づいて導通制御される負荷スイッチ回路４３ｂとから構
成されている。
【００５６】図５は、図４中の増幅回路４４の内部構成
の一例を示している。
【００５７】増幅回路４４の役割は、センス線ＳＡの電
位ＶＳＡと参照電位ＶＲＥＦとの間の電位差を増幅し、
選択メモリセルから読み出されたデータを確定すること
である。そのため、この増幅回路４４は、一方の入力ノ
ードにセンス線ＳＡの電位ＶＳＡが入力され、他方の入
力ノードに参照電位ＶＲＥＦが入力され、図４中のタイ
ミングパルス発生回路４９で発生されるタイミングパル
スＶＴＩＭＥampによって活性化制御され、活性化され
たときに両電位の差を増幅してデータを確定する差動増
幅器４４ａと、図４中のタイミングパルス発生回路４９
で発生されるタイミングパルスＶＴＩＭＥlatchによっ
て活性化制御され、活性化されたときに差動増幅器４４
で確定されたデータをラッチし出力するデータラッチ回
路４４ｂとから構成されている。
【００５８】図６（ａ）〜（ｃ）は、上記図４中の負荷
回路４３を構成する負荷素子４３ａの具体的な回路構成
例を示している。
【００５９】図６（ａ）に示す負荷素子４３ａは抵抗素
子５１によって構成されており、この抵抗素子５１の一
方の端子はセンス線ＳＡに接続され、他方の端子は負荷
スイッチ回路４３ｂに接続されている。
【００６０】図６（ｂ）に示す負荷素子４３ａは能動負
荷型のものであり、ゲートが接地電位（０Ｖ）に接続さ
れたＰチャネルのＭＯＳトランジスタ５２によって構成
されている。そして、ドレインはセンス線ＳＡに接続さ
れ、ソースは負荷スイッチ回路４３ｂに接続されてい
る。なお、このトランジスタ５２の基板（バックゲー
ト）は電源電位（Ｖｃｃ）と同電位に設定してよい。
【００６１】図６（ｃ）に示す負荷素子４３ａも同じく
能動負荷型のものであり、ダイオード接続されたＰチャ
ネルのＭＯＳトランジスタ５３によって構成されてい
る。すなわち、ドレイン及びゲートは共にセンス線ＳＡ
に接続され、ソースは負荷スイッチ回路４３ｂに接続さ
れている。この場合にもトランジスタ５３の基板（バッ
クゲート）は電源電位（Ｖｃｃ）と同電位に設定してよ
い。
【００６２】図７は、図４中の負荷回路４３を構成する
負荷スイッチ回路４３ｂの具体的な構成を負荷素子４３
ａと共に示したものである。負荷スイッチ回路４３ｂは
例えばＰチャネルのＭＯＳトランジスタ５４によって構
成されており、ソースは電源電位Ｖｃｃの供給ノード
に、ドレインは負荷素子４３ａにそれぞれ接続されてお
り、ゲートにはタイミングパルスＶＴＩＭＥloadの反転
信号／ＶＴＩＭＥloadが供給される。
【００６３】図８は、図４中のバイアス回路４２の具体
的な構成を示している。バイアス回路４２の役割は、メ
モリセルＭＣのドレインを、読み出し時に最適な電位に
設定することである。読み出し時にメモリセルＭＣのゲ
ートには例えば＋５Ｖ（ＶＧ＝＋５Ｖ）の電位が、ドレ
インにはＶｃｃよりも低い正極性の電位がそれぞれ供給
される。なお、ソース及び基板の電位は共に０Ｖであ
る。すなわち、読み出し時におけるバイアス印加状態
は、書き込み時のバイアスであるゲート電位が＋１０
Ｖ、ソース電位が＋６Ｖの場合と同じ正負関係となる。
そのため、読み出しメモリセルのドレインに正極性の電
位を印加すると、読み出し動作にもかかわらず、わずか
に書き込み現象が起こるソフトライト現象が発生するこ
とが分かっている。そのため読み出し動作時のドレイン
電位はメモリセルが５極管動作しない位に低く（〜１
Ｖ）しなくてはならない。
【００６４】そのため、１Ｖ以上にならないようにビッ
ト線ＢＬＬの電位を制御することがバイアス回路４２の
役目となる。
【００６５】このバイアス回路４２は、図示するように
ＮチャネルのＭＯＳトランジスタ５５によって構成され
ている。また、そのゲートには、バイアス電位発生回路
４８で発生される一定のバイアス電位ＶＢＩＡＳが供給
される。
【００６６】上記バイアス電位ＶＢＩＡＳの値は、ビッ
ト線ＢＬＬの電位を１Ｖ以上にしたくなかったら、設定
すべきビット線ＢＬＬの電位ＶＢＬＬ（１Ｖ）に対して
ＮチャネルのＭＯＳトランジスタ５５のしきい値分だけ
高い程度に設定される。
【００６７】このようなバイアス電位ＶＢＩＡＳを発生
する図４中のバイアス電位発生回路４８は、例えば図９
に示すように構成されている。この回路はいわゆるウィ
ルソン型と呼ばれているものであり、２個のＰチャネル
のＭＯＳトランジスタ６１、６２と、３個のＮチャネル
のＭＯＳトランジスタ６３〜６５の他にバイアススイッ
チ回路６６を有している。
【００６８】上記２個のＰチャネルのＭＯＳトランジス
タ６１、６２のソース同氏及びゲート同氏がそれぞれ接
続され、さらにトランジスタ６１のドレインが両トラン
ジスタ６１、６２のゲート共通接続ノードに接続され、
これら両トランジスタ６１、６２はＰチャネルのカレン
トミラー回路を構成している。また、上記２個のＮチャ
ネルのＭＯＳトランジスタ６３、６４のゲート同氏が接
続され、さらにトランジスタ６４のドレインが両トラン
ジスタ６３、６４のゲート共通接続ノードに接続され、
これら両トランジスタ６３、６４はＮチャネルのカレン
トミラー回路を構成している。そして、トランジスタ６
３のソースは接地電位のノードに接続され、トランジス
タ６３のソースはＮチャネルのＭＯＳトランジスタ６５
のドレイン・ソース間を介して接地電位のノードに接続
されている。なお、トランジスタ６５のゲートはそのド
レインに接続されている。
【００６９】バイアススイッチ回路６６は、上記２個の
ＰチャネルのＭＯＳトランジスタ６１、６２のソース共
通接続ノードと電源電位Ｖｃｃの供給ノードとの間に接
続されている。このバイアススイッチ回路６６は、図４
中のタイミングパルス発生回路４９で発生されるタイミ
ングパルスＶＴＩＭＥbiasによって導通制御される。
【００７０】このような構成のバイアス電位発生回路４
８において、タイミングパルスＶＴＩＭＥbiasが活性化
されてバイアススイッチ回路６６が導通すると、トラン
ジスタ６２と６４の共通ドレインから電源電位Ｖｃｃの
変化によらずにほぼ一定のバイアス電位ＶＢＩＡＳが出
力される。
【００７１】図１０は、図４中のビット線初期化回路４
６の具体的な構成を示している。このビット線初期化回
路４６は、ソースが接地電位（０Ｖ）に接続され、ドレ
インがビット線ＢＬＬに接続され、ゲートに図４中のタ
イミングパルス発生回路４９で発生されるタイミングパ
ルスＶＴＩＭＥblresetが供給されるＮチャネルのＭＯ
Ｓトランジスタ７１によって構成されている。
【００７２】ビット線初期化回路４６の役割は、読み出
し動作の終了時にビット線ＢＬＬをの電位ＶＢＬＬを０
Ｖに設定することである。
【００７３】以前の読み出し動作時にオンセルを読んで
いたか、オフセルを読んでいたかで、次の読み出し動作
時のビット線ＢＬＬの電位ＶＢＬＬの初期値が異なる。
つまり、ビット線ＢＬＬをある一定電位に設定しない
と、オフセルを読んでいたときは高い電位から次の読み
出しが開始され、オンセルを読んでいたときは低い電位
から開始されることになる。データの読み出しを行うに
当たって２通りの場合を想定しなくてはならず、非常に
困難となる。従って、ビット線初期化回路４６によっ
て、それ以前のデータ読み出し状態の如何にかかわらず
にビット線ＢＬＬを０Ｖに設定することで、データの読
み出し動作が簡単に行えるようにしている。
【００７４】また、図４中のセンス線初期化回路４７は
ビット線初期化回路４６と同様に、図１１に示すように
ＮチャネルのＭＯＳトランジスタ７２によって構成され
ている。ただし、この場合、このトランジスタ７２のド
レインはセンス線ＳＡに接続され、ゲートには図４中の
タイミングパルス発生回路４９で発生されるタイミング
パルスＶＴＩＭＥsaresetが供給される。
【００７５】図１２は、図４中の分離回路４１の内部構
成を示している。分離回路４１の役割はセンスビット線
ＢＬＳとビット線ＢＬＬを電気的に切り離すことであ
る。
【００７６】先のビット線初期化回路４６によるビット
線ＢＬＬの電位設定動作を可能とするためには、負荷回
路４３をビット線ＢＬＬから切り離す必要がある。なぜ
なら、負荷回路４３が接続された状態でビット線初期化
回路４６を動作させてビット線ＢＬＬの電位を設定する
と、負荷回路４３からビット線初期化回路４６を介して
電流が流れ、無駄な電流が消費されてしまう。そこで、
このような無駄な電流が流れないようにするために分離
回路４１が設けられている。
【００７７】この分離回路４１は、ソースがセンスビッ
ト線ＢＬＳに、ドレインがビット線ＢＬＬにそれぞれ接
続され、ゲートに制御信号ＰＡＲＴが供給される分離用
のＮチャネルのＭＯＳトランジスタ７３と、図２中の昇
圧回路部２４で生成される高電圧Ｖｐ及び図４中のタイ
ミングパルス発生回路４９で発生されるタイミングパル
スＶＴＩＭＥpartを受け、タイミングパルスＶＴＩＭＥ
partの高レベル電位を高電圧Ｖｐにシフトして制御信号
ＰＡＲＴを出力するレベルシフタ７４とから構成されて
いる。
【００７８】なお、高電圧Ｖｐにシフトされた制御信号
ＰＡＲＴによって分離用のトランジスタ７３のゲートを
制御する理由は、このトランジスタ７３がオンする際の
導通抵抗を極力下げるためである。
【００７９】次に、上記構成でなるフラッシュメモリに
おけるデータの読み出し動作を図１３のタイミングチャ
ートを用いて説明する。データの読み出し期間は大きく
分けて、アドレス選択期間、センス期間及び出力期間の
３つの期間からなる。
【００８０】アドレス選択期間は、外部アドレスの変化
を受けてからメモリセルアレイ内のワード線とセル内ビ
ット線とが選択されるまでの期間である。なお、このア
ドレス選択期間では、予めタイミングパルスＶＴＩＭＥ
blreset（図１３では図示せず）は“Ｈ”レベルになっ
ており、ビット線初期化回路４６内のトランジスタ７１
がオン状態になっているので、ビット線ＢＬＬの電位は
０Ｖに設定されている。また、タイミングパルスＶＴＩ
ＭＥloadも“Ｈ”レベルになっており、その反転信号／
ＶＴＩＭＥloadは“Ｌ”レベルなので、負荷回路４３内
の負荷スイッチ回路４３ｂを構成する図７中のＰチャネ
ルのＭＯＳトランジスタ５４はオンしており、負荷素子
４３ａを介してセンス線ＳＡが充電され、その電位ＶＳ
Ａは（Ｖｃｃ−Ｖｔｈｐ）（ただしＶｔｈｐはＰチャネ
ルのＭＯＳトランジスタのしきい値）で安定している。
【００８１】次に、外部アドレスの変化を受けて、ま
ず、タイミングパルスＶＴＩＭＥbiasが活性化される。
このタイミングパルスＶＴＩＭＥbiasの活性化を受け
て、図９に示すバイアス電位発生回路４８内のバイアス
スイッチ回路６６がオンし、これによってバイアス電位
発生回路４８からバイアス電位ＶＢＩＡＳが出力され始
め、その後、一定の電位で安定する。
【００８２】また、タイミングパルスＶＴＩＭＥbiasの
活性化とほぼ同時にタイミングパルスＶＴＩＭＥsarese
tが活性化される。このタイミングパルスＶＴＩＭＥsar
esetの活性化を受けて、図１０に示すビット線初期化回
路４６内のトランジスタ７１がオンし、これによってい
ままで（Ｖｃｃ−Ｖｔｈｐ）に充電されていたセンス線
ＳＡの電位ＡＶＳが０Ｖに下がる。
【００８３】さらに外部アドレスの変化を受けて、タイ
ミングパルスＶＴＩＭＥloadが“Ｌ”レベルに立ち下が
り、その反転信号／ＶＴＩＭＥloadが“Ｈ”レベルに立
ち上がる。／ＶＴＩＭＥloadが“Ｈ”レベルになると、
いままでオンしていた図７に示す負荷回路４３内のＰチ
ャネルのＭＯＳトランジスタ５４がオフし、負荷回路４
３によるセンス線ＳＡの充電が終了する。なお、タイミ
ングパルスＶＴＩＭＥloadが“Ｌ”レベルに立ち下がる
タイミングは、貫通電流をなくために、先のタイミング
パルスＶＴＩＭＥsaresetが“Ｈ”に立ち上がるタイミ
ングとほぼ同じかあるいは少し早目であることが好まし
い。
【００８４】なお、このアドレス選択期間では、タイミ
ングパルスＶＴＩＭＥpartは、前記図２５に示す場合と
同様に“Ｌ”レベルになっているので、図１２に示す分
離回路４１ではレベルシフタ７４から出力される制御信
号ＰＡＲＴは“Ｌ”となり、トランジスタ７３はオフし
ており、ビット線ＢＬＬとセンスビット線ＢＬＳとは電
気的に分離されている。
【００８５】次に、センス期間になると、タイミングパ
ルスＶＴＩＭＥblresetが“Ｌ”レベルになり、ビット
線初期化回路４６内のトランジスタ７１がオフ状態にな
って、ビット線ＢＬＬの電位設定状態が解除される。ま
た、そのときのアドレスに基づいてワード線及びセル内
ビット線が選択され、さらに選択されたセル内ビット線
ＢＬがＹデコーダ２６を介してビット線ＢＬＬに接続さ
れる。さらに、タイミングパルスＶＴＩＭＥpartが
“Ｈ”レベルになり、図１２に示す分離回路４１内のト
ランジスタ７３がオンして、ビット線ＢＬＬとセンスビ
ット線ＢＬＳとが電気的に接続される。
【００８６】さらに、センス期間になると、タイミング
パルスＶＴＩＭＥsaresetが非活性となり、センス線初
期化回路４７によるセンス線ＳＡの電位設定状態が解除
される。また、タイミングパルスＶＴＩＭＥloadも活性
化される。タイミングパルスＶＴＩＭＥloadが活性化さ
れると、負荷回路４３によってセンス線ＳＡが再び充電
される。この状態で選択メモリセルの記憶データに応じ
てビット線ＢＬＬの電位ＶＢＬＬが変化し、このビット
線ＢＬＬの電位変化がセンスビット線ＢＬＳを介してセ
ンス線ＳＡまで伝えられる。なお、図１３ではオフセル
が選択された場合を示している。
【００８７】このセンス期間に増幅回路４４によってセ
ンス線ＳＡの電位ＶＳＡが参照電位ＶＲＥＦと比較され
ることによってデータのセンスが行われ、次の出力期間
に、タイミングパルスＶＴＩＭＥlatchが活性化される
ことによって、図５に示す増幅回路４４内の差動増幅器
４４ａでセンスされたデータがデータラッチ回路４４ｂ
でラッチされ、その後、出力回路部３０を経て出力パッ
ドから出力される。
【００８８】このように、センス期間の直前ではビット
線初期化回路４６によってビット線ＢＬＬの電位が０Ｖ
に設定され、バイアス回路４２を介してセンスビット線
ＢＬＳの電位も０Ｖに設定されているので、一度安定レ
ベルに達したバイアス電位ＶＢＩＡＳは低下しない。な
お、その理由については後程説明する。
【００８９】図１４は、図１３とは異なるデータの読み
出し動作時のタイミングチャートを示している。この場
合は、センス線ＳＡの初期化電位設定のタイミングをビ
ット線ＢＬＬの初期化電位設定のタイミングと同期させ
たものである。すなわち、ビット線ＢＬＬの初期化電位
の設定を解除するタイミングでセンス線ＳＡの初期化電
位設定解除と負荷回路４３の活性化を行い、ビット線Ｂ
ＬＬの設定のタイミングでセンス線ＳＡの初期化電位設
定と負荷回路４３の非活性化を行うようにしたものであ
る。
【００９０】なお、図１３の場合と同様に、センス期間
の開始直前にはセンス線ＳＡ及びセンスビット線ＢＬＳ
は共に０Ｖに初期設定されている。
【００９１】次に、センス期間の開始前に、センス線Ｓ
Ａ及びセンスビット線ＢＬＳが０Ｖに初期設定されてい
ると、なぜバイアス電位ＶＢＩＡＳが低下しないかにつ
いて、図４に示された読み出し回路部２９の要部を抽出
した図１５の等価回路図を用いて詳しく説明する。な
お、ここでは負荷回路４３内の負荷素子４３ｂが、図６
（ｃ）に示すようにゲートとドレインが接続されたＰチ
ャネルのＭＯＳトランジスタ５３で構成されている場合
を示している。
【００９２】図１５（ａ）はアドレス選択期間の終盤に
おける各トランジスタの状態と各ノードにおける電位の
状態を示している。
【００９３】アドレス選択期間の終盤ではセンス線初期
化回路４７内のトランジスタ７２がオンすることによっ
て、センス線ＳＡ及びセンスビット線ＢＬＳが初期設定
され、それぞれの電位ＶＳＡ、ＶＢＬＳは共に０Ｖにな
る。このとき、バイアス回路４２内のトランジスタ５５
は、ソースが０Ｖなのでオンしており、このトランジス
タ５５ではチャネルが形成されている。なお、トランジ
スタ７２がオンし、センス線ＳＡ及びセンスビット線Ｂ
ＬＳが初期設定され、それぞれの電位ＶＳＡ、ＶＢＬＳ
が０Ｖに下がる時、トランジスタ７２のゲート・ソース
間容量及びゲート・ドレイン間容量を介してバイアス電
位ＶＢＩＡＳが一時的に低下する。しかし、まだセンス
期間に入っていなので、その影響はない。また、一時的
に低下したバイアス電位ＶＢＩＡＳの値は、このアドレ
ス選択期間に元の電位に回復する。
【００９４】図１５（ｂ）はセンス期間に入ったときの
各トランジスタの状態と各ノードにおける電位の状態を
示している。センス期間に入ると、トランジスタ７２が
オフし、センス線ＳＡ及びセンスビット線ＢＬＳの初期
設定が解除され、センス線ＳＡ及びセンスビット線ＢＬ
Ｓの充電が開始される。この充電の開始直後では、セン
ス線ＳＡ及びセンスビット線ＢＬＳの電位は、予めビッ
ト線初期化回路４６によって初期設定されているビット
線ＢＬＬと同じ電位（０Ｖ）なので、制御信号ＰＡＲＴ
が活性化されて分離用トランジスタ７３がオンしても、
センス線ＳＡ及びセンスビット線ＢＬＳの電位が低下す
ることはない。
【００９５】従来では、センス期間に入ったときに、セ
ンス線ＳＡ及びセンスビット線ＢＬＳに蓄えられていた
電荷が、ビット線ＢＬＬに存在している大きな容量ＣBL
Lとチャージシェアされることにより、センス線ＳＡ、
センスビット線ＢＬＳの電位ＶＳＡ、ＶＢＬＳが急激に
低下したが、この実施の形態ではそのようなことは起こ
らない。この結果、バイアス回路４２内のバイアス用の
トランジスタ５５のゲート・ソース間及びゲート・ドレ
イン間に存在している容量によるカップリングによっ
て、バイアス電位ＶＢＩＡＳが低下することはない。
【００９６】逆に、センス期間に入ったときに、バイア
ス用のトランジスタ５５のソース、ドレイン電位が０Ｖ
から上昇することによってバイアス電位ＶＢＩＡＳが上
昇することが考えられるが、従来のようにセンス線ＳＡ
の電位ＶＳＡが低下する程には急激に電位ＶＳＡは上昇
しないので、図９に示すバイアス電位発生回路４８を構
成するトランジスタの素子サイズを大きくする等により
十分対応できる。
【００９７】また、従来では、バイアス用トランジスタ
はアドレス選択期間ではオフしており、センス期間にオ
ンすることで、ゲート容量が増大し、これがバイアス電
位ＶＢＩＡＳを変動させる要因となっていた。これに対
し、上記実施の形態ではバイアス用トランジスタ５５は
アドレス選択期間で既にオンしているので、分離回路４
１（トランジスタ７３）がオンしても、トランジスタ５
５のゲート容量はほとんど変化しない。
【００９８】このように上記実施の形態のフラッシュメ
モリでは、読み出し回路部に設けられているバイアス回
路に供給されるバイアス電位を一定に保つことができ、
これにより、読み出し時間の遅れ、誤読み出しが防止で
きる。さらには一度安定したバイアス電位ＶＢＩＡＳは
そのまま維持されるので、従来のように低下した電位を
再度上昇させる必要がないので、バイアス電位発生回路
４８における消費電流の増加も防止することができる。
【００９９】なお、上記実施の形態では、ビット線初期
化回路４６を設けてビット線ＢＬＬを初期設定する場合
について説明したが、このビット線初期化回路４６の代
わりにセル内ビット線を初期設定するセル内ビット線初
期化回路を設け、ビット線初期化回路４６と同じタイミ
ングでセル内ビット線を初期設定するように回路を変更
してもよい。
【０１００】また、上記実施の形態では初期設定による
電位が０Ｖである場合について説明したが、これは０Ｖ
以外の電位に初期設定するように変更してもよい。
【０１０１】図１６はこの発明の第２の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１０２】この実施の形態による読み出し回路部２９
が図４のものと異なる点は、センス線初期化回路４７の
代わりに、センスビット線ＢＬＳを初期設定するセンス
ビット線初期化回路８１を設けたことである。このセン
スビット線初期化回路８１は、例えばドレインがセンス
ビット線ＢＬＳに、ソースが接地電位にそれぞれ接続さ
れ、ゲートにタイミングパルスＶＴＩＭＥblsresetが供
給されるＮチャネルのＭＯＳトランジスタによって構成
することができる。
【０１０３】ここで、上記タイミングパルスＶＴＩＭＥ
blsresetは、図４中に示されるタイミングパルス発生回
路４９から他のパルスと共に発生させることができ、そ
の活性／非活性のタイミングは先のタイミングパルスＶ
ＴＩＭＥsalresetと同じでよい。
【０１０４】この実施の形態の場合にも、センス線初期
化回路４７を設けた場合と同様の効果を得ることができ
る。
【０１０５】また、この場合にも初期設定によって０Ｖ
もしくは０Ｖ以外の電位に設定することができる。
【０１０６】図１７はこの発明の第３の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１０７】この実施の形態による読み出し回路部２９
が図４のものと異なる点は、図１６に示したものと同様
のセンスビット線初期化回路８１が追加されていること
である。
【０１０８】この実施の形態の場合にも、図４の場合と
同様の効果を得ることができる。
【０１０９】また、この場合にも初期設定によって０Ｖ
もしくは０Ｖ以外の電位に設定することができる。
【０１１０】図１８はこの発明の第４の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１１１】この実施の形態による読み出し回路部２９
では図４中の負荷回路４３を省略し、この負荷回路４３
の機能をバイアス回路４２に持たせるようにしたもので
ある。すなわち、この実施の形態は、図２８に示すよう
なタイプの従来のフラッシュメモリに対してこの発明を
実施したものである。
【０１１２】以下、図１８の読み出し回路部２９につい
て、図４と異なる点について説明する。この実施の形態
では、センスビット線ＢＬＳに増幅回路４４が接続され
ており、増幅回路４４はこのセンスビット線ＢＬＳの電
位ＶＢＬＳと参照電位ＶＲＥＦとを比較して選択メモリ
セルのデータをセンスする。また、センス線初期化回路
４７の代わりに、図１６の実施の形態のものと同様のセ
ンスビット線初期回路８１が設けられている。さらにバ
イアス回路４２と電源電位Ｖｃｃのノードとの間にバイ
アス負荷スイッチ回路８２が接続されている。
【０１１３】上記バイアス負荷スイッチ回路８２は、例
えば図１９に示すように、ドレインが電源電位Ｖｃｃの
ノードに接続され、ソースがバイアス回路４２に接続さ
れ、ゲートにタイミングパルスＶＴＩＭＥbiasloadが供
給されるＮチャネルのＭＯＳトランジスタ８３によって
構成することができる。
【０１１４】上記タイミングパルスＶＴＩＭＥbiasload
は、図４中に示されるタイミングパルス発生回路４９で
発生され、その活性／非活性のタイミングは先の負荷回
路４３に供給されるＶＴＩＭＥloadと同じタイミングで
よい。
【０１１５】この実施の形態の場合、センスビット線Ｂ
ＬＳの電位ＶＢＬＳはバイアス回路４２によってＶｃｃ
よりも低い電位に抑えられるので、それに伴なって参照
電位ＶＲＥＦの値も変える必要がある。
【０１１６】ここで、センスビット線初期回路８１が設
けられていないと、センス期間前にセンスビット線ＢＬ
Ｓが充電されており、その後、分離回路４１がオンする
と、バイアス回路４２を構成するトランジスタ（図８中
のトランジスタ５５）のゲート・ソース間及びゲート・
ドレイン間の寄生容量を介してバイアス電位ＶＢＩＡＳ
が一時的に低下することは容易に考えられる。
【０１１７】しかし、この実施の形態では、センスビッ
ト線初期回路８１が設けられており、センス期間の前に
センスビット線ＢＬＳが０Ｖに初期設定されるので、図
４の場合と同様にバイアス電位ＶＢＩＡＳの低下を防ぐ
ことができる。
【０１１８】図２０はこの発明の第５の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１１９】この実施の形態による読み出し回路部２９
では、図４中の分離回路４１を省略し、この分離回路４
１の機能をＹデコーダ２６に持たせるようにしたもので
ある。すなわち、この実施の形態は、図２９に示すよう
なタイプの従来のフラッシュメモリに対してこの発明を
実施したものである。
【０１２０】すなわち、前述したように、分離回路４１
はＹデコーダ２６が活性化されるタイミングとほぼ同じ
タイミングで活性化される。従って、分離回路４１を省
略し、この分離回路４１の機能をＹデコーダ２６によっ
て果たすことができる。
【０１２１】なお、この実施の形態の場合、ビット線初
期化回路はなく、セル内ビット線初期化回路８４によっ
てセル内ビット線ＢＬが初期設定される。
【０１２２】この実施の形態においても図４の場合と同
様の効果を得ることができる。
【０１２３】図２１はこの発明の第６の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１２４】この実施の形態による読み出し回路部２９
では、図４中の分離回路４１を省略し、この分離回路４
１の機能をＹデコーダ２６に持たせると共に、センス線
初期化回路４７を省略し、ビット線初期化回路４６のみ
を設けるようにしたものである。すなわち、この実施の
形態は、図２９に示すようなタイプの従来のフラッシュ
メモリに対してこの発明を実施したものである。
【０１２５】この実施の形態においても図４の場合と同
様の効果を得ることができる。
【０１２６】図２２はこの発明の第７の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１２７】この実施の形態による読み出し回路部２９
では、図１８の実施の形態による読み出し回路部２９内
の分離回路４１を省略し、この分離回路４１の機能をＹ
デコーダ２６に持たせると共に、ビット線初期化回路４
６を設けるようにしたものである。すなわち、この実施
の形態は、図３０に示すようなタイプの従来のフラッシ
ュメモリに対してこの発明を実施したものである。従っ
て、増幅回路４４はビット線ＢＬＬの電位ＶＢＬＬを参
照電位ＶＲＥＦと比較してデータをセンスする。
【０１２８】この実施の形態においても図４の場合と同
様の効果を得ることができる。
【０１２９】図２３はこの発明の第８の実施の形態によ
る読み出し回路部２９の要部の構成を示している。な
お、この実施の形態において、図４に示した第１の実施
の形態による読み出し回路部２９と対応する箇所は図示
を省略すると共にその説明も省略する。
【０１３０】上記した第１ないし第７の各実施の形態で
は、ビット線ＢＬＬの電位を設定するビット線初期化回
路４６、センス線ＳＡの電位を初期設定するセンス線初
期化回路４７、センスビット線ＢＬＳの電位を初期設定
するセンスビット線初期化回路８１のいずれか１つ、も
しくは２つを設けて、アドレス選択期間に対応する箇所
を設定する場合について説明したが、これは図２３に示
すように、分離回路４１の両端間、すなわちセンスビッ
ト線ＢＬＳとビット線ＢＬＬとの間にソース・ドレイン
間が接続されたＮチャネルのＭＯＳトランジスタ８５を
設け、アドレス選択期間にこのトランジスタ８５がオン
するようにそのゲートを制御するようにしてもよい。
【０１３１】この実施の形態によれば、予めセル内ビッ
ト線が初期設定され、ビット線ＢＬＬの電位が０Ｖに設
定されているアドレス選択期間にトランジスタ８５がオ
ンすると、センスビット線ＢＬＳの電位も０Ｖに初期設
定され、さらにバイアス回路４２を介してセンス線ＳＡ
の電位も０Ｖに初期設定され、これによってバイアス回
路４２に供給されているバイアス電位ＶＢＩＡＳの低下
を防ぐことができる。
【０１３２】また、バイアス電位ＶＢＩＡＳそのものの
低下を防ぐためには、図９中の回路においてバイアス電
位ＶＢＩＡＳが出力されるノードに大きな容量を接続し
ておけばよい。
【０１３３】
【発明の効果】以上説明したようにこの発明によれば、
読み出し回路部に設けられているバイアス回路に供給さ
れるバイアス電位を一定に保つことによって、読み出し
時間の遅れ、誤読み出しを防止し、さらには消費電流の
増加も防止することができる半導体記憶装置及びその制
御方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るフラッシュ
メモリでメモリセルとして使用される不揮発性トランジ
スタの構造を示す断面図。
【図２】この発明の第１の実施の形態によるフラッシュ
メモリ全体の構成を示すシステムブロック図。
【図３】図２中のメモリセルアレイをＸデコーダ及びＹ
デコーダと共に示す回路図。
【図４】図２中の読み出し回路部をコントロール回路
部、Ｙデコーダ及び出力回路部と共に示す回路図。
【図５】図４中の増幅回路の内部構成の一例を示す回路
図。
【図６】図４中の負荷回路を構成する負荷素子の具体的
な回路構成例を示す回路図。
【図７】図４中の負荷回路を構成する負荷スイッチ回路
の具体的な構成を負荷素子と共に示す回路図。
【図８】図４中のバイアス回路の具体的な構成を示す回
路図。
【図９】図４中のバイアス電位発生回路の具体的な構成
を示す回路図。
【図１０】図４中のビット線初期化回路の具体的な構成
を示す回路図。
【図１１】図４中のセンス線初期化回路の具体的な構成
を示す回路図。
【図１２】図４中の分離回路の内部構成を示す回路図。
【図１３】第１の実施の形態によるフラッシュメモリに
おけるデータの読み出し動作を示すタイミングチャー
ト。
【図１４】第１の実施の形態によるフラッシュメモリに
おける図１３とは異なるタイミングチャート。
【図１５】第１の実施の形態によるフラッシュメモリの
等価回路図。
【図１６】この発明の第２の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図１７】この発明の第３の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図１８】この発明の第４の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図１９】図１８中のバイアス負荷スイッチ回路の具体
的な構成を示す回路図。
【図２０】この発明の第５の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図２１】この発明の第６の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図２２】この発明の第７の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図２３】この発明の第８の実施の形態による読み出し
回路部の要部の構成を示す回路図。
【図２４】従来のフラッシュメモリの概略的な構成を示
す回路図。
【図２５】図２４に示す従来のフラッシュメモリにおけ
るデータの読み出し動作時のタイミングチャート。
【図２６】図２５のタイミングチャートにおける一部の
電位変化を拡大して示した波形図。
【図２７】図２４に示す従来のフラッシュメモリの等価
回路図。
【図２８】図２４とは異なる従来のフラッシュメモリに
おける読み出し回路部の概略的な構成を示す図。
【図２９】図２４とは異なる従来のフラッシュメモリに
おける読み出し回路部の概略的な構成を示す図。
【図３０】図２４とは異なる従来のフラッシュメモリに
おける読み出し回路部の概略的な構成を示す図。
【符号の説明】
２１…入力回路部、 ２２…コントロール回路部、 ２３…メモリセルアレイ、 ２４…昇圧回路部、 ２５…Ｘデコーダ（行デコーダ）、 ２６…Ｙデコーダ（列デコーダ）、 ２７…ソース・ウェルデコーダ部、 ２８…書き込み回路部、 ２９…読み出し回路部、 ３０…出力回路部、 ４１…分離回路、 ４２…バイアス回路、 ４３…負荷回路、 ４４…増幅回路、 ４４ａ…差動増幅器、 ４４ｂ…データラッチ回路、 ４５…参照電位発生回路、 ４６…ビット線初期化回路、 ４７…センス線初期化回路、 ４８…バイアス電位発生回路、 ４９…タイミングパルス発生回路、 ５１…抵抗素子、 ５２，５３，５４，６１，６２…ＰチャネルのＭＯＳト
ランジスタ、 ５５，６３，６４，６５，７１，７２，７３，８３，８
５…ＮチャネルのＭＯＳトランジスタ、 ６６…バイアススイッチ回路、 ７４…レベルシフタ、 ８１…センスビット線初期化回路、 ８２…バイアス負荷スイッチ回路、 ８４…セル内ビット線初期化回路、 ＷＬ０〜ＷＬ３…ワード線、 ＢＬ０〜ＢＬ３…セル内ビット線、 ＭＣ…メモリセル、 ＢＬＬ…ビット線、 ＢＬＳ…センスビット線、 ＳＡ…センス線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田浦 忠行 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD05 AD06 AD07 AD09 AE05 AE06 AE08

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 複数本のセル内ビット線と複数本のワー
    ド線及びこれらセル内ビット線とワード線との各交差部
    に配置されたメモリセルを有するメモリセルアレイと、 前記セル内ビット線における信号電位が伝達されるビッ
    ト線と、 アドレスに応じて前記メモリセルが選択されるアドレス
    選択期間に、アドレス信号に応じて前記メモリセルアレ
    イ内の前記セル内ビット線を前記ビット線に選択的に接
    統するセル内ビット線デコーダ回路と、 前記ビット線における信号電位が伝達されるセンスビッ
    ト線と、 前記センスビット線と前記ビット線との間に接続され、
    前記センスビット線と前記ビット線とを電気的に分離す
    る分離回路と、 前記センスビット線における信号電位が伝達されるセン
    ス線と、 前記センス線と前記センスビット線との間に接続され、
    前記センスビット線の電位を所定電位に設定するバイア
    ス回路と、 前記センス線に接続された負荷回路と、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する増幅回路と、 前記増幅回路が動作する前の所定期間内に活性化され、
    前記センス線における電位を所定電位に設定する第１の
    初期化回路とを具備したことを特徴する半導体記憶装
    置。
  2. 【請求項２】 前記増幅回路が動作する前の所定期間内
    に活性化され、前記セル内ビット線もしくは前記ビット
    線における電位を所定電位に設定する第２の初期化回路
    をさらに具備したことを特徴とする請求項１に記載の半
    導体記憶装置。
  3. 【請求項３】 前記増幅回路が動作する前の所定期間内
    に活性化され、前記センスビット線における電位を所定
    電位に設定する第３の初期化回路をさらに具備したこと
    を特徴とする請求項１に記載の半導体記憶装置。
  4. 【請求項４】 前記負荷回路は、 ソース、ドレインの一方が前記センス線に接続されたＰ
    チャネルの第１のトランジスタと、 前記第１のトランジスタのソース、ドレインの他方と電
    源ノードとの間に接続され、前記第２の初期化回路が非
    活性化している期間に活性化されるスイッチ回路とを有
    して構成されることを特徴とする請求項１ないし３のい
    ずれか１項に記載の半導体記憶装置。
  5. 【請求項５】 前記バイアス回路は、 所定のバイアス電位を発生するバイアス電位発生回路
    と、 ソース、ドレインの一方が前記センス線に接続され、他
    方が前記センスビット線に接続され、ゲートに前記バイ
    アス電位発生回路で発生されるバイアス電位が供給され
    るＮチャネルの第２のトランジスタとを有して構成され
    ることを特徴とする請求項１ないし３のいずれか１項に
    記載の半導体記憶装置。
  6. 【請求項６】 前記分離回路は、 ソース、ドレインの一方が前記センスビット線に接続さ
    れ、他方が前記ビット線に接続され、ゲートに制御信号
    が供給されるＮチャネルの第３のトランジスタを有して
    構成されることを特徴とする請求項１ないし３のいずれ
    か１項に記載の半導体記憶装置。
  7. 【請求項７】 前記増幅回路は、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する差動増幅回路と、 前記差動増幅回路の出力データをラッチするデータラッ
    チ回路とを有して構成されることを特徴とする請求項１
    ないし３のいずれか１項に記載の半導体記憶装置。
  8. 【請求項８】 前記メモリセルは、浮遊ゲートを有する
    ＦＥＴＭＯＳ構造のトランジスタであることを特徴とす
    る請求項１ないし３のいずれか１項に記載の半導体記憶
    装置。
  9. 【請求項９】 複数本のセル内ビット線と複数本のワー
    ド線及びこれらセル内ビット線とワード線との各交差部
    に配置されたメモリセルを有するメモリセルアレイと、 前記セル内ビット線における信号電位が伝達されるビッ
    ト線と、 アドレスに応じて前記メモリセルが選択されるアドレス
    選択期間に、前記アドレス信号に応じて前記メモリセル
    アレイ内の前記セル内ビット線を前記ビット線に選択的
    に接統するセル内ビット線デコーダ回路と、 前記ビット線における信号電位が伝達されるセンスビッ
    ト線と、 前記センスビット線と前記ビット線との間に接続され、
    前記センスビット線と前記ビット線とを電気的に分離す
    る分離回路と、 前記センスビット線における信号電位が伝達されるセン
    ス線と、 前記センス線と前記センスビット線との間に接続され、
    前記センスビット線の電位を所定電位に設定するバイア
    ス回路と、 前記センス線に接続された負荷回路と、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する増幅回路と、 前記増幅回路が動作する前の所定期間内に活性化され、
    前記センスビット線における電位を所定電位に設定する
    第１の初期化回路とを具備したことを特徴する半導体記
    憶装置。
  10. 【請求項１０】 前記増幅回路が動作する前の所定期間
    内に活性化され、前記セル内ビット線もしくは前記ビッ
    ト線における電位を所定電位に設定する第２の初期化回
    路をさらに具備したことを特徴する請求項９に記載の半
    導体記憶装置。
  11. 【請求項１１】 前記負荷回路は、ソース、ドレインの
    一方が前記センス線に接続されたＰチャネルの第１のト
    ランジスタと、 前記第１のトランジスタのソース、ドレインの他方と電
    源ノードとの間に接続され、前記第２の初期化回路が非
    活性化している期間に活性化されるスイッチ回路とを有
    して構成されることを特徴とする請求項９または１０に
    記載の半導体記憶装置。
  12. 【請求項１２】 前記バイアス回路は、 所定のバイアス電位を発生するバイアス電位発生回路
    と、 ソース、ドレインの一方が前記センス線に接続され、他
    方が前記センスビット線に接続され、ゲートに前記バイ
    アス電位発生回路で発生されるバイアス電位が供給され
    るＮチャネルの第２のトランジスタとを有して構成され
    ることを特徴とする請求項９または１０に記載の半導体
    記憶装置。
  13. 【請求項１３】 前記分離回路は、 ソース、ドレインの一方が前記センスビット線に接続さ
    れ、他方が前記ビット線に接続され、ゲートに制御信号
    が供給されるＮチャネルの第３のトランジスタを有して
    構成されることを特徴とする請求項９または１０に記載
    の半導体記憶装置。
  14. 【請求項１４】 前記増幅回路は、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する差動増幅回路と、 前記差動増幅回路の出力データをラッチするデータラッ
    チ回路とを有して構成されることを特徴とする請求項９
    または１０に記載の半導体記憶装置。
  15. 【請求項１５】 前記メモリセルは、浮遊ゲートを有す
    るＦＥＴＭＯＳ構造のトランジスタであることを特徴と
    する請求項９または１０に記載の半導体記憶装置。
  16. 【請求項１６】 複数本のセル内ビット線と複数本のワ
    ード線及びこれらセル内ビット線とワード線との各交差
    部に配置されたメモリセルを有するメモリセルアレイ
    と、 前記セル内ビット線における信号電位が伝達されるビッ
    ト線と、 アドレスに応じて前記メモリセルが選択されるアドレス
    選択期間に、アドレス信号に応じて前記メモリセルアレ
    イ内の前記セル内ビット線を前記ビット線に選択的に接
    統するセル内ビット線デコーダ回路と、 前記ビット線における信号電位が伝達されるセンス線
    と、 前記センス線と前記ビット線との間に接続され、ビット
    線の電位を所定電位に設定するバイアス回路と、 前記センス線に接続された負荷回路と、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する増幅回路と、 前記増幅回路が動作する前の所定期間内に、前記センス
    線における電位を所定電位に設定する第１の初期化回路
    とを具備したことを特徴する半導体記憶装置。
  17. 【請求項１７】 前記増幅回路が動作する前の所定期間
    内に、前記セル内ビット線における電位を所定電位に設
    定する第２の初期化回路をさらに具備したことを特徴と
    する請求項１６記載の半導体記憶装置。
  18. 【請求項１８】 前記増幅回路が動作する前の所定期間
    内に、前記ビット線における電位を所定電位に設定する
    第３の初期化回路をさらに具備したことを特徴とする請
    求項１６または１７に記載の半導体記憶装置。
  19. 【請求項１９】 前記負荷回路は、 ソース、ドレインの一方が前記センス線に接続されたＰ
    チャネルの第１のトランジスタと、 前記第１のトランジスタのソース、ドレインの他方と電
    源ノードとの間に接続され、前記第２の初期化回路が非
    活性化している期間に活性化されるスイッチ回路とを有
    して構成されることを特徴とする請求項１６または１７
    に記載の半導体記憶装置。
  20. 【請求項２０】 前記バイアス回路は、 所定のバイアス電位を発生するバイアス電位発生回路
    と、 ソース、ドレインの一方が前記センス線に接続され、他
    方が前記センスビット線に接続され、ゲートに前記バイ
    アス電位発生回路で発生されるバイアス電位が供給され
    るＮチャネルの第２のトランジスタとを有して構成され
    ることを特徴とする請求項１６または１７に記載の半導
    体記憶装置。
  21. 【請求項２１】 前記増幅回路は、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する差動増幅回路と、 前記差動増幅回路の出力データをラッチするデータラッ
    チ回路とを有して構成されることを特徴とする請求項１
    ６または１７に記載の半導体記憶装置。
  22. 【請求項２２】 複数本のセル内ビット線と複数本のワ
    ード線及びこれらセル内ビット線とワード線との各交差
    部に配置されたメモリセルを有するメモリセルアレイ
    と、 前記セル内ビット線における信号電位が伝達されるビッ
    ト線と、 アドレスに応じて前記メモリセルが選択されるアドレス
    選択期間に、アドレス信号に応じて前記メモリセルアレ
    イ内の前記セル内ビット線を前記ビット線に選択的に接
    統するセル内ビット線デコーダ回路と、 前記ビット線における信号電位が伝達されるセンス線
    と、 前記センス線と前記ビット線との間に接続されたバイア
    ス回路と、 前記センス線に接続された負荷回路と、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する増幅回路と、 前記増幅回路が動作する前の所定期間内に、前記ビット
    線における電位を所定電位に設定する第１の初期化回路
    とを具備したことを特徴する半導体記憶装置。
  23. 【請求項２３】 前記増幅回路が動作する前の所定期間
    内に、前記セル内ビット線における電位を所定電位に設
    定する第２の初期化回路をさらに具備したことを特徴と
    する請求項２２に記載の半導体記憶装置。
  24. 【請求項２４】 前記負荷回路は、 ソース、ドレインの一方が前記センス線に接続されたＰ
    チャネルの第１のトランジスタと、 前記第１のトランジスタのソース、ドレインの他方と電
    源ノードとの間に接続され、前記第２の初期化回路が非
    活性化している期間に活性化されるスイッチ回路とを有
    して構成されることを特徴とする請求項２２または２３
    に記載の半導体記憶装置。
  25. 【請求項２５】 前記バイアス回路は、 所定のバイアス電位を発生するバイアス電位発生回路
    と、 ソース、ドレインの一方が前記センス線に接続され、他
    方が前記センスビット線に接続され、ゲートに前記バイ
    アス電位発生回路で発生されるバイアス電位が供給され
    るＮチャネルの第２のトランジスタとを有して構成され
    ることを特徴とする請求項２２または２３に記載の半導
    体記憶装置。
  26. 【請求項２６】 前記増幅回路は、 前記センス線におけるセンス線電位と参照電位とが入力
    され、両電位の差を増幅する差動増幅回路と、 前記差動増幅回路の出力データをラッチするデータラッ
    チ回路とを有して構成されることを特徴とする請求項２
    ２または２３に記載の半導体記憶装置。
  27. 【請求項２７】 前記メモリセルは、浮遊ゲートを有す
    るＦＥＴＭＯＳ構造のトランジスタであることを特徴と
    する請求項２２または２３に記載の半導体記憶装置。
  28. 【請求項２８】 複数本のセル内ビット線と複数本のワ
    ード線及びこれらセル内ビット線とワード線との各交差
    部に配置されたメモリセルを有するメモリセルアレイ
    と、 前記セル内ビット線における信号電位が伝達されるビッ
    ト線と、 アドレスに応じて前記メモリセルが選択されるアドレス
    選択期間に、アドレス信号に応じて前記メモリセルアレ
    イ内の前記セル内ビット線を前記ビット線に選択的に接
    統するセル内ビット線デコーダ回路と、 前記ビット線における信号電位が伝達されるセンス線
    と、 電源ノードと前記ビット線との間に接続され、ビット線
    の電位を所定電位に設定するバイアス回路と、 前記ビット線におけるビット線電位と参照電位とが入力
    され、両電位の差を増幅する増幅回路と、 前記増幅回路が動作する前の所定期間内に、前記ビット
    線における電位を所定電位に設定する第１の初期化回路
    とを具備したことを特徴する半導体記憶装置。
  29. 【請求項２９】 前記増幅回路が動作する前の所定期間
    内に、前記セル内ビット線における電位を所定電位に設
    定する第２の初期化回路をさらに具備したことを特徴と
    する請求項２８に記載の半導体記憶装置。
  30. 【請求項３０】 前記バイアス回路は、 所定のバイアス電位を発生するバイアス電位発生回路
    と、 ソース、ドレインの一方が前記ビット線に接続され、ゲ
    ートに前記バイアス電位発生回路で発生されるバイアス
    電位が供給されるＮチャネルのトランジスタと、 前記電源ノードと前記トランジスタのソース、ドレイン
    の他方との間に接続され、前記第２の初期化回路が非活
    性化している期間に活性化されるスイッチ回路とを有し
    て構成されることを特徴とする請求項２８または２９に
    記載の半導体記憶装置。
  31. 【請求項３１】 前記増幅回路は、 前記ビット線におけるビット線電位と参照電位とが入力
    され、両電位の差を増幅する差動増幅回路と、 前記差動増幅回路の出力データをラッチするデータラッ
    チ回路とを有して構成されることを特徴とする請求項２
    ８または２９に記載の半導体記憶装置。
  32. 【請求項３２】 前記メモリセルは、浮遊ゲートを有す
    るＦＥＴＭＯＳ構造のトランジスタであることを特徴と
    する請求項２８または２９に記載の半導体記憶装置。
  33. 【請求項３３】 データを記憶しているメモリセルから
    の読み出し電位が伝達されるビット線と、 第１及び第２の入力ノードを有し、これら第１及び第２
    の入力ノードに前記ビット線における読み出し電位に応
    じた入力電位と参照電位とがれぞれ入力されて、両電位
    の差を増幅する増幅回路と、 電流通路が前記ビット線と前記増幅回路の第１の入力ノ
    ードとの間に挿入され、前記増幅回路の第１の入力ノー
    ドの電位を所定電位に設定するバイアス回路と、 前記増幅回路が動作する前の所定期間内に活性化され、
    前記バイアス回路の電流通路の一端及び他端の少なくと
    もいずれか一方における電位を所定電位に設定する初期
    化回路とを具備したことを特徴する半導体記憶装置。
  34. 【請求項３４】 データセンスノードをデータセンス期
    間に所定電位に設定するバイアス回路を予め動作させて
    おき、 メモリセルから読み出されたデータに基づいて前記デー
    タセンスノードの電位を変化させ、 センス期間に増幅回路によって前記データセンスノード
    の電位を参照電位と比較してデータをセンスするように
    した半導体記憶装置において、 データセンス前の所定期間に初期化回路により前記デー
    タセンスノードを所定電位に設定し、 前記増幅回路によってデータのセンスが開始される前
    に、前記初期化回路による前記データセンスノードの設
    定を解除するようにしたことを特徴とする半導体記憶装
    置の制御方法。
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