KR20220148518A - 트랜지스터들의 성능을 모니터하는 모니터링 회로 - Google Patents

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Abstract

본 실시 예는 본 실시 예에 따른 모니터링 회로는, 전원 전압이 인가되는 단자와 접지 단자 사이에서 전류량을 증폭하여 센싱 전압을 생성하도록 구성된 부스터; 및 상기 센싱 전압에 응답하여 주파수가 증폭된 센싱 신호를 출력하도록 구성된 오실레이터를 포함하고, 상기 부스터는 제1 사이즈를 가지는 트랜지스터 및 상기 제1 사이즈보다 큰 제2 사이즈를 가지는 트랜지스터를 포함하고, 상기 오실레이터는 상기 제1 사이즈보다 큰 제3 사이즈를 가지는 복수의 트랜지스터들을 포함하는 모니터링 회로를 포함한다.

Description

트랜지스터들의 성능을 모니터하는 모니터링 회로{Monitoring circuit monitoring performance of transistors}
본 발명은 트랜지스터들의 성능을 모니터하는 모니터링 회로에 관한 것으로, 보다 구체적으로는 PMOS 또는 NMOS 트랜지스터의 성능을 모니터링할 수 있는 모니터링 회로에 관한 것이다.
전자 시스템(electronic system)은 복수의 트랜지스터들(transistors)로 구성되며, 복수의 트랜지스터들의 연결 구성에 따라 다양한 기능을 수행할 수 있는 전자 시스템이 구현될 수 있다. 예를 들면, 전자 시스템은 복수의 트랜지스터들의 연결 구성에 따라 데이터를 저장하도록 구성되거나, 다양한 논리 연산들을 수행하도록 구성될 수 있으며, 이 외에도 다양한 기능들을 수행하도록 구성될 수 있다.
이처럼 전자 시스템은 복수의 트랜지스터들의 연결 구성에 의해 다양한 기능들을 수행하도록 구성될 수 있으므로, 복수의 트랜지스터들의 성능에 따라 전자 시스템의 성능도 달라질 수 있다.
본 발명의 실시예는 트랜지스터들의 성능에 따라 달라지는 신호의 주파수(frequency)의 변화량을 증가시킴으로써, 트랜지스터들의 성능을 모니터하는 모니터링 회로의 신뢰도를 개선할 수 있는 모니터링 회로를 제공한다.
본 실시 예에 따른 모니터링 회로는, 전원 전압이 인가되는 단자와 접지 단자 사이에서 전류량을 증폭하여 센싱 전압을 생성하도록 구성된 부스터; 및 상기 센싱 전압에 응답하여 주파수가 증폭된 센싱 신호를 출력하도록 구성된 오실레이터를 포함하고, 상기 부스터는 제1 사이즈를 가지는 트랜지스터 및 상기 제1 사이즈보다 큰 제2 사이즈를 가지는 트랜지스터를 포함하고, 상기 오실레이터는 상기 제1 사이즈보다 큰 제3 사이즈를 가지는 복수의 트랜지스터들을 포함한다.
본 실시 예에 따른 모니터링 회로는, 서로 다른 사이즈를 가지는 PMOS 트랜지스터들을 포함하고, 상기 PMOS 트랜지스터들에 의해 생성되는 전류에 따라 주파수가 증폭된 제1 센싱 신호를 출력하도록 구성된 제1 센싱 회로; 및 서로 다른 사이즈를 가지는 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들에 의해 생성되는 전류에 따라 주파수가 증폭된 제2 센싱 신호를 출력하도록 구성된 제2 센싱 회로를 포함한다.
본 기술은 트랜지스터들의 성능에 따라 달라지는 주파수(frequency)를 증폭시킴으로써, 트랜지스터들의 성능을 정교하게 모니터할 수 있다.
도 1은 본 발명에 따른 전자 시스템을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 모니터링 회로를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 제1 센싱 회로를 설명하기 위한 도면이다.
도 4는 제1 센싱 회로에 포함된 트랜지스터들의 사이즈를 비교하기 위한 도면이다.
도 5는 제1 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 제2 센싱 회로를 설명하기 위한 도면이다.
도 7은 제2 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 도면이다.
도 8은 제2 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 단면도이다.
도 9는 트랜지스터의 폭에 대한 이득(gain)을 설명하기 위한 그래프이다.
도 10 및 도 11은 트랜지스터의 폭에 따라 달라지는 전압의 주파수를 설명하기 위한 도면들이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명에 따른 전자 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 전자 시스템(electronic system; 1000)은 전자 장치(electronic device; 1100) 및 모니터링 회로(monitoring circuit; 1200)를 포함할 수 있다.
전자 시스템(1000)은 전기 신호에 응답하여 활성화될 수 있는 장치로써, 전자 장치(1100)의 기능에 따라 다양한 동작들을 수행하도록 구성될 수 있다.
전자 장치(1100)는 회로의 구성에 따라 센서(sensor), 디스플레이 장치(display device) 또는 통신 장치(communication device) 등과 같이 특정한 기능을 수행하는 장치일 수 있다. 또는, 전자 장치(1100)는 센서, 디스플레이 장치 또는 통신 장치를 제어하는 기능을 수행하는 컨트롤러일 수 있다. 또는 전자 장치(1100)는 데이터를 저장하고 출력하는 기능을 수행하는 저장 장치일 수 있다.
전자 장치(1100)는 다양한 종류의 트랜지스터들을 포함할 수 있다. 예를 들면, 전자 장치(1100)에는 복수의 PMOS 트랜지스터들 및 NMOS 트랜지스터들이 포함될 수 있다. 트랜지스터들은 게이트(gate)에 인가된 전압에 따라 채널(channel)을 형성하여 소스(source)와 드레인(drain)을 전기적으로 연결하도록 구성될 수 있다. 따라서, 전자 장치(1100)의 전기적 특성은 트랜지스터들의 전기적 특성에 따라 달라질 수 있다. 전자 장치(1100)의 제조 공정에 따라 트랜지스터들의 전기적 특성이 달라질 수 있으므로, 전자 장치(1100)는 트랜지스터들의 특성에 따라 내부 동작을 위한 전류 및 전압 등을 설정할 수 있다.
모니터링 회로(1200)는 전자 장치(1100)를 구성하는 트랜지스터들의 전기적 특성을 센싱하여 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)을 출력하도록 구성될 수 있다. 본 실시 예에 따른 모니터링 회로(1200)는 전원 전압(VDD)이 낮아지더라도 트랜지스터들의 전기적 특성을 용이하게 센싱하기 위하여, 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수를 증폭시킬 수 있다. 예를 들면, 모니터링 회로(1200)는 전류를 센싱하기 위한 트랜지스터들을 포함할 수 있으며, 트랜지스터들의 사이즈를 변경하여 전류량을 증가시키고, 전류량에 따라 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수를 증폭하도록 구성될 수 있다.
전자 장치(1100)는 모니터링 회로(1200)에서 출력된 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수를 연산하기 위한 연산기(operator; 1110)를 포함할 수 있다. 전자 장치(1100)는 연산기(1110)에서 연산된 값에 따라 내부 동작에 맞는 전류 및 전압 등을 설정할 수 있다.
즉, 전원 전압(VDD)의 레벨이 낮은 경우, 모니터링 회로(1200)에 흐르는 전류도 감소하기 때문에 전류에 의해 생성되는 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수가 감소할 수 있다. 주파수가 감소하면 연산기(1110)가 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수를 정교하게 연산하기가 어려워질 수 있으므로, 본 실시 예에 따른 모니터링 회로(1200)는 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수를 증폭하도록 구성될 수 있다.
도 2는 본 발명에 따른 모니터링 회로를 설명하기 위한 도면이다.
도 2를 참조하면, 모니터링 회로(1200)는 서로 다른 타입의 트랜지스터들의 성능을 센싱하도록 구성된 제1 센싱 회로(first sensing circuit; 210) 및 제2 센싱 회로(second sensing circuit; 220)를 포함할 수 있다.
제1 센싱 회로(210)는 제1 타입으로 구성된 트랜지스터의 성능을 센싱하도록 구성될 수 있다. 예를 들면, 제1 센싱 회로(210)는 PMOS 트랜지스터의 성능을 센싱하도록 구성될 수 있다. PMOS 트랜지스터의 성능은 소스(SC)와 드레인(DR) 사이를 흐르는 전류량(Ip)에 의해 결정될 수 있다. 본 실시 예에서, PMOS 트랜지스터의 성능은 전류량(Ip)이 많을수록 높아지고, 전류량(Ip)이 적을수록 PMOS 트랜지스터의 성능은 낮아질 수 있다. 예를 들면, 제1 센싱 회로(210)는 PMOS 트랜지스터의 성능이 높을수록 높은 주파수를 가지는 제1 센싱 신호(SIG_P)를 출력할 수 있고, PMOS 트랜지스터의 성능이 낮을수록 낮은 주파수를 가지는 제1 센싱 신호(SIG_P)를 출력할 수 있다.
제2 센싱 회로(220)는 제1 타입과 다른 제2 타입으로 구성된 트랜지스터의 성능을 센싱하도록 구성될 수 있다. 예를 들면, 제2 센싱 회로(220)는 NMOS 트랜지스터의 성능을 센싱하도록 구성될 수 있다. NMOS 트랜지스터의 성능은 소스(SC)와 드레인(DR) 사이를 흐르는 전류량(In)에 의해 결정될 수 있다. 본 실시 예에서, NMOS 트랜지스터의 성능은 전류량(In)이 많을수록 높아지고, 전류량(In)이 적을수록 NMOS 트랜지스터의 성능은 낮아질 수 있다. 예를 들면, 제2 센싱 회로(220)는 NMOS 트랜지스터의 성능이 높을수록 높은 주파수를 가지는 제2 센싱 신호(SIG_N)를 출력할 수 있고, NMOS 트랜지스터의 성능이 낮을수록 낮은 주파수를 가지는 제2 센싱 신호(SIG_N)를 출력할 수 있다.
도 3은 본 발명에 따른 제1 센싱 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 센싱 회로(210)는 제1 부스터(first booster; 1BST) 및 제1 오실레이터(first oscillator; 1OSC)를 포함할 수 있다. 제1 부스터(1BST)는 PMOS 트랜지스터들에 의해 생성되는 제1 센싱 전압(Vps)의 주파수를 증가시키고, 제1 오실레이터(1OSC)는 제1 센싱 전압(Vps)에 응답하여 제1 센싱 신호(SIG_P)를 출력하도록 구성될 수 있다. 제1 부스터(1BST) 및 제1 오실레이터(1OSC)의 구성을 구체적으로 설명하면 다음과 같다.
제1 부스터(1BST)는 전원 전압(VDD)이 인가되는 단자와 접지 단자(GND) 사이에서 직렬로 연결된 제1 및 제2 부스팅 트랜지스터들(1B, 2B)을 포함할 수 있다. 제1 및 제2 부스팅 트랜지스터들(1B, 2B)은 PMOS 트랜지스터로 구현될 수 있다. 제1 부스팅 트랜지스터(1B)는 전원 전압(VDD)이 인가되는 단자에 인접하고 제2 부스팅 트랜지스터(2B)는 접지 단자(GND)에 인접할 수 있다. 제1 부스팅 트랜지스터(1B)의 게이트는 제1 노드(N1)에 연결될 수 있으며, 제1 노드(N1)는 제1 및 제2 부스팅 트랜지스터들(1B, 2B) 사이의 노드에도 연결될 수 있다. 따라서, 제1 부스팅 트랜지스터(1B)의 턴온(turn on) 레벨은 제1 및 제2 부스팅 트랜지스터들(1B, 2B) 사이의 전류량(Ip)에 따라 결정되는 전압에 응답하여 조절될 수 있다. 제2 부스팅 트랜지스터(2B)의 게이트는 제2 노드(N2)에 연결될 수 있으며, 제2 노드(N2)는 접지 단자(GND)도 연결될 수 있다.
제1 및 제2 부스팅 트랜지스터들(1B, 2B) 사이의 전류량(Ip)을 증폭시키기 위하여, 제2 부스팅 트랜지스터(2B)의 사이즈는 제1 부스팅 트랜지스터(1B)의 사이즈보다 크게 구현될 수 있다. 예를 들면, 제2 부스팅 트랜지스터(2B)의 사이즈는 제1 부스팅 트랜지스터(1B)의 사이즈보다 M배(M은 1보다 큰 양의 유리수) 크게 구현될 수 있다. 제1 및 제2 부스팅 트랜지스터들(1B, 2B)의 사이즈 차이가 증가할수록 제1 노드(N1)의 전류량(Ip)이 증가하고, 전류량(Ip)이 증가하면 제1 노드(N1)의 전압인 제1 센싱 전압(Vps)의 주파수가 높아질 수 있다.
Figure pat00001
‘수학식 1’을 참조하면, 전류량(Ip)은 제2 부스팅 트랜지스터(2B)의 사이즈에 대응되는 M과 트랜지스터의 이득(gain; GM) 및 전원 전압(VDD)에 의해 결정될 수 있다. 트랜지스터의 이득(GM)이 증가한다는 것은 트랜지스터의 성능이 증가한다는 것을 의미하므로, 트랜지스터의 성능을 높이기 위하여 M의 값은 크게 설정하는 것이 바람직하다. 예를 들면, M이 10이면 이득(GM)의 약 90%가 트랜지스터의 성능에 반영될 수 있고, M이 100이면 이득(GM)의 약 99%가 트랜지스터의 성능에 반영될 수 있다. 즉, 이득(GM)은 트랜지스터의 사이즈에 비례하고, 전류량(Ip)은 이득(GM)에 비례한다.
제1 오실레이터(1OSC)는 링(ring) 오실레이터로 구현될 수 있다. 예를 들면, 제1 오실레이터(1OSC)는 서로 직렬로 연결된 제1 내지 제j 스테이지들(1ST-jST)을 포함할 수 있다. 여기서, j는 3 이상의 홀수일 수 있다. 제1 내지 제j 스테이지들(1ST-jST)은 제1 센싱 전압(Vps)에 공통으로 응답하여 동작하며, 제j 스테이지(jST)에서 출력된 클럭(clock) 형태를 가지는 제1 센싱 신호(SIG_P)가 제1 스테이지(1ST)로 피드백(feedback)되는 방식으로 동작할 수 있다. 제1 내지 제j 스테이지들(1ST-jST)은 서로 동일한 구조로 구성되므로, 제1 스테이지(1ST)의 구조를 예를 들어 설명하면 다음과 같다.
제1 스테이지(1ST)는 전원 전압(VDD)이 인가되는 단자와 접지 단자(GND) 사이에서 서로 직렬로 연결된 제1 PMOS 트랜지스터(1P) 및 제1 인버터(I1)를 포함할 수 있다. 제1 PMOS 트랜지스터(1P)는 제1 센싱 전압(Vps)에 응답하여 턴온 또는 턴오프될 수 있다. 제1 PMOS 트랜지스터(1P)가 턴온 되면, 전원 전압(VDD)이 제1 서브 전압(1Vsd)으로써 출력되고, 제1 서브 전압(1Vsd)은 제1 인버터(I1)의 동작 전원으로써 공급될 수 있다. 제1 인버터(I1)의 입력단에는 제j 스테이지(jST)에서 출력된 제1 센싱 신호(SIG_P)가 입력되고, 제1 인버터(I1)에서 출력된 신호는 제2 스테이지(2ST)에 포함된 제2 인버터(I2)의 입력단에 입력될 수 있다. 제1 PMOS 트랜지스터(1P)의 사이즈는 제1 부스팅 트랜지스터(1B)의 사이즈보다 m배(m은 1보다 큰 양의 유리수) 크게 구현될 수 있으며, 제2 부스팅 트랜지스터(2B)의 사이즈와는 무관하다. 제1 PMOS 트랜지스터(1P)의 사이즈가 제1 부스팅 트랜지스터(1B)의 사이즈보다 크면, 제1 PMOS 트랜지스터(1P) 및 제1 인버터(I1)를 흐르는 전류량이 증가하고, 전류량이 증가하면 제1 서브 전압(1Vsd)의 주파수가 높아질 수 있다.
즉, 제1 오실레이터(1OSC)에서, 제1 내지 제j 스테이지들(1ST-jST)의 개수는 제1 센싱 신호(SIG_P)의 지연 시간을 조절할 수 있고, 제1 내지 제j PMOS 트랜지스터들(1P-jP)의 사이즈는 제1 서브 전압(1Vsd)의 주파수를 높일 수 있으며, 이러한 제1 오실레이터(1OSC)의 구성으로 인해 제1 센싱 신호(SIG_P)의 주파수가 높아질 수 있다.
도 4는 제1 센싱 회로에 포함된 트랜지스터들의 사이즈를 비교하기 위한 도면이다.
도 3 및 도 4를 참조하면, 제1 센싱 회로(210)에 포함된 트랜지스터들의 사이즈는 트랜지스터들 각각의 폭(width; WT)을 의미한다. 여기서, 트랜지스터들의 폭(WT)은 채널(CH)의 길이(length)를 의미한다. 예를 들면, 제1 부스팅 트랜지스터(1B)의 폭을 1이라고 가정하면, 제2 부스팅 트랜지스터(2B)의 폭은 1보다 큰 M이 될 수 있고, 제1 내지 제j PMOS 트랜지스터들(1P-jP) 각각의 폭은 1보다 큰 m이 될 수 있다.
도 5는 제1 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 단면도이다.
도 5를 참조하면, 제1 및 제2 부스팅 트랜지스터들(1B, 2B)은 기판(SUB) 내에 형성된 접합 영역들(JT)과 기판(SUB) 상에 적층된 절연막(IS) 및 게이트(1GT, 2GT)로 구성될 수 있다. 제1 부스팅 트랜지스터(1B)의 사이즈는 접합 영역들(JT) 사이에 형성되는 채널(CH)의 길이로 정의될 수 있다. 예를 들면, 제1 부스팅 트랜지스터(1B)가 제1 폭(1WT)을 가질 수 있으며, 제1 폭(1WT)은 제1 부스팅 트랜지스터(1B)의 채널 길이와 같다. 제1 부스팅 트랜지스터(1B)보다 사이즈가 큰 제2 부스팅 트랜지스터(2B)의 사이즈는 접합 영역들(JT) 사이에 형성되는 채널(CH)의 길이로 정의될 수 있다. 예를 들면, 제2 부스팅 트랜지스터(2B)는 제1 폭(1WT)보다 넓은 제M 폭(MWT)을 가질 수 있으며, 제M 폭(MWT)은 제2 부스팅 트랜지스터(2B)의 채널 길이와 같다. 예를 들면, 제M 폭(MWT)은 제1 폭(1WT)보다 M배 넓다.
도 5에는 도시되지 아니하였으나, 도 3에 도시된 제1 내지 제j PMOS 트랜지스터들(1P-jP) 각각은 제m 폭을 가질 수 있으며, 제m 폭은 제1 폭(1WT)보다 m배 넓다.
도 6은 본 발명에 따른 제2 센싱 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 제2 센싱 회로(220)는 제2 부스터(second booster; 2BST) 및 제2 오실레이터(second oscillator; 2OSC)를 포함할 수 있다. 제2 부스터(2BST)는 NMOS 트랜지스터들에 의해 생성되는 제2 센싱 전압(Vns)의 주파수를 증가시키고, 제2 오실레이터(2OSC)는 제2 센싱 전압(Vns)에 응답하여 제2 센싱 신호(SIG_N)를 출력하도록 구성될 수 있다. 제2 부스터(2BST) 및 제2 오실레이터(2OSC)의 구성을 구체적으로 설명하면 다음과 같다.
제2 부스터(2BST)는 전원 전압(VDD)이 인가되는 단자와 접지 단자(GND) 사이에서 직렬로 연결된 제3 및 제4 부스팅 트랜지스터들(3B, 4B)을 포함할 수 있다. 제3 및 제4 부스팅 트랜지스터들(3B, 4B)은 NMOS 트랜지스터로 구현될 수 있다. 제4 부스팅 트랜지스터(4B)는 전원 전압(VDD)이 인가되는 단자에 인접하고 제3 부스팅 트랜지스터(3B)는 접지 단자(GND)에 인접할 수 있다. 제4 부스팅 트랜지스터(4B)의 게이트는 제3 노드(N3)에 연결될 수 있으며, 제3 노드(N3)는 전원 전압(VDD)이 인가되는 단자에 연결될 수 있다. 따라서, 제4 부스팅 트랜지스터(4B)는 전원 전압(VDD)이 제3 노드(N3)에 공급되는 동안 계속 턴온될 수 있다. 제3 부스팅 트랜지스터(3B)의 게이트는 제3 및 제4 부스팅 트랜지스터들(3B, 4B) 사이의 제4 노드(N4)에 연결될 수 있다. 따라서, 제3 부스팅 트랜지스터(3B)의 턴온(turn on) 레벨은 제3 및 제4 부스팅 트랜지스터들(3B, 4B) 사이의 전류량(In)에 따라 결정되는 전압에 응답하여 조절될 수 있다.
제3 및 제4 부스팅 트랜지스터들(3B, 4B) 사이의 전류량(In)을 증폭시키기 위하여, 제4 부스팅 트랜지스터(4B)의 사이즈는 제3 부스팅 트랜지스터(3B)의 사이즈보다 크게 구현될 수 있다. 예를 들면, 제4 부스팅 트랜지스터(4B)의 사이즈는 제3 부스팅 트랜지스터(3B)의 사이즈보다 N배(N은 1보다 큰 양의 유리수) 크게 구현될 수 있다. 제3 및 제4 부스팅 트랜지스터들(3B, 4B)의 사이즈 차이가 증가할수록 제4 노드(N4)의 전류량(In)이 증가하고, 전류량(In)이 증가하면 제4 노드(N4)의 전압인 제2 센싱 전압(Vns)의 주파수가 높아질 수 있다.
전류량(In)은 제4 부스팅 트랜지스터(4B)의 사이즈에 대응되는 N과 트랜지스터의 이득(gain) 및 전원 전압(VDD)에 의해 결정될 수 있으며, 전류량(In), 이득(gain) 및 트랜지스터의 사이즈의 관계는 위에서 설명된 ‘수학식 1’과 유사하다. 따라서, 트랜지스터의 이득이 증가한다는 것은 트랜지스터의 성능이 증가한다는 것을 의미하므로, 트랜지스터의 성능을 높이기 위하여 N의 값은 크게 설정하는 것이 바람직하다. N의 값을 크게 설정한다는 것은 제4 부스팅 트랜지스터(4B)의 제조 단계에서 제3 부스팅 트랜지스터(3B)보다 N배 크게 형성한다는 것을 의미한다.
제2 오실레이터(2OSC)는 링(ring) 오실레이터로 구현될 수 있다. 예를 들면, 제2 오실레이터(2OSC)는 서로 직렬로 연결된 제1 내지 제j 스테이지들(1ST-jST)을 포함할 수 있다. 제2 오실레이터(2OSC)의 제1 내지 제j 스테이지들(1ST-jST)은 제1 오실레이터(도 3의 1OSC)의 제1 내지 제j 스테이지들(1ST-jST)과 물리적으로 서로 다르게 구성될 수 있다. 제2 오실레이터(2OSC)의 제1 내지 제j 스테이지들(1ST-jST)에서 j는 3 이상의 홀수일 수 있다. 제1 내지 제j 스테이지들(1ST-jST)은 제2 센싱 전압(Vns)에 공통으로 응답하여 동작하며, 제j 스테이지(jST)에서 출력된 클럭(clock) 형태를 가지는 제2 센싱 신호(SIG_N)가 제1 스테이지(1ST)로 피드백(feedback)되는 방식으로 동작할 수 있다. 제1 내지 제j 스테이지들(1ST-jST)은 서로 동일한 구조로 구성되므로, 제1 스테이지(1ST)의 구조를 예를 들어 설명하면 다음과 같다.
제1 스테이지(1ST)는 전원 전압(VDD)이 인가되는 단자와 접지 단자(GND) 사이에서 서로 직렬로 연결된 제1 인버터(I1) 및 제1 NMOS 트랜지스터(1N)를 포함할 수 있다. 제1 인버터(I1)는 전원 전압(VDD)이 인가되는 단자와 제1 NMOS 트랜지스터(1N) 사이에서 전류 패스(current path)를 형성할 수 있다. 제1 인버터(I1)의 입력단에는 제j 스테이지(jST)에서 출력된 제2 센싱 신호(SIG_N)가 입력되고, 제1 인버터(I1)에서 출력된 신호는 제2 스테이지(2ST)에 포함된 제2 인버터(I2)의 입력단에 입력될 수 있다. 제1 NMOS 트랜지스터(1N)는 제1 인버터(I1)의 전류에 의해 생성되는 제2 서브 전압(2Vsd)을 공급받고, 제2 센싱 전압(Vns)에 응답하여 턴온 또는 턴오프되도록 구성될 수 있다. 제1 NMOS 트랜지스터(1N)가 턴온 되면, 제2 서브 전압(2Vsd)이 인가되는 단자와 접지 단자(GND)가 연결되어 제2 서브 전압(2Vsd)이 낮아질 수 있다.
제1 NMOS 트랜지스터(1N)의 사이즈는 제3 부스팅 트랜지스터(3B)의 사이즈보다 n배(n은 1보다 큰 양의 유리수) 크게 구현될 수 있으며, 제4 부스팅 트랜지스터(4B)의 사이즈와는 무관하다. 제1 NMOS 트랜지스터(1N)의 사이즈가 제3 부스팅 트랜지스터(3B)의 사이즈보다 크면, 제1 인버터(I1) 및 제1 NMOS 트랜지스터(1N) 사이를 흐르는 전류량이 증가하고, 전류량이 증가하면 제2 서브 전압(2Vsd)의 주파수가 높아질 수 있다.
즉, 제2 오실레이터(2OSC)에서, 제1 내지 제j 스테이지들(1ST-jST)의 개수는 제2 센싱 신호(SIG_N)의 지연 시간을 조절할 수 있고, 제1 내지 제j NMOS 트랜지스터들(1N-jN)의 사이즈는 제2 서브 전압(2Vsd)의 주파수를 높일 수 있으며, 이러한 제2 오실레이터(2OSC)의 구성으로 인해 제2 센싱 신호(SIG_N)의 주파수가 높아질 수 있다.
도 7은 제2 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 제2 센싱 회로(220)에 포함된 트랜지스터들의 사이즈는 트랜지스터들 각각의 폭(width; WT)을 의미한다. 여기서, 트랜지스터들의 폭(WT)은 채널(CH)의 길이(length)를 의미한다. 예를 들면, 제3 부스팅 트랜지스터(3B)의 폭을 1이라고 가정하면, 제4 부스팅 트랜지스터(4B)의 폭은 1보다 큰 N이 될 수 있고, 제1 내지 제j NMOS 트랜지스터들(1N-jN) 각각의 폭은 1보다 큰 n이 될 수 있다.
도 8은 제2 센싱 회로에 포함된 트랜지스터들의 사이즈를 설명하기 위한 단면도이다.
도 8을 참조하면, 제3 및 제4 부스팅 트랜지스터들(3B, 4B)은 기판(SUB) 내에 형성된 접합 영역들(JT)과 기판(SUB) 상에 적층된 절연막(IS) 및 게이트(3GT, 4GT)로 구성될 수 있다. 제3 부스팅 트랜지스터(3B)의 사이즈는 접합 영역들(JT) 사이에 형성되는 채널(CH)의 길이로 정의될 수 있다. 예를 들면, 제3 부스팅 트랜지스터(3B)가 제1 폭(1WT)을 가질 수 있으며, 제1 폭(1WT)은 제3 부스팅 트랜지스터(3B)의 채널 길이와 같다. 제3 부스팅 트랜지스터(3B)보다 사이즈가 큰 제4 부스팅 트랜지스터(4B)의 사이즈는 접합 영역들(JT) 사이에 형성되는 채널(CH)의 길이로 정의될 수 있다. 예를 들면, 제4 부스팅 트랜지스터(4B)는 제1 폭(1WT)보다 넓은 제N 폭(NWT)을 가질 수 있으며, 제N 폭(NWT)은 제4 부스팅 트랜지스터(4B)의 채널 길이와 같다. 예를 들면, 제N 폭(NWT)은 제1 폭(1WT)보다 N배 넓다.
도 8에는 도시되지 아니하였으나, 도 6에 도시된 제1 내지 제j NMOS 트랜지스터들(1N-jN) 각각은 제n 폭을 가질 수 있으며, 제n 폭은 제1 폭(1WT)보다 n배 넓다.
도 9는 트랜지스터의 폭에 대한 이득(gain)을 설명하기 위한 그래프이다.
도 9를 참조하면, PMOS 또는 NMOS 트랜지스터의 폭(WT)이 넓어질수록 트랜지스터에서 캐리어(carrier)의 이동성(mobility)이 증가하고, 캐리어의 이동성이 증가하면 트랜지스터의 성능인 이득(GM)이 증가할 수 있다. 따라서, 트랜지스터의 이득(GM)은 트랜지스터의 폭(WT)에 비례할 수 있다. 예를 들면, PMOS 트랜지스터에서 캐리어는 정공(hole)이고, NMOS 트랜지스터에서 캐리어는 전자(electron)이므로, 본 실시 예에서는 PMOS 또는 NMOS 트랜지스터들의 전기적 특성을 고려하여 폭을 조절할 수 있다. 여기서, 트랜지스터들의 폭을 조절한다는 것은 모니터링 회로(도 1의 1200)의 제조 단계에서 설정된 폭에 따라 트랜지스터들을 제조하는 것을 의미한다.
도 10 및 도 11은 트랜지스터의 폭에 따라 달라지는 전압의 주파수를 설명하기 위한 도면들이다.
도 10을 참조하면, 제2 부스팅 트랜지스터(도 3의 2B) 또는 제4 부스팅 트랜지스터(도 6의 4B)의 폭을 제1 폭(1WT)을 기준으로 증가 또는 감소시키는 경우, 제1 오실레이터(도 3의 1OSC) 또는 제2 오실레이터(도 6의 2OSC)에서 출력되는 제1 또는 제2 센싱 신호(SIG_P 또는 SIG_N)의 주파수(MHz)는 트랜지스터의 폭에 따라 증가 또는 감소할 수 있다. 예를 들며, 제1 폭(1WT)을 가지는 트랜지스터에 의해 출력되는 신호의 주파수가 2라고 가정한다. 이 경우, 트랜지스터의 폭이 제1 폭(1WT)보다 감소하면 주파수(MHz)는 1로 감소할 수 있고, 트랜지스터의 폭이 제1 폭(1WT)보다 증가하면 주파수(MHz)는 4로 증가할 수 있다. 또 다른 예로, 상술한 실시 예와 같이 일부 트랜지스터들의 사이즈를 증가시키면, 기존에 20MHz의 주파수를 가지는 신호가 본 실시 예에서는 40MHz의 주파수를 가지는 신호로 출력될 수 있고, 기존에 40MHz의 주파수를 가지는 신호가 본 실시 예에서는 80MHz의 주파수를 가지는 신호로 출력될 수 있다. 제1 또는 제2 센싱 신호(SIG_P 또는 SIG_N)의 주파수(MHz)가 높아지면, 연산기(도 1의 1110)에서 연산되는 제1 및 제2 센싱 신호들(SIG_P 및 SIG_N)의 주파수에 대한 신뢰도가 개선될 수 있다.
도 11을 참조하면, 트랜지스터의 폭(WT)이 1인 경우와 1보다 큰 M인 경우의 전기적 특성을 비교하면 다음과 같다.
트랜지스터의 폭(WT)이 1인 경우, 동작 속도가 느린 트랜지스터에서 생성되는 신호의 주파수(MHz)가 A1이고, 동작 속도가 정상인 트랜지스터에서 생성되는 신호의 주파수(MHz)가 A2이고, 동작 속도가 빠른 트랜지스터에서 생성되는 신호의 주파수(MHz)가 A3이라고 가정한다. 주파수(MHz)는 동작 속도에 비례하므로, A2는 A1보다 크고, A3는 A2보다 크다.
트랜지스터의 폭(WT)이 1보다 큰 M인 경우, 동작 속도가 느린 트랜지스터에서 생성되는 신호의 주파수(MHz)가 B1이고, 동작 속도가 정상인 트랜지스터에서 생성되는 신호의 주파수(MHz)가 B2이고, 동작 속도가 빠른 트랜지스터에서 생성되는 신호의 주파수(MHz)가 B3이라고 가정한다. 주파수(MHz)는 동작 속도에 비례하므로, B2는 B1보다 크고, B3는 B2보다 크다.
트랜지스터의 폭(WT)이 넓어지면, 트랜지스터의 이득이 증가하면서 주파수는 높아질 수 있다. 따라서, B1은 A1보다 크고, B2는 A2보다 크며, B3은 A3보다 크다.
즉, 트랜지스터의 폭(WT)이 1보다 큰 M인 경우에 생성되는 제1 또는 제2 센싱 신호(도 1의 SIG_P 또는 SIG_N)의 주파수는 트랜지스터의 폭(WT)이 1인 경우보다 높기 때문에, 연산기(도 1의 1110)에서 신호들의 주파수를 연산하기가 용이해 지므로, 연산의 신뢰도가 높아질 수 있다.
1000: 전자 시스템 1100: 전자 장치
1200: 모니터링 회로 1110: 연산기
210: 제1 센싱 회로 220: 제2 센싱 회로
1BST: 제1 부스터 2BST: 제2 부스터
1OSC: 제1 오실레이터 2OSC: 제2 오실레이터

Claims (20)

  1. 전원 전압이 인가되는 단자와 접지 단자 사이에서 전류량을 증폭하여 센싱 전압을 생성하도록 구성된 부스터; 및
    상기 센싱 전압에 응답하여 주파수가 증폭된 센싱 신호를 출력하도록 구성된 오실레이터를 포함하고,
    상기 부스터는 제1 사이즈를 가지는 트랜지스터 및 상기 제1 사이즈보다 큰 제2 사이즈를 가지는 트랜지스터를 포함하고,
    상기 오실레이터는 상기 제1 사이즈보다 큰 제3 사이즈를 가지는 복수의 트랜지스터들을 포함하는 모니터링 회로.
  2. 제1항에 있어서, 상기 부스터는,
    상기 전원 전압이 인가되는 단자와 상기 접지 단자 사이에서 직렬로 연결된 제1 부스팅 트랜지스터 및 제2 부스팅 트랜지스터를 포함하는 모니터링 회로.
  3. 제2항에 있어서,
    상기 제1 부스팅 트랜지스터는 상기 전원 전압이 인가되는 단자에 인접하고, 상기 제1 사이즈를 가지고, 상기 제2 부스팅 트랜지스터는 상기 접지 단자에 인접하고, 상기 제2 사이즈를 가지는 모니터링 회로.
  4. 제2항에 있어서,
    상기 제1 부스팅 트랜지스터는 상기 접지 단자에 인접하고, 상기 제1 사이즈를 가지고, 상기 제 2 부스팅 트랜지스터는 상기 전원 전압이 인가되는 단자에 인접하고, 상기 제2 사이즈를 가지는 모니터링 회로.
  5. 제2항에 있어서,
    상기 제1 부스팅 트랜지스터의 게이트에 생성되는 전압이 상기 센싱 전압인 모니터링 회로.
  6. 제2항에 있어서,
    상기 제1 부스팅 트랜지스터의 게이트는 상기 오실레이터와, 상기 제1 및 제2 부스팅 트랜지스터들 사이의 노드에 연결되는 모니터링 회로.
  7. 제2항에 있어서,
    상기 제2 부스팅 트랜지스터의 게이트는 상기 접지 단자 또는 상기 전원 전압이 인가되는 단자에 연결되는 모니터링 회로.
  8. 제1항에 있어서, 상기 오실레이터는,
    상기 센싱 전압에 응답하여 상기 주파수가 증폭된 상기 센싱 신호를 출력하도록 구성된 복수의 스테이지들을 포함하는 모니터링 회로.
  9. 제8항에 있어서, 상기 복수의 스테이지들 각각은,
    상기 전원 전압이 인가되는 단자와 상기 접지 단자 사이에서 직렬로 연결된 제3 트랜지스터 및 인버터를 포함하는 모니터링 회로.
  10. 제9항에 있어서,
    상기 제3 트랜지스터는 상기 제3 사이즈를 가지도록 구현되고, 상기 센싱 전압에 응답하여 서브 전압을 출력하도록 구성되는 모니터링 회로.
  11. 제10항에 있어서, 상기 인버터는,
    상기 서브 전압을 전압원으로써 공급받고,
    이전 스테이지에 포함된 인버터에서 출력된 신호를 입력 신호로써 수신하도록 구성되는 모니터링 회로.
  12. 제11항에 있어서,
    상기 복수의 스테이지들 중에서 마지막 스테이지에 포함된 인버터는 상기 센싱 신호를 출력하고,
    상기 센싱 신호는 상기 복수의 스테이지들 중에서 첫 번째 스테이지에 포함된 인버터에 피드백(feedback)되는 모니터링 회로.
  13. 제1항에 있어서,
    상기 트랜지스터들의 사이즈는 상기 트랜지스터들 각각의 채널의 길이로 결정되는 모니터링 회로.
  14. 서로 다른 사이즈를 가지는 PMOS 트랜지스터들을 포함하고, 상기 PMOS 트랜지스터들에 의해 생성되는 전류에 따라 주파수가 증폭된 제1 센싱 신호를 출력하도록 구성된 제1 센싱 회로; 및
    서로 다른 사이즈를 가지는 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들에 의해 생성되는 전류에 따라 주파수가 증폭된 제2 센싱 신호를 출력하도록 구성된 제2 센싱 회로를 포함하는 모니터링 회로.
  15. 제14항에 있어서, 상기 제1 센싱 회로는,
    제1 사이즈를 가지는 제1 부스팅 트랜지스터와 상기 제1 사이즈보다 큰 제2 사이즈를 가지는 제2 부스팅 트랜지스터를 포함하고, 상기 제1 및 제2 부스팅 트랜지스터들 사이의 전류량에 따라 생성되는 제1 센싱 전압을 출력하도록 구성된 제1 부스터; 및
    상기 제1 센싱 전압에 응답하여 주파수가 증폭된 상기 제1 센싱 신호를 출력하도록 구성된 제1 오실레이터를 포함하는 모니터링 회로.
  16. 제15항에 있어서,
    상기 제1 오실레이터는 링 오실레이터 구조로 구현되는 모니터링 회로.
  17. 제16항에 있어서, 상기 제1 오실레이터는,
    상기 제1 사이즈보다 큰 제3 사이즈를 가지는 복수의 PMOS 트랜지스터들; 및
    상기 복수의 PMOS 트랜지스터들에서 출력되는 서브 전압을 전압원으로 수신하고, 입력 신호에 응답하여 상기 제1 센싱 신호를 출력하도록 구성된 복수의 인버터들을 포함하는 모니터링 회로.
  18. 제14항에 있어서, 상기 제2 센싱 회로는,
    제4 사이즈를 가지는 제3 부스팅 트랜지스터와 상기 제4 사이즈보다 큰 제5 사이즈를 가지는 제4 부스팅 트랜지스터를 포함하고, 상기 제3 및 제4 부스팅 트랜지스터들 사이의 전류량에 따라 생성되는 제2 센싱 전압을 출력하도록 구성된 제2 부스터; 및
    상기 제2 센싱 전압에 응답하여 주파수가 증폭된 상기 제2 센싱 신호를 출력하도록 구성된 제2 오실레이터를 포함하는 모니터링 회로.
  19. 제18항에 있어서,
    상기 제2 오실레이터는 링 오실레이터 구조로 구현되는 모니터링 회로.
  20. 제19항에 있어서, 상기 제2 오실레이터는,
    전원 전압을 전원원으로써 공급받고, 입력 신호에 응답하여 상기 제2 센싱 신호를 출력하도록 구성된 복수의 인버터들; 및
    상기 인버터들과 접지 단자 사이에서 전류 패스를 형성하고, 상기 제4 사이즈보다 큰 제6 사이즈를 가지는 복수의 NMOS 트랜지스터들을 포함하는 모니터링 회로.
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