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Die
vorliegende Erfindung bezieht sich allgemein auf eine Schreibschaltung
für eine
Halbleiter-Speichervorrichtung
und insbesondere auf die Stabilisierung des Schreibpotentials, das
einem Speicherzellen-Transistor einer Halbleiter-Speichervorrichtung
bereitgestellt wird.
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Ein
elektrisch löschbares
und programmierbares ROM (EEPROM) ist mit einem Speicherzellen-Transistor mit einem
Doppel-Gate-Aufbau ausgestattet, der aus einem schwebenden Gate
und einem Steuer-Gate besteht. Beim Datenschreiben des Speicherzellen-Transistors
werden einige energiereiche Elektronen, die sich von einem Drain-Bereich
zu einem Source-Bereich bewegen, in das schwebende Gate injiziert.
Beim Datenlesen werden die Unterschiede zwischen den Betriebsmerkmalen
einer Speicherzelle, wenn eine elektrische Ladung in das schwebende
Gate injiziert ist, und den Betriebsmerkmalen der Speicherzelle,
wenn die elektrische Ladung nicht in das schwebende Gate injiziert
ist, detektiert. Mit anderen Worten, es werden Veränderungen
des Schwellwertes der Speicherzelle detektiert.
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1 ist ein schematisches
Blockschaltbild einer herkömmlichen
Halbleiter-Speichervorrichtung. In
diesem Schaltbild weist die Speichervorrichtung vier Zeilen und
eine Spalte auf. Es ist jedoch im Stand der Technik bekannt, daß Speicherzellen-Transistoren über mehrere
Zeilen und Spalten angeordnet sein können.
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Ein
Speicherzellen-Transistor 1 weist ein elektrisch unabhängig schwebendes
Gate und ein Steuer-Gate mit einem Abschnitt auf, der das schwebende
Gate überdeckt.
Der Speicherzellen-Transistor 1 schaltet
sich in Abhängigkeit
von einem an das Steuer-Gate angelegten Potential ein und aus und verändert seinen
eigenen Schwellwert abhängig
von der im schwebenden Gate angesammelten elektrischen Ladungsmenge.
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Das
Steuer-Gate des Speicherzellen-Transistors 1 jeder Zeile
ist an eine Wortleitung 2 angeschlossen, die auf jeder
Zeile jeweils vorgesehen ist. Der Drain des Speicherzellen-Transistors 1 in
einer Spalte ist über
eine gemeinsame Bit-Leitung 3 an einen Leseverstärker (nicht
dargestellt) angeschlossen. Die Source jedes Speicherzellen-Transistors 1 ist
an eine Source-Leitung 4 angeschlossen, die zwischen den
jeweiligen Speicherzellen-Transistoren 1 angeordnet ist.
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Ein
Zeilendecoder 5 empfängt
Zeilenadreßinformationen
und erzeugt Zeilenauswahlsignale LS1 bis LS4, die wahlweise eine
der vier Wortleitungen 2 gemäß einem Auswahl-Taktsignal ΦL aktivieren.
Die Auswahlsignale LS1 bis LS4 werden den Speicherzellen-Transistoren 1 über die Wortleitungen 2 zugeführt, und
das Steuer-Gate des ausgewählten
Speicherzellen-Transistors 1 wird eingeschaltet. Wenn die
Speicherzellen-Transistoren 1 über mehrere Spalten hinweg
angeordnet sind, wird ein Spalten-Decoder verwendet, der eine Spalte
abhängig von
der Spaltenadreßinformation
auswählt.
Somit ist der eine Speicherzellen-Transistor 1, der entsprechend
der Zeilenadreßinformation
(und der Spaltenadreßinformation)
ausgewählt
wird, an den Leseverstärker
angeschlossen.
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Eine
Lesesteuereinheit 6 ist an die Bit-Leitung 3 angeschlossen
und legt an die Bit-Leitung 3 entsprechend einem Lese-Taktsignal ΦR ein Lesepotential
Vd1 an. Eine Schreibsteuereinheit 7 ist mit der Source-Leitung 4 verbunden
und legt an die Source-Leitung 4 entsprechend einem Schreib-Taktsignal ΦW ein Schreibpotential
Vd2 an. Die Lesesteuereinheit 6 und die Schreibsteuereinheit 7 stellen
ein Massepotential Vs bereit, außer in den Perioden, in denen
das Lesepotential Vd1 und das Schreibpotential Vd2 bereitgestellt
werden.
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Beim
Datenschreiben wird das Massepotential Vs (z. B. 0 V) über die
Bit-Leitung 3 dem Drain des Speicherzellen-Transistors 1 und
das Schreibpotential Vd2 (z. B. 14 V) über die Source-Leitung 4 dem Source
des Speicherzellen-Transistors 1 bereitgestellt. Somit
fließt
im ausgewählten
Speicherzellen-Transistor 1 ein Schreibstrom vom Source-Bereich
zum Drain-Bereich,
und eine elektrische Ladung wird in das schwebende Gate injiziert.
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Beim
Datenlesen wird das Lesepotential Vd1 (z. B. 5 V) über die
Bit-Leitung 3 dem Drain des Speicherzellen-Transistors 1 und
das Massepotential Vs (z. B. 0 V) über die Source-Leitung 4 dem
Source des Speicherzellen-Transistors 1 bereitgestellt.
Somit fließt
im ausgewählten
Speicherzellen-Transistor 1 ein Lesestrom vom Drain-Bereich
zum Source-Bereich. Zu diesem Zeitpunkt weist der Speicherzellen-Transistor 1 einen
Schwellwert auf, welcher der im schwebenden Gate akkumulierten elektrischen Ladungsmenge
(d. h. Schreibinformation) entspricht. Folglich wird mit dem Leseverstärker das
Potential der Bit-Leitung 3 gelesen, das dem Schwellwert
entspricht.
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Beim
Datenschreiben nimmt die Schwellwertveränderung des Speicherzellen-Transistors 1 mit
steigender Menge an elektrischer Ladung, die in das schwebende Gate
des Speicherzellen-Transistors 1 injiziert
wird, zu. Dies führt
dazu, daß beim
Datenlesen die Schreibdaten einfacher bestimmt werden können. Eine
Erhöhung
der Menge an elektrischer Ladung verlängert jedoch die Schreibzeit.
Daher ist es nicht erwünscht,
mehr elektrische Ladung in das schwebende Gate zu injizieren als
notwendig. Im allgemeinen wird die Mindestmenge an elektrischer
Ladung in das schwebende Gate injiziert, so daß eine ausreichende Veränderung
des Schwellwertes zur Bestimmung der Schreibdaten erhalten werden
kann.
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Da
das Schreibpotential Vd2 höher
als das normale Spannungsversorgungspotential ist, wird der Schreibsteuereinheit 7 das
mit einem Booster bzw. Spannungsverstärker (nicht dargestellt) erzeugte
hohe Potential Vhv bereitgestellt und wird der Source-Leitung 4 durch
die Schreibsteuereinheit 7 das Schreibpotential Vd2 zugeführt. Somit
wird der Strom, der im Speicherzellen-Transistor 1 fließt, entsprechend
der Stromversorgungskapazität
des Boosters bestimmt. Ferner wird die elektrische Ladungsmenge,
die in das schwebende Gate injiziert wird, durch die in den Speicherzellen-Transistor 1 fließende Strommenge
und durch die Stromflußdauer
gesteuert. Wenn der Booster aufgrund solcher Faktoren wie Schwankungen
des Spannungsversorgungspotentials instabil arbeitet, schwankt der Strom,
der in den Speicherzellen-Transistor 1 fließt. Folglich
schwankt die elektrische Ladungsmenge, die in das schwebende Gate
injiziert wird.
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Aufgabe
der vorliegenden Erfindung ist es, eine Schreibschaltung für eine Halbleiter-Speichervorrichtung
bereitzustellen, die Daten stabil in einen Speicherzellen-Transistor
schreibt.
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Kurz
gesagt, die vorliegende Erfindung stellt eine Schreibschaltung bereit,
die Speicherzellen einer Halbleiter-Speichervorrichtung ein Schreibpotential
bereitstellt, das höher
als ein Spannungsversorgungspotential ist. Die Vorrichtung umfaßt einen
Bezugspotential-Generator, der ein Bezugspotential erzeugt, welches
einen im wesentlichen konstanten Potentialunterschied zu einem Spannungsversorgungspotential
oder einem Massepotential aufweist. Ein spannungsgesteuerter Oszillator
(VCO), der an den Bezugspotential-Generator angeschlossen ist, empfängt das
Bezugspotential und erzeugt ein Oszillatortaktsignal mit einer zum
Bezugspotential proportionalen Oszillatortaktfrequenz. Ein an den
VCO angeschlossener Booster erzeugt ein Schreibpotential, indem
er das Oszillatortaktsignal in mehrstufiger Weise dem Spannungsversorgungspotential überlagert. An
den Booster ist eine Schreibsteuereinheit angeschlossen, die den
Speicherzellen gemäß einem Schreibtakt
ein Schreibpotential zuführt.
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Die
vorliegende Erfindung stellt ein Verfahren zum Erzeugen eines Schreibpotentials
bereit, das höher
ist als ein Spannungsversorgungspotential für Speicherzellen einer Halbleiter-Speichervorrichtung.
Zuerst wird ein Bezugspotential erzeugt, das einen im wesentlichen
konstanten Potentialunterschied zu einem Spannungsversorgungspotential oder
einem Massepotential aufweist. Dann wird ein Oszillatortaktsignal
mit einer zum Bezugspotential proportionalen Oszillatortakffrequenz
erzeugt. Ein Schreibpotential wird dadurch erzeugt, daß das Oszillatortaktsignal
dem Spannungsversorgungspotential in mehrstufiger Weise überlagert
wird. Dann wird das Schreibpotential gemäß einem Schreibtakt den Speicherzellen
zugeführt.
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Andere
Aspekte und Vorteile der Erfindung ergeben sich aus der nachfolgenden
Beschreibung, zusammen mit den beigefügten Zeichnungen, die beispielhalber
die Prinzipien der Erfindung veranschaulichen.
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Die
Erfindung sowie bevorzugte Ziele und Vorteile derselben sind am
besten unter Bezugnahme auf die nachfolgende Beschreibung bestimmter beispielhafter
Ausführungsformen
zusammen mit den beigefügten
Zeichnungen zu verstehen. Es zeigen:
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1 ein schematisches Blockschaltbild
einer herkömmlichen,
nicht-flüchtigen
Halbleiter-Speichervorrichtung;
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2 ein schematisches Blockschaltbild
einer nicht-flüchtigen
Halbleiter-Speichervorrichtung nach einer ersten Ausführungsform
der vorliegenden Erfindung;
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3 ein Schaltbild einer Schreibschaltung für die Speichervorrichtung
aus 2;
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4 ein schematisches Blockschaltbild
einer nicht-flüchtigen
Halbleiter-Speichervorrichtung gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung;
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5 ein Schaltbild einer Schreibschaltung der
Speichervorrichtung aus 4;
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6 ein schematisches Blockschaltbild
einer nicht-flüchtigen
Speichervorrichtung gemäß einer dritten
Ausführungsform
der vorliegenden Erfindung, und
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7 ein Schaltbild der Schreibschaltung der
Speichervorrichtung aus 6.
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In
den Zeichnungen werden gleiche Bezugszeichen für alle gleichen Elemente verwendet.
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Erste Ausführungsform
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2 ist ein schematisches
Blockschaltbild einer nicht-flüchtigen
Halbleiter-Speichervorrichtung 100 gemäß einer ersten Ausführungsform
der vorliegenden Erfindung. Die nicht-flüchtige Halbleiter-Speichervorrichtung 100 ist
mit den Speicherzellen-Transistoren 1, den Wortleitungen 2,
der Bit-Leitung 3, den Source-Leitungen 4, dem
Zeilendecoder 5, der Lesesteuereinheit 6, der
Schreibsteuereinheit 7, einem Bezugspotential-Generator 21,
einem spannungsgesteuerten Oszillator (VCO) 22 und einem Booster 23 ausgestattet.
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Der
Bezugspotential-Generator 21 erzeugt ein Bezugspotential
Vrf und führt
dieses dem spannungsgesteuerten Oszillator (VCO) 22 zu.
Das Bezugspotential Vrf weist stets einen konstanten Potentialunterschied
zum Massepotential oder zum Spannungsversorgungspotential auf.
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Der
spannungsgesteuerte Oszillator (VCO) 22 ist vorzugsweise
ein Ringoszillator mit einem Gegenkopplungskreis und verändert die
Frequenz eines Oszillatortaktsignals Φc durch Ändern der Verzögerungszeit
des Gegenkopplungskreises als Reaktion auf das Bezugspotential Vrf.
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Der
Booster 23 erzeugt das hohe Potential Vhv, das höher als
das Spannungs- bzw. Stromversorgungspotential ist, indem er die
Wellenform des Oszillatortaktsignals Φc vom VCO 22 in mehrstufiger Weise
dem Spannungsversorgungspotential überlagert bzw. diesem hinzufügt und das
hohe Potential Vhv der Schreibsteuereinheit 7 zuführt. Die
Schreibsteuereinheit 7 führt das hohe Potential Vhv
der Source-Leitung 4 als Schreibpotential Vd2 gemäß dem Schreibtaktsignal Φw zu.
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Da
das Bezugspotential Vrf einen im wesentlichen konstanten Potentialunterschied
zum Spannungsversorgungspotential oder zum Massepotential beibehält, erzeugt
der VCO 22 das Oszillatortaktsignal Φc mit einer konstanten oder
im wesentlichen konstanten Frequenz. Der Booster 23 erzeugt
das hohe Potential Vhv gemäß dem Oszillatortaktsignal Φc. Mit anderen
Worten, die Stromversorgungskapazität des Boosters 23 wird
gemäß der Frequenz
des Oszillatortaktsignals Φc
festgelegt. Demgemäß fließt, während das
Bezugspotential Vrf auf dem vorbestimmten Niveau gehalten wird,
ein im wesentlichen konstanter Schreibstrom im Speicherzellen-Transistor 1.
Mit anderen Worten, der Vorgang des Schreibens von Informationen
in den Speicherzellen-Transistor 1 wird durch die Schreibsteuereinheit 7 stabilisiert.
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3 ist ein Schaltbild, das
den Bezugspotential-Generator 21, den VCO 22 und
den Booster 23 aus 2 veranschaulicht.
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Der
Bezugspotential-Generator 21 ist mit einem Widerstand 31,
einem N-Kanal-MOS-Transistor 32, einem P-Kanal-MOS-Transistor 33 und
einem N-Kanal-MOS-Transistor 34 ausgestattet. Der Widerstand 31 und
der Transistor 32 sind zwischen dem Spannungsversorgungspotential
und dem Massepotential in Reihe geschaltet, und ein Knoten N1 zwischen
dem Widerstand 31 und dem Transistor 32 ist an
das Gate des Transistors 32 angeschlossen. Ein Transistorenpaar 33 und 34 ist
zwischen dem Spannungsversorgungspotential und dem Massepotential in
Reihe verbunden, und ein Knoten N2 zwischen den beiden Transistoren 33 und 34 ist
mit dem Gate des Transistors 33 verbunden. Ferner ist das
Gate des Transistors 34 mit dem Knoten N1 verbunden. Die
Transistoren 33 und 34 bilden einen Stromspiegel
für den
Widerstand 31 und den Transistor 32. Das Potential
zwischen dem Widerstand 31 und dem Transistor 32 wird
vom Knoten N1 als erstes Bezugspotential Vrn ausgegeben, und das
Potential zwischen den Transistoren 33 und 34 wird
vom Knoten N2 als zweites Bezugspotential Vrp ausgegeben.
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Das
erste Bezugspotential Vrn wird gemäß den Widerstandsverhältnissen
des Widerstandes 31 und des Transistors 32 festgelegt
und behält
einen im wesentlichen konstanten Potentialunterschied vom ersten
Bezugspotential Vrn bis zum bzw. und vom Spannungsversorgungspotential
bei. Das zweite Bezugspotential Vrp wird gemäß den Widerstandsverhältnissen
der Transistoren 33 und 34 festgelegt und weist
einen im wesentlichen konstanten Potentialunterschied zum Spannungsversorgungspotential
auf.
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Der
VCO 22 ist mit Invertern 40 ausgestattet, die
in ungeradzahligen Stufen und in Reihe verbunden sind, und das Ausgangssignal
des Inverters 40 der letzten Stufe wird zum Eingang des
Inverters 40 der ersten Stufe zurückgeführt, um einen Ringoszillator
zu bilden. Jeder Inverter 40 umfaßt zwei N-Kanal-MOS-Transistoren 41 und 42 und
zwei P-Kanal-MOS-Transistoren 43 und 44.
Die Transistoren 41 und 42 und die Transistoren 43 und 44 sind
zwischen dem Spannungsversorgungspotential und dem Massepotential
in Reihe verbunden. Die Gates der Transistoren 42 und 43 sind
die Eingangsanschlüsse
des Inverters 40, und der Knoten zwischen den Transistoren 42 und 43 ist
der Ausgangsanschluß des
Inverters 40. Das erste Bezugspotential Vrn wird an das
Gate jedes Transistors 41 angelegt, und das zweite Bezugspotential
Vrp wird an das Gate jedes Transistors 44 angelegt. Somit
wird die Verzögerungszeit
des Inverters 40 gemäß dem Potentialunterschied
zwischen dem ersten Bezugspotential Vrn und dem Massepotential sowie
gemäß dem Potentialunterschied
zwischen dem zweiten Bezugspotential Vrp und dem Spannungsversorgungspotential gesteuert.
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Da
das erste Bezugspotential Vrn und das zweite Bezugspotential Vrp
einen im wesentlichen konstanten Potentialunterschied zum Massepotential beziehungsweise
zum Spannungsversorgungspotential beibehalten, wird die Verzögerungszeit
jedes Inverters im wesentlichen konstant gehalten. Somit wird das
Oszillatortaktsignal Φc,
das die im wesentlichen konstante Oszillatorfrequenz aufweist, die
anhand des ersten und zweiten Bezugspotentials Vrn, Vrp gesteuert
wird, vom Eingang des Inverters 40 der ersten Stufe ausgegeben,
und das invertierte Taktsignal *Φc
wird vom Knoten zwischen dem ersten und zweiten Inverter 40 ausgegeben.
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Der
Booster 23 ist mit einem N-Kanal-MOS-Transistor 51,
vier in Reihe verbundenen N-Kanal-MOS-Transistoren 52a bis 52d,
vier Kondensatoren 53a bis 53d, einer Diode 54 und
einem N-Kanal-MOS-Transistor 55 ausgestattet.
Der Transistor 51 weist einen Drain und ein Gate auf, die
an die Spannungsversorgung angeschlossen sind. Der Drain des Transistors 52a der
ersten Stufe ist mit dem Source des Transistors 51 verbunden,
und der Source des Transistors 52d der vierten Stufe ist
mit dem Ausgangsanschluß des
Boosters 23 verbunden.
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Die
Kondensatoren 53a und 53c der ersten und der dritten
Stufe weisen erste Anschlüsse,
die mit Drain- und Gateanschlüssen
des Transistors 52a der ersten beziehungsweise des Transistors 52c der dritten
Stufe verbunden sind, und zweite Anschlüsse auf, die das Oszillatortaktsignal Φc empfangen.
Die Kondensatoren 53b der zweiten und 53d der
vierten Stufe weisen erste Anschlüsse, die an die Drain- und Gateanschlüsse des
Transistors 52b der zweiten beziehungsweise des Transistors 52d der
vierten Stufe angeschlossen sind, und zweite Anschlüsse auf,
die das invertierte Taktsignal *Φc
empfangen.
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Die
Diode 54 weist eine Anode, die mit dem Source des Transistors 52d der
vierten Stufe verbunden ist, und eine Kathode auf, die mit dem Drain
des Transistors 55 verbunden ist. Der Transistor 55 ist zwischen
der Kathode der Diode 54 und dem Massepotential angeschlossen,
und sein Gate ist mit seinem Drain verbunden. Die Diode 54 und
der Transistor 55 bilden einen Begrenzer, der verhindert,
daß das
hohe Potential Vhv das vorbestimmte Potential überschreitet.
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Ein
Potential, das um den Schwellwert des Transistors 51 niedriger
ist als das Spannungsversorgungspotential, wird an den Drain des
Transistors 52a der ersten Stufe angelegt, und die elektrische
Ladung wird im Kondensator 53a der ersten Stufe akkumuliert.
Zu diesem Zeitpunkt, wenn das Oszillatortaktsignal Φc mit einem
niedrigen Pegel angelegt wird, schalten der Transistor 52a der
ersten und der Transistor 52c der dritten Stufe ab. Anschließend, wenn
das Oszillatortaktsignal Φc
und das invertierte Taktsignal *Φc
umgekehrt und Signale mit hohem und niedrigem Pegel angelegt werden,
schalten der Transistor 52a der ersten und der Transistor 52c der dritten
Stufe ein und der Transistor 52b der zweiten und der Transistor 52d der
vierten Stufe ab. Daraufhin bewegt sich die im Kondensator 53a der
ersten Stufe akkumulierte elektrische Ladung zum Kondensator 53b der
zweiten Stufe. Da das Oszillatortaktsignal Φc zu diesem Zeitpunkt den hohen
Pegel aufweist, wird die elektrische Ladung, die dem um den Spitzenwert
höheren
Potential des Oszillatortaktsignals Φc entspricht, im Kondensator 53b der
zweiten Stufe akkumuliert. Wenn das Potential des Kondensators 53a der
ersten Stufe höher
als das Potential ist, das um den Schwellwert des Transistors 51 niedriger
als das Spannungsversorgungspotential ist, schaltet der Transistor 51 ab,
und die Zufuhr des Spannungsversorgungspotentials wird unterbrochen.
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Durch
Wiederholung der Umkehrung des Oszillatortaktsignals Φc und des
invertierten Taktsignals *Φc
bewegt sich die elektrische Ladung nacheinander vom Kondensator 53b der
zweiten Stufe zum Kondensator 53d der vierten Stufe, und
der Spitzenwert des Oszillatortaktsignals Φc oder des invertierten Taktsignals
*Φc wird
sequentiell addiert. Dann wird das hohe Potential Vhv, das dem akkumulierten Spitzenwert
für die
vier Stufen entspricht, vom Booster 23 ausgegeben. Daher
wird die Stromversorgungskapazität
des Boosters 23 gemäß der Frequenz
des Oszillatortaktsignals Φc
und des invertierten Taktsignals *Φc bestimmt.
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Wenn
das hohe Potential Vhv die Gesamtspannung von der Durchbruchsspannung
der Diode 54 und der Schwellwertspannung des Transistors 55 überschreitet,
fließt
durch die Diode 54 und den Transistor 55 Strom
zur Masse. Dadurch wird das hohe Potential Vhv auf das vorbestimmte
Potential begrenzt.
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Die
Schreibsteuereinheit 7 empfängt das hohe Potential Vhv
vom Booster 23 und legt das Schreibpotential Vd2 an den
ausgewählten
Speicherzellen-Transistor 1 an. Somit wird das konstante Schreibpotential
Vd2 an den ausgewählten
Speicherzellen-Transistor 1 angelegt, und der konstante Strom
fließt
zur ausgewählten
Speicherzelle.
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Zweite Ausführungsform
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4 ist ein schematisches
Blockschaltbild einer nicht-flüchtigen
Halbleiter-Speichervorrichtung 200 gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung. Die nicht-flüchtige Halbleiter-Speichervorrichtung 200 ist
mit den Speicherzellen-Transistoren 1, den Wortleitungen 2,
der Bitleitung 3, den Source-Leitungen 4, dem
Zeilendecoder 5, der Lesesteuereinheit 6, der
Schreibsteuereinheit 7, dem VCO 22, dem Booster 23,
einer Pegelverschiebungsschaltung 24 und einem Bezugspotential-Generator 25 ausgestattet.
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Der
Bezugspotential-Generator 25 erzeugt ein Bezugspotential
Vrf mit einem im wesentlichen konstanten Potentialunterschied zum
Massepotential oder zum Spannungsversorgungspotential und stellt die
Bezugsspannung Vrf dem spannungsgesteuerten Oszillator 22 bereit.
Der Bezugspotential-Generator 25 ändert oder korrigiert das Bezugspotential
Vrf entsprechend einem Zwischenpotential Vmv, das von der nachfolgend
beschriebenen Pegelverschiebungsschaltung 24 bereitgestellt
wird.
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Die
Pegelverschiebungsschaltung 24 empfängt das hohe Potential Vhv
vom Booster 23 und verschiebt den Pegel des hohen Potentials
Vhv zu einem Pegel hin, der niedriger als das Spannungsversorgungspotential
ist, um das Zwischenpotential Vmv zu erzeugen. Mit anderen Worten,
die Pegelverschiebungsschaltung 24 erzeugt das Zwischenpotential Vmv,
das der Schwankung des hohen Potentials Vhv folgt, und führt das
Zwischenpotential Vmn dem Bezugspotential-Generator 21 zu.
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Der
Pegel des hohen Potentials Vhv fällt, wenn
die Stromversorgungskapazität
des Boosters 23 unzureichend ist. Mit anderen Worten, wenn
der Pegel des hohen Potentials Vhv fällt, erzeugt der Bezugspotential-Generator 21 eine
Rückkopplung
und steuert den VCO 22 so an, daß die Frequenz des Oszillatortaktsignals Φc basierend
auf dem Zwischenpotential Vmn steigt. Diese Rückkopplungssteuerung hält den Pegel
des hohen Potentials Vhv im wesentlich konstant.
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5 ist ein Schaltbild des
VCO 22, des Boosters 23, der Pegelverschiebungsschaltung 24 und
des Bezugspotential-Generators 25 aus 4.
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Der
Bezugspotential-Generator 25 ist mit P-Kanal-MOS-Transistoren 71 und 72 und
N-Kanal-MOS-Transistoren 73 und 74 ausgestattet.
Die Transistoren 71 und 73 sind zwischen dem Spannungsversorgungspotential
und dem Massepotential in Reihe geschaltet, und das Zwischenpotential
Vmv der Pegelverschiebungsschaltung 24 wird an das Gate
des Transistors 73 angelegt. Das Gate des Transistors 71 ist
mit einem Knoten N3 zwischen den Transistoren 71 und 73 verbunden.
Das erste Bezugspotential Vrp wird vom Knoten N3 ausgegeben. Die
Transistoren 72 und 74 sind zwischen dem Spannungsversorgungspotential
und dem Massepotential in Reihe geschaltet, und das Gate des Transistors 72 ist
mit dem Knoten N3 verbunden. Das Gate des Transistors 74 ist
mit einem Knoten N4 zwischen den Transistoren 72 und 74 verbunden.
Das zweite Bezugspotential Vrn wird vom Knoten N4 ausgegeben.
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Die
Pegelverschiebungsschaltung 24 ist mit zwei Widerständen 61 und 62 und
einem N-Kanal-MOS-Transistor 63 ausgestattet.
Die Widerstände 61 und 62 und
der Transistor 63 sind zwischen dem Spannungsversorgungspotential
und dem Massepotential in Reihe geschaltet, und das hohe Potential
Vhv vom Booster 23 wird an das Gate des Transistors 63 angelegt.
Das Zwischenpotential Vmv wird von einem Knoten N5 zwischen den
Widerständen 61 und 62 ausgegeben.
Der Transistor 63 weist eine Struktur mit einer hohen dielektrischen
Stärke bzw.
hohen Durchschlagfestigkeit auf. Daher wird, auch wenn das hohe
Potential Vhv an das Gate angelegt ist, kein Leckstrom erzeugt.
Die Widerstandswerte der Widerstände 61 und 62 sind
so eingestellt, daß das
Zwischenpotential Vmv zwischen dem Massepotential und dem Spannungsversorgungspotential
gemäß dem hohen
Potential Vhv erhalten wird, das an das Gate des Transistors 63 angelegt
ist.
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In
der Pegelverschiebungsschaltung 24 steigt das Zwischenpotential
Vmv an, wenn der Pegel des hohen Potentials Vhv fällt. Im
Bezugspotential-Generator 25, dem Anstieg des Zwischenpotentials
Vmv entsprechend, fällt
das erste Bezugspotential Vrp und steigt das zweite Bezugspotential
Vrn. Damit wird die Verzögerungszeit
jedes Inverters 40 im VCO 22 verringert. Demgemäß steigen
die Frequenzen des Oszillatortaktsignals Φc und des invertierten Taktsignals
*Φc, was
dazu führt,
daß die
Stromversorgungskapazität
des Boosters 23 verbessert wird. Damit wird der Pegel des
vom Booster 23 erzeugten hohen Potentials Vhv korrigiert.
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Dritte Ausführungsform
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6 ist ein schematisches
Blockschaltbild einer nicht-flüchtigen
Halbleiter-Speichervorrichtung 300 gemäß einer dritten Ausführungsform
der vorliegenden Erfindung. Die nicht-flüchtige Halbleiter-Speichervorrichtung 300 ist
mit den Speicherzellen-Transistoren 1, den Wortleitungen 2,
der Bitleitung 3, den Source-Leitungen 4, dem
Zeilendecoder 5, der Lesesteuereinheit 6, der
Schreibsteuereinheit 7, dem Bezugspotential-Generator 21,
dem VCO 22, der Pegelverschiebungsschaltung 24 und
einem Booster 26 ausgestattet.
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Der
Booster 26 empfängt
das Zwischenpotential Vmv von der Pegelverschiebungsschaltung 24 und
stellt das Anfangspotential auf der Grundlage des Zwischenpotentials
ein. Der Booster 26 legt den Spitzenwert des Oszillatortaktsignals Φc auf das
Anfangspotential und erzeugt das hohe Potential Vhv. Mit anderen
Worten, wenn der Pegel des hohen Potentials Vhv fällt und
das Zwischenpotential Vmv steigt, ist der Booster 26 so
ausgelegt, daß das
Anfangspotential steigt und der Pegelabfall des hohen Potentials
Vhv ausgeglichen wird.
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7 ist ein Schaltbild des
Bezugspotential-Generators 21, des VCO 22, der
Pegelverschiebungsschaltung 24 und des Boosters 26 aus 6.
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Der
Booster 26 ist mit einem N-Kanal-MOS-Transistor 81,
vier N-Kanal-MOS-Transistoren 82a bis 82d, die
in Reihe geschaltet sind, vier Kondensatoren 83a bis 83d,
einer Diode 84 und einem N-Kanal-MOS-Transistor 85 versehen.
Das Zwischenpotential Vmv der Pegelverschiebungsschaltung 24 wird
an das Gate des Transistors 81 angelegt, und der Drain
des Transistors 81 ist an eine Spannungsversorgung angeschlossen.
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Der
Drain des Transistors 82a der ersten Stufe ist mit der
Source des Transistors 81 verbunden, und der Source des
Transistors 82d der vierten Stufe ist mit dem Ausgangsanschluß des Boosters 26 verbunden.
Der Kondensator 83a der ersten und der Kondensator 83c der
dritten Stufe weisen erste Anschlüsse, die mit dem Drain des
Transistors 82a der ersten bzw. dem Drain des Transistors 82c der
dritten Stufe verbunden sind, und zweite Anschlüsse auf, die das Oszillatortaktsignal Φc empfangen.
Der Kondensator 83b der zweiten und der Kondensator 83d der vierten
Stufe weisen erste Anschlüsse,
die mit dem Drain des Kondensators 83b der zweiten bzw.
dem Drain des Kondensators 83d der vierten Stufe verbunden
sind, und zweite Anschlüsse
auf, die das invertierte Taktsignal *Φc empfangen.
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Die
Diode 84 weist eine Anode, die mit dem Source des Transistors 82d der
vierten Stufe verbunden ist, und eine Kathode auf, die mit dem Drain
des Transistors 85 verbunden ist. Der Transistor 85 ist zwischen
der Kathode der Diode 84 und dem Massepotential angeschlossen, und
sein Gate ist mit seinem Drain verbunden. Die Diode 84 und
der Transistor 85 bilden einen Begrenzer, der verhindert,
daß das
hohe Potential Vhv das vorbestimmte Potential überschreitet.
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Im
Booster 26 wird zuerst ein Potential, das um den Schwellwert
des Transistors 81 niedriger als das Zwischenpotential
ist, an den Drain des Transistors 82a der ersten Stufe
angelegt, und die elektrische Ladung, die dem Potential entspricht,
wird im Kondensator 83a der ersten Stufe akkumuliert. Dann bewegt
sich die elektrische Ladung, während
das Oszillatortaktsignal Φc
und das invertierte Taktsignal *Φc
wiederholt umgekehrt und an die Kondensatoren 83a bis 83d angelegt
werden, nacheinander vom Kondensator 83a der ersten Stufe
zum Kondensator 83d der vierten Stufe. Während sich
die elektrische Ladung bewegt, wird der Spitzen- bzw. Maximalwert des
Oszillatortaktsignals Φc
oder des invertierten Taktsignals *Φc sequentiell addiert, und
schließlich wird
das hohe Potential Vhv erzeugt, das dem akkumulierten Spitzenwert
für die
vier Stufen entspricht.
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In
der Pegelverschiebungsschaltung 24 steigt das Zwischenpotential
Vmv, wenn das hohe Potential Vhv fällt. Entsprechend steigt das
Zwischenpotential Vmv, das dem Transistor 81 des Boosters 26 zugeführt wird,
d. h. das Ausgangspotential. Dies führt dazu, daß das hohe
Potential Vhv steigt und der Pegelabfall des hohen Potentials Vhv ausgeglichen
wird.
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Für den Fachmann
dürfte
ersichtlich sein, daß die
vorliegende Erfindung in vielen anderen spezifischen Formen ausgeführt sein
kann. Daher sollen die vorliegenden Beispiele und Ausführungsformen als
veranschaulichend, nicht aber als einschränkend, betrachtet werden.