TW548897B - Write-in circuit for a semiconductor memory - Google Patents

Description

548897 發明說明（3) B曰 由汲極領域向源極領域流動讀取雷汽。此蚌，~选 體1響應於蓄穑n門夕J §己憶胞電^ 報閥值變化積，在門了二之/荷量，亦即’響應於寫入情 [ 感測放大器讀； 使位元線3之電位變化，而以 本發明欲解決之課題] f @ ^動作時向記憶胞電晶體1之漂浮閘注入之雷f 其電何置愈大，記情胞雷曰 < 電何， 動作蛑鉍旦 °己隐胞電日日體1之閥值變動愈大，在讀 、易於辨別資訊。但是，電荷注入量愈大所一 漂浮間注入電;要以上之電荷並不好。通常對 八電何，係可侍充份閥值變動之最小值即 憒V雷）Ϊ浮閘之電荷量之控制’係在寫入動作時，由記 "1所流電流，及該電流流動時間等。此時，因 :寫入電位vd2比通常電源電位高，所以以昇壓電路， '位Vhv供給寫入控制電路7，以該高電位问 vd2供給源極4。因此情 hv做為寫入電位 雷°己隐胞電日日體1之電流，可依供給高 V升壓電路之電流供給能力來決定。如此，電源電位 •曰昇壓電路之動作不穩定，而使寫人動作記憶胞 =不能維持希望值。結果產生不能依預先設定 私何置正確注入之問題。 於是本發明，以對記憶胞電晶體進行穩定為目 〇 [解決問題之手段] 本發明為解決上述問題而完成者。 本發明之第1項特徵為：對記憶胞供給比電源電位高

548897 五、發明說明（4) 、之電位，而將所希望之啬却皆 扭番沾贫X + ♦ 貝訊寫入於記憶胞之半導體記憶體 電路具備：用以產生對特定之電位維 卜f A、隹Φ v 哥位之基準電位產生電路；響應於 振盪頻率之電壓控制振盪電路；將上 ί電壓巧制振凌電路之振盪時脉，做多階層重疊以產生高 記憶胞之控制電路。…電位響應寫入時脉，供給 本發明之第2項特徼為· 4 ^ 之電位，而將所希望之己^\供給比電源電位高 二m入電路’此電路具備：產生基準電位之基準電位 控制振盪電路·，將上述電頻率變動之電壓 多階層重疊產生高電位做 ,,.s , ^ ^ _ 幵澄電路，將上述南電位轉移〆， (S\ft)至比電源電位低位準，產生中間電位之位 =雷：及：上=電位響應於寫入時脉，供給記憶胞之 控制電路。用以響應於上述中間電位以校正上述基準電 位。 .本發明之第3項特徵為：對記憶胞供給比電源電位高 之電位，而將所希望之音 ^ ^ 貝訊寫入於圮憶胞之半導體記憶體 裝置之寫入電路；此電路具備：產生基準電位之基準電路 產生電路；響應於上述基準電位，變動振盪頻率 制振盘電路；將上述電壓控制振盡電路之振； 重叠產生高電位之昇壓電路；轉移上述高 =二 位低之位準，產生中間電位的位準（level)轉移 以電

548897 五、發明說明（5) ^將上述南電壓響應於寫入時脉，供給記械胞之控％電 用以響應於上述中間電位以校正上述、基準電位 本發明可以不受電源電位變動之影響，自電壓控制振 路電路獲得常時維持固定頻率的振盪時脉以驅動昇壓電 ’在寫入動作時，對記憶胞電晶體供給穩定寫入電位。 ^控制，壓控制振盪電路之振盪的基準電位，依輸出高電 所回授中間電位做校正。如此，可使電壓控制振盪電路 之振靈頻率常時維持固定，並依該振盪時脉驅動昇壓電 路’彳于以供給記憶胞電晶體穩定之寫入電位。 [本發明之實施形態] 、 第1圖為本發明第1實施形態之方塊圖，如第7圖所示 ，用於不揮發性半導體記憶裝置之情形。圖中，記憶胞電 曰曰體1 ’字元線2，位元線3，源極線4，列選擇電路5以及 各控制電路6、7，均與第7圖相同，故將其說明省略。 基準電位產生電路21係用以產生對接地電位或電源電 位’常時維持固定電位差之基準電位Vrf，供給至電壓控制 振盈電路22。電壓控制振盪電路（VCO)22為環形振盪器 osciilat〇r)，響應於其負回授環（1〇〇p)之延遲量 為基準電位vrf而變動，產生頻率為可變之振盪時脉0c。 升壓電路23將VC022之振盡時脉0C之波形，多階層重疊於 電源電位，以產生比電源電位高之高電位Vhv。由該昇壓電 路23輪出之高電位Vhv，供給寫入控制電路7。於是，響應 於寫入控制電路7之寫入時脉0W取出高電位Vhv，做為寫入 控制電位Vd2供給源極線4。

C:\Program Files\Patent\310295. ptd 第 8 頁 548897 五、發明說明（8) 陰極及接地電位之間。其閘極連接没極。以二極體54及電 晶體5 5構成使高電位Vhv不超過預定電位之限制器 (limiter)0 上述昇壓電路23，在最初第1層電晶體52a之没極側， 施加比電源電位低電晶體51閥值部份之電位。其電位蓄積 於第1層電容器53a。此時，振盪時脉0C在低位準（low level)，而第1層及第3層電晶體52a、52c則於不通狀態。 於此，如將振盪時脉0 c及反轉時脉* 0 c反轉，則第1層及 第3層電晶體52a、52c導通，同時，第2層及第4層電晶體 5 2b、5 2d成為不導通，而第1層電容器53a所蓄積電位轉移 至第2層之電容器5 3b。此時，第1層施加電容器5 3a之振盈 時脉0C上升，所以第2層電容器53b所蓄積電位，只升高 振盪時脉0C之峯值部份。電晶體51在第1層電容器53a蓄 積之電位到達比電源電位高出電晶體51之閥值部份的電位 時點不導通，而停止施加電源電位。 同理，重複振盪時脉及反轉時脉之反轉，使第2 層電容器53b順次將電位移向第4層電容器53d之間，順次 加算振蘆時脉0C或反轉時脉之峯值部份，最後重疊4 層份峯值為高電位Vhv輸出。如此獲得之高電位¥^為依振蘆 時脉0 c，及反轉時脉* 之峯值，及重疊層數決定。還 有，昇壓電路23之電流供給能力則依振盪時脉0C及反轉 時脉* 4c之頻率決定。 又，輸出側所連接二極體5 4及電晶體5 5在高電位vhv超 過二極體54之崩潰（breakdown)電壓及電晶體55閥值之和

C:\PrografflFiles\Patent\310295.ptd 第 11 頁 548897 五、發明說明（9) 時，向接地側流通電流，做限制器動作。如此，即對高電 位L，以限制器加以限制，故不會超越預定電位。 如上所述，將所得高電位vhv，由寫入控制電路7，做 ί寫入電位Vdz加至各記憶胞電晶體1，對記憶胞電晶體1經 书供給固定電位及固定電流。 第3圖為本發明第2實施形態之方塊圖。與第i實施形 =同’如第7圖所示適用於不揮發性半導體記憶裝置之 』/。圖巾’記憶胞電晶體1、字元線2、位元線3、源極 曰選擇電路5及各控制電路6、7為與第7圖者相同。 且VC022及昇壓電路23與第ls相同。 维拄立產生電路25產生對接地電位或電源電位常時 1持α疋電位差之基準電位Vrf，以供給電遷控制振盪電路 其=時響應於後述位準移徙電路24所 3==22為環形振盈器，回授環^ ;應於基準電位Vrf而變動，而產生頻率為可 脉必C。昇壓電路23將振盪時脉0之读 振盪時 源電位，產生比電源電位高 輸出之高電位Vhv供給寫入控制電路7。：此由該:廢電路23

電路7響應於寫入時脉〜取出高電位^ ,做官^控制 供給源極線4。位準移徙電路24輸v _ ”·、入電位L 徙至比電源電位低之位準，…隨-高電電位二 電位Vmv。該中間電位Vmv供給至基 變動之中間 基準電位Vrf。 土旱電位產生電路21以補正 於VC022由於對電源電位或接地電位維持固定電位差 548897

點之電位，即做為第2基準電位Vrn輸出。 體63 = ^ = _由2個電阻61、62及N通道型廳電晶 Γ :電阻61、62及電晶體63串聯於電源接地之 極，：由雷幵壓電路23輸出之高電位Vhv加於電晶體63之閘 晶體63呈有，：、62之連接點取出中間電位L。此外，電 =有南耐壓構造，當閘極接收高電位L時，亦不致 62:=…電阻61、62之電阻值，設定成對電晶體 62所加而電位Vhv，在接地電位至電源電位間可取出中間 位。 上述位準移徙電路24在高電位Vhv降低時，反應於該降 :間電位vmv會上升。如此，使該中間電位l供給至基準 电位產生電路25。此時，基準電位產生電路25隨著中間電 位vmv之上升，第工基準電位降低，同時第2基準電位i上 升。如此，使VCO22之各反相器40之延遲量縮短，振盪^ 脉0C及反轉時脉* 0C之頻率升高，結果可提高昇壓電路23 之電流供給能力，降低之高電位L之位準獲得補償。 第5圖為表示本發明第3實施形態之方塊圖。與第1實 施形態相同，適用於第7圖所示不揮發性半導體記憶裝置 之情形。在該圖中，記憶胞電晶體丨、字元線2、位元線 3、源極線4、列選擇電路5以及各控制電路6、7，均與第7 圖者相同。而且基準電位產生電路21 &vc〇22與第1圖者相 同0 基準電位產生電路21對接地電位或電源電位，產生常 時維持固定電位差之基準電位Vrf，供給至電壓控制振盪電

C:\ProgramFiles\Patent\310295.ptd 第 14 頁 548897 五、發明說明（12) 珞。此時’響應於後述位準移徙電路26所供給之 ，補正基準電位Vrf。vc〇22為環形振盪器，1 «電 環之延遲量響應於基準電位v ° /、、回授 夕Μ 、洛/ 半冤位L而變動，以產生頻率為可繳 之振盪時脉0C。昇壓電路27將自v 之了變 形1階，於電源位，產生比電源電t時高 r如此該升Λ電路23輸出之高電位Vhv供給寫入控制電路 7。如此’於寫入控制電路7,塑廄 f ^Vhv ^ . t ,Vdz ^ i ^ 1 =二高電位Vhv，將該位準移徙至比電源電電準路 仏:=同電位Vhv而變動之中間電位Vmv。該中間電位v 壓電路27，用以對昇壓電路27做昇壓前之初始‘位 於VC022，依對電源電位或接地電位維持固定 之基準電位Vrf，將振盪時脉0c之頻率維持固定。 電路27，依振盪時脉0c之頻率，決定電流之供仏处= 以此，基準電位Vrf在維持於預定位準期間，可‘二士 。二 憶胞電晶體】之寫入電流於固定值。此時，於昇壓寄^吞己 27，在依中間電位Vmv所決定之初始電位，重疊振 A波峯，、。而設>定成當中間電位Vmv降低時，使:始電位 上升’得以補償高電位Vhv之降低。 第6圖表示第5圖所示基準電位產生電路21、κ 位址移徙電路26及昇壓電路27所構成一例之電路圖此 處’基準電位產生電路21及VC022與第2圖中者相1 略其說明。 C:\Program Fi les\Patent\310295. ptd 第 15 頁 548897 五、發明說明（13)

昇壓電路27係由N通道型MOS電晶體81、4個TV通道型 MOS電晶體82a至82d、4個電容器83a至83d、二極體84及N 通道型MOS電晶體8 5所構成。電晶體8 1之閘極施加後述位 準移徙電路26輸出之中間電位Vmv，其汲極接至電源。串聯 連拉之4個電晶體82a至82d，其第1層汲極連接至電晶體8 i 之源極’第4層之源極連至輸出。4個電容器83a至83d之各 一端，分別連接至各電晶體82a至8 2d之汲極及閘極，而另 了端則連接VC022。於此，將VC022之振盪時脉施加於 第1層及第3層之電容器83a、83c，將反轉時脉* 0 c施加於 第2層及第3層之電容器83b、83d。二極體84之陽極側連 接第4層之電晶體82的源極，其陰極連接於電晶體86之沒 極。如此’電晶體85即連接在二極體84之陰極與接地之 間’其陰極接至汲極。由二極體84及電晶體85構成限制 器，使高電位Vhv不致超過預定電位。 在上述昇壓電路26之最初第1層的電晶體82a之汲極 侧’施加由中間電位Vmv降低電晶體8丨之閥值部份的電位， 該電位蓄積於第1層之電容器83a。此時，振盪時脉心為 低位準，使第1層及第3層電晶體82a、82c不導通。於是， 當振盪時脉0C及反轉時脉*0C反轉，則第1層及第3層之電 晶體82a及82c即導通，並使第2層及第4層之電晶體82b， 8 2d不導通。將第！層電容器8 3a所蓄積之電位，移徙至第2 層之電容器83b。此時，第1層之電容器83a所加振盪時脉 0C升起’所以蓄積在第2層的電容器8 3a上之電位，只高 出振盈時脉0C之波峯值部份。還有，電晶體在第1層之

C:\Program Files\Patent\310295.ptd 第16頁 548897

五、發明說明（14) 電容器83a所蓄積電位、，成為比電源電位減去電晶體8ι之 閥值部份之電位高的時點，成為不導通，停止供給電 位。 Λ、冤 同時，反覆進行振盪時脉么及反轉時脉之反轉， 由第2層電容器83b向第4層電容器83d，順次移徙電位期 =，則逐次加算振盪時脉^及反轉時脉*心之波峯值部 份，，，，將4階層份波峯值重疊為高電位L而輸出。°如 此所得高電壓L係以振盪時脉心及反轉時脉* 0c之波峯 值，及重疊層數而決定。又，昇壓電路27之電流供給能 力’亦以振盪時脉0C及反轉時脉* 0c之頻率決定。犯 、連接於輪出側之二極體84及電晶體85，係在高 超過二極體84之崩潰電壓與電晶體85閥值之和時，向二 ::二Ξ流而而做為限制器動作。因1^，高電位Vhv受限制 之限制，而不致超過預定電位。 f 93 ΐίί徙電路26由：個電阻91、92則通道麵S電晶 體93所構成。電阻91、92及電晶㈣串聯於 ，曰曰 並由昇壓電路27施加高電位Vhv在電晶體93之閘極。^雪 阻9 1、9 2之連接點取出中間電位v 。此外 一 古#蔽姓、生 mv此外’電晶體93具有 同耐壓構造，即使由閘極輸高電 ’ …又，電阻91、92之電阻；：：乙亦不致發生電流 93閘極之南電&，可以在接地電位至牡电曰曰： 間電位Vmv。 原電位間，取出中 上述位準移徙電路26在高電位v降彳 ^ 低’中間電位l上升，然後，、者該降 丁 n寬位^加至昇壓電

548897 五、發明說明（15) 路27之電晶體81。此時，昇壓電路27因加在電晶體間極 的中間電位升高，使初始電位上升，高電位Vhv亦上升該部 份。如此，即可補償降低Vhv之位準。 以上所述實施形態，係以記憶胞電晶體1配置成1行為 例說明。但記憶胞電晶體1亦可和位元線3同時配置複數 行。此時，字元線2及源極線4係各行分別將同一列連接一 起。全部行同一列記憶胞電晶體1，可同時選擇。 [本發明效果] 本發明可維持電壓控制振盪電路的振盪時脉之頻率固 定’將依據該振盪時脉驅動之昇壓電路之電流供給能力， 維持固定。因而，可對記憶胞電晶體，常時供給固定電位 及固定電流，以寫入資訊。 [附圖簡單說明] 第1圖為本發明第1實施形態之方塊圖。 第2圖為表示第1實施形態寫入電路之具體構成之電路 圖。 第3圖表示本發明第2實施形態之方塊圖。 第4圖表示第2實施形態寫入電路之具體構成的電路 圖。 第5圖為表示本發明第3實施形態之方塊圖。 第6圖為表示第3實施形態寫入電路之具備構成之電路 圖。 第7圖為表示習用不揮發性半導體記憶裝置構成之電 路圖。

C:\ProgramFiles\Patent\310295.ptd 第 18 頁 548897 五、發明說明（16) [符號說明] 1 記憶胞電晶體 3 位元線 5 列選擇線 7 寫入控制電路 22電壓控制振盪電路（VCO) 24、26 位準移徙電路 2 字元線 4 源極線 6 讀取控制電路 21、25 基準電位產生電路 23、27 昇壓電路

C:\Program Files\Patent\310295. ptd 第 19 頁

Claims (1)

1. 548897 力'申請專利範圍 1 ·-種半導體記憶裝置之寫入裝置，對記憶胞供給比電 源電位高之電位’而將所希望之資訊寫入於記憶胞之 半導體δ己憶裝置之寫入電路；此電路具備：對指定電 位產生此維持固定電位差的基準電位之基準電位產生 電路，響應於上述基準電位，變動振盪頻率之電壓控 制振盈電路；將上述電壓控制振盪電路之振盪時脉， 做f P&b層重疊’以產生高電位之昇壓電路；以及將上 述南電位響應於寫入時脉，供給至記憶胞之控制電路 者。 2· 依據申請專利範圍第丨項所述半導體記憶裝置之寫入裝 置，其中上述昇壓電路具備：串聯連接之複數個電晶 體，及複數個電容器，其一端分別連接上述複數個電 晶體之閘極及汲極。連接於上述複數個電晶體之第奇 數層的上述電容器之另一端，施加上述電壓控制振盪 器之振盪時脉，而於連接於上述數個電 層之上述電容器之另-端，施加上述電壓控制 之振盪時脉之反轉時脉者。 ° 3 依據申請專利範圍第2項所述半導體記憶裝置之寫入裝 置，其中上述昇壓電路含有在上述複數個電晶體之最1 終層的源極側，對接地電位以逆方向連接之二極體 者。 4 一種半，體記憶裝置之寫入裝置，對記憶胞供給比 源電位高之電位，為記憶胞寫入所欲資訊之半導 憶裝置的寫入電路，具備··產生基準電位之基準電= C:\Prograni Files\Patent\310295.ptd 第 20 頁 548897 六、申請專利範圍 產生電路；響應於上述基準電位以變動振盪頻率之電 壓控制振盪電路；將上述電壓控制振盪電路之振盪時 脉，做多階層重疊以產生高電位之昇壓電路；將上述 高電位移徙成比電源電位低之中間電位的位準移徙電 路；以及將上述高電位，響應於寫入時脉，供給至記 憶胞之控制電路，而可響應於上述中間電位，補正上 述基準電位者。 5. 依據申請專利範圍第4項所述半導體記憶裝置之寫入裝 置，其中上述基準電位產生電路包含一對串聯於電源 接地間之電晶體，上述一對電晶體之一方的閘極，施 加上述中間電位，並以該一對電晶體之連接點之電位 為上述基準電位輸出者。 6. —種半導體記憶裝置之寫入電路，對記憶胞供給比電 源電位高之電位，為記憶胞寫入所欲之資訊的半導體 記憶裝置之寫入電路，具備：產生基準電位之基準電 位產生電路；響應於上述基準電位，以變動振盪頻率 之電壓控制振盪電路；將上述電壓控制振盪電路之振 盪時脉，做多階層重疊以產生高電位之昇壓電路；將 上述高電位移徙成比電源電位低之位準，以產生中間 電位之位準移徙電路；以及將上述高電位響應於寫入 時脉，供給記憶胞之控制電路，而可響應於上述中間 電位，設定上述昇壓電路之初始電位者。 7. 依據申請專利範圍第6項所述半導體記憶體寫入電路， 其中上述昇壓電路具備：串聯連接的複數個第1電晶

   310295.ptd 第21頁 548897 六、申請專利範圍 體，複數個電容器，其一方端子分別連接於上述複數 個電晶體之閘極及汲極；以及對上述複數個第1電晶體 之初層，供給固定電位之第2電晶體，在上述複數個第 1電晶體之第奇數層所連接上述電容器之另方端子，施 加上述電壓控制振盪器之振盪時脉’在第偶數層所連 接上述電容器之另方端子，施加上述電壓控制振盪器 之振盪時脉的反轉時脉，同時將上述中間電位施加於 上述第2電晶體之閘極者。 C:\ProgramFiles\Patent\310295.ptd 第 22 頁