KR19990072742A - 반도체메모리장치의기록회로 - Google Patents

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Abstract

메모리 셀에 대해서 안정적으로 기록한다. 기준 전위 발생 회로(21)로부터 공급되는 기준 전위 Vrf에 응답하여 VCO(22)의 발진을 제어하고, 그 발진 클럭 φc을 승압 회로(23)에 공급한다. 발진 클럭 φc의 피크치를 중첩하여 고전위 Vhv를 생성하고, 기록 제어 회로(7)로부터 기록 클럭 φs에 응답하여 소스선(4)에 기록 전위 Vd2로서 공급한다.

Description

반도체 메모리 장치의 기록 회로{WRITING CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 기록 회로에 관한 것으로서, 특히 부동 게이트를 갖는 메모리 셀 트랜지스터에 높은 기록 전위를 공급하기 위한 회로에 관한 것이다.
전기적으로 소거 가능 프로그래머블 ROM(EEPROM : Electrically Erasable Programmable ROM)에서는 부동 게이트와 제어 게이트를 갖는 2 중 게이트 구조의 트랜지스터에 의해서 메모리 셀이 형성된다. 이러한 2 중 게이트 구조의 메모리 셀 트랜지스터인 경우, 부동 게이트의 드레인 영역측에 발생하는 열 전자를 소스측으로 가속하고, 그 가속 전자의 일부를 부동 게이트로 주입함으로써 데이타가 기록된다. 그리고, 부동 게이트에 전하가 주입되었는지의 여부에 따른 메모리 셀 트랜지스터의 동작 특성의 차를 검출하는 것, 즉 임계치의 변화를 검출함으로써 데이타가 판독된다.
도 7은 2 중 게이트 구조의 메모리 셀 트랜지스터를 갖는 반도체 메모리 장치의 구성을 나타내는 회로도이다. 이 도면에서는 메모리 셀을 4 행×1 열로 배치한 경우를 나타내며, 열 선택의 회로는 생략하고 있다.
메모리 셀 트랜지스터(1)는 전기적으로 독립적인 부동 게이트 및 부동 게이트와 일부 중복되는 제어 게이트를 갖는다. 이 메모리 셀 트랜지스터(1)는 제어 게이트에 인가되는 전위에 응답하여 온/오프하는 것이며, 부동 게이트에 축적되는 전하량에 따라 그 임계치를 변화시킨다. 워드선(2)은 메모리 셀 트랜지스터(1)의 각 행에 대응하여 배치되며, 각 메모리 셀 트랜지스터(1)의 제어 게이트에 각각 접속된다. 비트선(3)은 메모리 셀 트랜지스터(1)의 열에 대응하여 배치되며, 각 메모리 셀 트랜지스터(1)의 드레인이 공통으로 접속됨과 동시에 센스 앰프 (도시 생략)에 접속된다. 소스선(4)은 각 메모리 셀 트랜지스터(1) 간에 배치되며, 각 메모리 셀 트랜지스터(1)의 소스가 공통으로 접속된다.
행 선택 회로(5)는 각 워드선(2)에 접속되며, 로우 어드레스 정보에 기초하여 생성한 행 선택 신호(LS1 내지 LS4)를 각 워드선(2)에 공급한다. 이 행 선택 신호(LS1 내지 LS4)는 선택 클럭 φL에 응답하고, 4 행의 워드선(2) 중 어느 하나를 선택적으로 활성화하며, 활성화된 워드선(2)에 접속된 메모리 셀 트랜지스터(1)의 제어 게이트가 온된다. 또한, 메모리 셀 트랜지스터(1)를 복수의 열에 배치하는 경우에는, 컬럼 어드레스 정보에 기초하여 원하는 열을 선택하도록 구성된다. 이에 따라, 복수의 메모리 셀 트랜지스터(1) 중 하나가 로우 어드레스 정보 (및 컬럼 어드레스 정보)에 따라 지정되며 센스 앰프에 접속된다.
판독 제어 회로(6)는 비트선(3)에 접속되며, 판독 클럭 φR에 응답하여 비트선(3)에 판독 동작을 위한 전위 Vd1을 공급한다. 기록 제어 회로(7)는 소스선(4)에 접속되며, 기록 클럭 φW에 응답하여 기록 동작을 위한 전위 Vd2를 공급한다. 여기서, 판독 제어 회로(6) 및 기록 제어 회로(7)는, 비트선(3) 및 소스선(4)에 대해서 판독 전위 Vd1 및 기록 전위 Vd2를 공급하는 기간 이외에는 각각 접지 전위 Vs를 공급한다.
데이타가 기록됨에 있어서, 메모리 셀 트랜지스터(1)에 대해서 비트선(3)으로부터 접지 전위 Vs (예를 들면, 0V)가 인가되며, 소스선(4)으로부터 기록 전위 Vd2 (예를 들면, 14V)가 인가된다. 이에 따라, 선택적으로 제어 게이트를 온시키는 특정한 메모리 셀 트랜지스터(1)로 소스 영역으로부터 드레인 영역으로 향하여 기록 전류가 흘러, 부동 게이트로 전하가 주입된다. 한편, 기록한 데이타가 판독되는 경우에는, 메모리 셀 트랜지스터(1)에 대해서 비트선(3)으로부터 판독 전위 Vd1 (예를 들면, 5V)이 인가되며, 소스선(4)으로부터 접지 전위 Vs (예를 들면, 0V)가 인가된다. 이에 따라, 선택적으로 제어 게이트를 온시키는 특정한 메모리 셀 트랜지스터(1)에 드레인 영역으로부터 소스 영역으로 향하여 판독 전류가 흐른다. 이 때, 메모리 셀 트랜지스터(1)에서는 부동 게이트에 축적된 전하량에 따라서 즉, 기록된 정보에 따라 임계치가 변화하고 있으므로, 그 임계치의 변화가 비트선(3)의 전위의 변화로서 센스 앰프로부터 판독된다.
기록 동작에서 메모리 셀 트랜지스터(1)의 부동 게이트로 주입하는 전하는 그 양이 많을수록 메모리 셀 트랜지스터(1)의 임계치의 변동을 크게 할 수 있으며, 판독 동작시 정보의 판정이 용이해진다. 그러나, 전하의 주입량이 많아질수록 기록에 요하는 시간이 길어지므로, 필요 이상의 전하를 부동 게이트로 주입하는 것은 바람직하지 않다. 일반적으로, 충분한 임계치의 변동을 얻을 수 있는 최소량의 전하를 부동 게이트로 주입하도록 하고 있다.
부동 게이트에 주입되는 전하량은 기록 동작시 메모리 셀 트랜지스터(1)에 흐르는 전류, 및 그 전류를 흘리는 시간 등에 의해서 제어된다. 여기서, 기록 전위 Vd2가 통상의 전원 전위보다도 커지므로, 승압 회로를 이용하여 얻어지는 고전위 Vhv를 기록 제어 회로(7)에 공급하고, 이 고전위 Vhv를 기록 전위 Vd2로서 소스선(4)으로 공급한다. 따라서, 메모리 셀 트랜지스터(1)에 흐르는 전류는 고전위 Vhv를 공급하는 승압 회로의 전류 공급 능력에 의해 결정된다. 따라서, 전원 전위의 변동 등에 따라 승압 회로의 동작이 불안정해지면, 기록 동작으로 메모리 셀 트랜지스터(1)에 흐르는 전류를 원하는 값으로 유지할 수 없게 되므로, 결과적으로 설정한 전하량을 정확하게 주입할 수 없게 된다는 문제가 발생한다.
따라서, 본 발명의 목적은 메모리 셀 트랜지스터에 대해 안정된 기록을 행할 수 있도록 하는 것이다.
본 발명은 전술한 과제를 해결하기 위한 것으로써 제1 특징은,
메모리 셀에 대해 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
특정한 전위에 대해서 일정한 전위차를 유지하는 기준 전위를 발생하는 기준 전위 발생 회로,
상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜서 고전위를 생성하는 승압 회로, 및
상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
를 포함한다.
그리고, 제2 특징은,
메모리 셀에 대해서 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
기준 전위를 발생하는 기준 전위 발생 회로,
상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜 고전위를 생성하는 승압 회로,
상기 고전위를 전원 전위보다도 낮은 레벨로 시프트하여 중간 전위를 생성하는 레벨 시프트 회로, 및
상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
를 포함하고, 상기 중간 전위에 응답하여 상기 기준 전위를 보정하는 데에 있다.
또한, 제3 특징은,
메모리 셀에 대해서 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
기준 전위를 발생시키는 기준 전위 발생 회로,
상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜 고전위를 생성하는 승압 회로,
상기 고전위를 전원 전위보다도 낮은 레벨에 시프트하여 중간 전위를 생성하는 레벨 시프트 회로, 및
상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
를 포함하고, 상기 중간 전위에 응답하여 상기 기준 전위를 보정하는 데에 있다.
본 발명에 따르면, 전원 전위의 변동의 영향을 받지 않고, 전압 제어 발진 회로로부터 항상 일정한 주파수를 유지하는 발진 클럭을 얻어 승압 회로를 구동하고, 기록 동작에 있어서 메모리 셀 트랜지스터에 안정된 기록 전위를 공급할 수 있다. 또한, 전압 제어 발진 회로의 발진을 제어하는 기준 전위가 출력되는 고전위를 귀환시키는 중간 전위에 의해서 보정된다. 이 때문에, 전압 제어 발진 회로의 발진 주파수를 항상 일정하게 유지하며, 그 발진 클럭에 의해서 승압 회로를 구동함으로써 메모리 셀 트랜지스터에 안정된 기록 전위를 공급할 수 있다.
도 1은 본 발명의 제1 실시예를 나타내는 블럭도.
도 2는 제1 실시예에 따른 기록 회로의 구체적인 구성을 나타내는 회로도.
도 3은 본 발명의 제2 실시예를 나타내는 블럭도.
도 4는 제2 실시예에 따른 기록 회로의 구체적인 구성을 나타내는 회로도.
도 5는 본 발명의 제3 실시예를 나타내는 블럭도.
도 6은 제3 실시예에 따른 기록 회로의 구체적인 구성을 나타내는 회로도.
도 7은 종래의 불휘발성 반도체 메모리 장치의 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 트랜지스터
2 : 워드선
3 : 비트선
4 : 소스선
5 : 행 선택 회로
6 : 판독 제어 회로
7 : 기록 제어 회로
21, 25 : 기준 전위 발생 회로
22 : 전압 제어 발진 회로(VCO)
23, 27 : 승압 회로
24, 26 : 레벨 시프트 회로
도 1은 본 발명의 제1 실시예를 나타내는 블럭도이며, 도 7에 도시하는 불휘발성 반도체 메모리 장치에 적용한 경우를 나타내고 있다. 이 도면에서 메모리 셀 트랜지스터(1), 워드선(2), 비트선(3), 소스선(4), 행 선택 회로(5) 및 각 제어 회로(6, 7)에 대해서는 도 7과 동일하므로, 이에 대한 설명은 생략한다.
기준 전위 발생 회로(21)는 접지 전위 또는 전원 전위에 대해서 항상 일정한 전위차를 유지하는 기준 전위 Vrf를 발생시키고 전압 제어 발진 회로(22)에 공급한다. 전압 제어 발진 회로(VCO : 22)는 링 발진기이며, 그 부귀환 루프의 지연량을 기준 전위 Vrf에 응답하여 변동시킴으로서 주파수가 가변되는 발진 클럭 φc를 발생한다. 승압 회로(23)는 VCO(22)로부터의 발진 클럭 φc의 파형을 다단계에서 전원 전위로 중첩함으로써, 전원 전위보다도 높은 고전위 Vhv를 발생한다. 이 승압 회로(23)로부터 출력되는 고전위 Vhv는 기록 제어 회로(7)에 공급된다. 그리고, 고전위 Vhv는 기록 제어 회로(7)에서 기록 클럭 φW에 응답하여 추출되며, 기록 전위 Vd2로서 소스선(4)에 공급된다.
VCO(22)에서는 전원 전위 또는 접지 전위에 대해서 일정한 전위차를 유지하는 기준 전위 Vrf에 의해 발진 클럭 φc의 주파수가 일정하게 유지된다. 또한, 승압 회로(23)에서는, 발진 클럭 φc의 주파수에 의해서 전류의 공급 능력이 결정된다. 이에 따라, 기준 전위 Vrf가 소정의 레벨을 유지하고 있는 동안은 메모리 셀 트랜지스터(1)에 흐르는 기록 전류를 일정한 값으로 유지할 수 있다. 따라서, 기록 제어 회로(7)에 의한 메모리 셀 트랜지스터(1)로의 정보 기록 동작을 안정시킬 수 있다.
도 2는 도 1에 도시된 기준 전위 발생 회로(21), VCO(22) 및 승압 회로(23)의 구성의 일례를 나타내는 회로도이다.
기준 전위 발생 회로(21)는 저항(31), N 채널형 MOS 트랜지스터(32), P 채널형 MOS 트랜지스터(33) 및 N 채널형 MOS 트랜지스터(34)로 구성된다. 저항(31) 및 트랜지스터(32)가 전원 접지 간에 직렬로 접속되며, 트랜지스터(32)의 게이트가 그 접속점에 접속된다. 한 쌍의 트랜지스터(33, 34)가 전원 접지 간에 직렬로 접속되고, 트랜지스터(33)의 게이트가 그 접속점에 접속되며, 트랜지스터(34)의 게이트가 저항(31)과 트랜지스터(32)와의 접속점에 접속된다. 이 트랜지스터(33, 34)는 저항(31) 및 트랜지스터(32)에 대해서 전류 미러를 구성한다. 또한, 저항(31)과 트랜지스터(32) 간의 전위가 제1 기준 전위 Vrn로서 출력되며, 한 쌍의 트랜지스터(33, 34) 간의 전위가 제2 기준 전위 Vrp로서 출력된다.
이 기준 전위 발생 회로(21)에 의하면, 저항(31)과 트랜지스터(32)와의 저항분할에 의해서 제1 기준 전위 Vrn이 결정된다. 이 제1 기준 전위 Vrn은 접지 전위에 대해서 항상 일정한 전위차를 유지한다. 마찬가지로, 트랜지스터(33)와 트랜지스터(34)와의 저항 분할에 의해서 제2 기준 전위 Vrp가 결정된다. 이 제2 기준 전위 Vrp는 전원 전위에 대해서 항상 일정한 전위차를 유지한다.
VCO(22)는 2 개의 N 채널형 MOS 트랜지스터(41, 42) 및 2 개의 P 채널형 MOS 트랜지스터(43, 44)를 포함하는 CMOS 인버터(40)로 구성된다. 트랜지스터(41, 42) 및 트랜지스터(43, 44)가 전원 접지 간에 직렬로 접속되며, 트랜지스터(42, 43)의 게이트에 제공되는 입력에 대해서, 트랜지스터(42, 43) 간의 접속점으로부터 출력을 얻는 인버터(40)가 구성된다. 여기서, 트랜지스터(41)의 게이트에는 제1 기준 전위 Vrn이 인가되며, 트랜지스터(44)의 게이트에는 제2 기준 전위 Vrp가 인가된다. 제1 기준 전위 Vrn과 접지 전위와의 전위차 또는 제2 기준 전위 Vrp와 전원 전위와의 전위차에 의해서 인버터(40)의 지연량이 제어된다. 또한, 인버터(40)는 홀수단 직렬로 접속되며, 그 출력이 입력으로 귀환되어 링 발진기를 구성한다. 여기서, 제1 기준 전위 Vrn 및 제2 기준 전위 Vrp에 대해서는 기준 전위 발생 회로(21)에서 접지 전위 및 전원 전위와의 전위차가 각각 일정한 레벨로 유지되므로, 각 인버터(40)의 지연량도 일정하게 유지되게 된다. 이에 따라, 각 인버터(40)의 출력 또는 입력으로부터, 각 기준 전위 Vrn, Vrp의 제어에 기초해서 발진 주파수가 제어되는 발진 클럭 φc 및 그 반전 클럭 *φc이 출력된다.
승압 회로(23)는 N 채널형 MOS 트랜지스터(51), 4 개의 N 채널형 MOS 트랜지스터(52a 내지 52d), 4 개의 컨덴서(53a 내지 53d), 다이오드(54) 및 N 채널형 MOS 트랜지스터(55)로 구성된다. 트랜지스터(51)는 드레인이 전원에 접속되며, 또한 게이트가 전원에 접속된다. 직렬로 접속된 4 개의 트랜지스터(52a 내지 52d)는 1단째의 드레인이 트랜지스터(51)의 소스에 접속되며, 4 단째의 소스가 출력으로 접속된다. 4 개의 컨덴서(53a 내지 53d)는 한쪽의 단자가 각 트랜지스터(52a 내지 52d)의 드레인 및 게이트에 각각 접속되며 다른쪽의 단자가 VCO(22)에 접속된다. 여기서, 1 단째 및 3 단째의 컨덴서(53a, 53c)에 대해서는 VCO(22)의 발진 클럭 φc가 인가되며, 2 단째 및 4 단째의 컨덴서(53b, 53d)에 대해서는 반전 클럭 *φc이 인가된다. 또한, 다이오드(54)는 애노드측이 4 단째의 트랜지스터(52d)의 소스에 접속되며, 캐소드가 트랜지스터(55)의 드레인에 접속된다. 그리고, 트랜지스터(55)는 다이오드(55)의 캐소드와 접지 전위 간에 접속되며, 그 게이트가 드레인에 접속된다. 다이오드(54) 및 트랜지스터(55)에 따라 고전위 Vhv가 소정의 전위를 넘지 않도록 하는 제한기가 구성된다.
이상의 승압 회로(23)에서는 최초로 1 단째의 트랜지스터(52a)의 드레인측에 전원 전위로부터 트랜지스터(51)의 임계치 만큼 낮은 전위가 제공되며, 그 전위가 1 단째의 컨덴서(53a)에 축적된다. 이 때, 발진 클럭 φc은 로우 레벨에 있어서 1 단째 및 3 단째의 트랜지스터(52a, 52c)가 오프되어 있다. 그래서, 발진 클럭 φc 및 반전 클럭 *φc가 반전하면, 1 단째 및 3 단째의 트랜지스터(52a, 52c)가 온 함과 동시에 2 단째 및 4 단째의 트랜지스터(52b, 52d)가 오프하고, 1 단째의 컨덴서(53a)에 축적된 전위가 2 단째의 컨덴서(53b)로 옮겨진다. 이 때, 1 단째의 컨덴서(53a)에 인가되는 발진 클럭 φc이 상승하므로, 2 단째의 컨덴서(53b)에 축적되는 전위는 발진 클럭 φc의 피크치 만큼 커진다. 또한, 트랜지스터(51)는 1 단째의 컨덴서(53a)에 축적되는 전위가 전원 전위로부터 트랜지스터(51)의 임계치를 뺀 전위보다도 커지게 된 시점에서 오프하고, 전원 전위의 공급은 정지된다.
마찬가지로, 발진 클럭 φc 및 반전 클럭 *φc의 반전을 반복함으로써, 2 단째의 컨덴서(53b)로부터 4단째의 컨덴서(53d)까지 순차 전위를 옮겨 가는 동안 발진 클럭 φc 또는 반전 클럭 *φc의 피크치가 순차 가산되며, 최종적으로 4 단분의 피크치가 중첩되어 고전위 Vhv로서 출력된다. 이와 같이 해서, 얻어지는 고전위 Vhv는 발진 클럭 φc 및 반전 클럭 *φc의 피크치 및 중첩되는 단수에 의해서 결정된다. 또한, 승압 회로(23)로서의 전류 공급 능력은 발진 클럭 φc 및 반전 클럭 *φc의 주파수에 의해서 결정된다.
또한, 출력측에 접속된 다이오드(54) 및 트랜지스터(55)는 고전위 Vhv가 다이오드(54)의 항복 전압과 트랜지스터(55)의 임계치와의 합계를 넘었을 때 접지측으로 전류를 흘리고 제한기로서 작동한다. 따라서, 고전위 Vhv에 대해서는 제한기에 의한 제한이 걸려 있어 소정의 전위를 넘는 일은 없다.
이상과 같이 해서 얻어지는 고전위 Vhv를 기록 제어 회로(7)로부터 기록 전위 Vd2로서 각 메모리 셀 트랜지스터(1)에 인가하도록 함으로써, 메모리 셀 트랜지스터(1)에 대해서는 항상 일정한 전위로 일정한 전류가 공급되게 된다.
도 3은 본 발명의 제2 실시예를 나타내는 블럭도이고, 이는 제1 실시예와 동일하며, 도 7에 도시된 불휘발성 반도체 메모리 장치에 적용한 경우를 나타내고 있다. 이 도면에서 메모리 셀 트랜지스터(1), 워드선(2), 비트선(3), 소스선(4), 행선택 회로(5) 및 각 제어 회로(6, 7)에 대해서는 도 7과 동일하며, VCO(22) 및 승압 회로(23)에 대해서는 도 1과 동일하다.
기준 전위 발생 회로(25)는 접지 전위 또는 전원 전위에 대해서 항상 일정한 전위차를 유지하는 기준 전위 Vrf를 발생하고 전압 제어 발진 회로(22)에 공급한다. 이 때, 후술하는 레벨 시프트 회로(24)로부터 공급되는 중간 전위 Vmv에 응답하고, 기준 전위 Vrf를 보정한다. VCO(22)는 링 발진기이며, 그 부귀환 루프의 지연량을 기준 전위 Vrf에 응답하여 변동시킴으로써, 주파수가 가변이 되는 발진 클럭 φc를 발생한다. 승압 회로(23)는 VCO(22)로부터의 발진 클럭 φc의 파형을 다단계로 전원 전위에 중첩함으로써, 전원 전위보다도 높은 고전위 Vhv를 발생한다. 이 승압 회로(23)로부터 출력되는 고전위 Vhv는 기록 제어 회로(7)에 공급된다. 그리고, 고전위 Vhv는 기록 제어 회로(7)에서 기록 클럭 φW에 응답하여 추출되며, 기록 전위 Vd2로서 소스선(4)에 공급된다. 레벨 시프트 회로(24)는 고전위 Vhv를 취득하고, 그 레벨을 전원 전위보다도 낮은 레벨까지 시프트함으로써 고전위 Vhv의 변동으로 추종하는 중간 전위 Vmv를 발생한다. 이 중간 전위 Vmv는 기준 전위 발생 회로(21)에 공급되며 기준 전위 Vrf를 보정한다.
VCO(22)에서는 전원 전위 또는 접지 전위에 대해서 일정한 전위차를 유지하는 기준 전위 Vrf에 의해 발진 클럭 φc의 주파수가 일정하게 유지되어 있다. 또한, 승압 회로(23)에서는 발진 클럭 φc의 주파수에 의해서 전류의 공급 능력이 결정된다. 이에 따라, 기준 전위 Vrf가 소정의 레벨을 유지하고 있는 동안은 메모리 셀 트랜지스터(1)에 흐르는 기록 전류를 일정한 값으로 유지할 수 있다. 기준 전위 발생 회로(21)에서는, 고전위 Vhv에 추종하여 변동하는 중간 전위 Vmv에 의해 기준 전위 Vrf를 보정하도록 하고 있으며, 고전위 Vhv가 저하할 때는 VCO(22)의 발진 클럭 φc의 주파수를 높게하도록 귀환 제어가 작동한다. 고전위 Vhv의 레벨이 저하하는 것은 승압 회로(23)의 전류 공급 능력이 부족한 경우이며, 승압 회로(23)를 구동하는 발진 클럭 φc의 주파수를 높게 하는 것과 같은 귀환 제어를 걸면 고전위 Vhv를 일정하게 유지할 수 있다.
도 4는 도 3에 도시된 VCO(22), 승압 회로(23), 레벨 시프트 회로(24) 및 기준 전위 발생 회로(25)의 구성의 일례를 나타내는 회로도이다. 여기서, VCO(22) 및 승압 회로(23)에 대해서는 도 2와 동일하므로 설명은 생략한다.
기준 전위 발생 회로(25)는 P 채널형 MOS 트랜지스터(71, 72), N 채널형 MOS 트랜지스터(73, 74)로 구성된다. 트랜지스터(71, 73)가 전원 접지 간에 직렬로 접속되며, 트랜지스터(73)의 게이트에 레벨 시프트 회로(24)로부터의 중간 전위 Vmv가 인가된다. 트랜지스터(71)의 게이트가 트랜지스터(71, 73)의 접속점에 접속되며, 그 접속점의 전위가 제1 기준 전위 Vrp로서 출력된다. 또한, 트랜지스터(72, 74)가 전원 접지 간에 직렬로 접속되며, 트랜지스터(72)의 게이트에 제1 기준 전위 Vrp가 인가된다. 트랜지스터(74)의 게이트가 트랜지스터(72, 74)의 접속점에 접속되며 그 접속점의 전위가 제2 기준 전위 Vrn으로서 출력된다.
레벨 시프트 회로(24)는 2 개의 저항(61, 62) 및 N 채널형 MOS 트랜지스터(63)로 구성된다. 저항(61, 62) 및 트랜지스터(63)가 전원 접지 간에 직렬로 접속됨과 동시에 트랜지스터(63)의 게이트에 승압 회로(23)로부터의 고전위 Vhv가 인가되고, 저항(61, 62)의 접속점으로부터 중간 전위 Vmv가 추출된다. 또한, 트랜지스터(63)는 고내압 구조를 갖으며, 고전위 Vhv를 게이트로 받을 때에도 전류 누설이 생기지 않도록 하고 있다. 또한, 저항(61, 62)의 저항값에 대해서는 트랜지스터(63)의 게이트에 인가되는 고전위 Vhv에 대해서 접지 전위로부터 전원 전위 간에 중간 전위 Vmv를 추출할 수 있도록 설정한다.
이상의 레벨 시프트 회로(24)에서는 고전위 Vhv가 저하하면, 그 저하에 따라서 중간 전위 Vmv가 상승하게 된다. 그리고, 그 중간 전위 Vmv를 기준 전위 발생 회로(25)에 공급하도록 하고 있다. 이 때, 기준 전위 발생 회로(25)에서는 중간 전위 Vmv의 상승에 따라 제1 기준 전위 Vrp가 저하함과 동시에, 제2 기준 전위 Vrn가 상승한다. 이에 따라, VCO(22)의 각 인버터(40)의 지연량이 짧아지면 발진 클럭 φc 및 반전 클럭 *φc의 주파수가 커지며, 결과적으로 승압 회로(23)의 전류 공급 능력이 커지게 되어 저하한 고전위 Vhv의 레벨이 보상된다.
도 5는 본 발명의 제3 실시예를 나타내는 블럭도이고 이는 제1 실시예와 동일하며, 도 7에 도시된 불휘발성 반도체 메모리 장치에 적용한 경우를 나타내고 있다. 이 도면에서 메모리 셀 트랜지스터(1), 워드선(2), 비트선(3), 소스선(4), 행 선택 회로(5) 및 각 제어 회로(6, 7)에 대해서는 도 7과 동일하며, 기준 전위 발생 회로(21) 및 VCO(22)는 도 1과 동일하다.
기준 전위 발생 회로(21)는 접지 전위 또는 전원 전위에 대해서 항상 일정한 전위차를 유지하는 기준 전위 Vrf를 발생하고, 전압 제어 발진 회로(22)에 공급한다. 이 때, 후술하는 레벨 시프트 회로(26)로부터 공급되는 중간 전위 Vmv에 응답하고 기준 전위 Vrf를 보정한다. VCO(22)는 링 발진기이며, 그 부귀환 루프의 지연량을 기준 전위 Vrf에 응답하여 변동시킴으로써, 주파수가 가변이 되는 발진 클럭 φc를 발생한다. 승압 회로(27)는 VCO(22)로부터의 발진 클럭 φc의 파형을 다단계로 전원 전위에 중첩함으로써, 전원 전위보다도 높은 고전위 Vhv를 발생한다. 이 승압 회로(23)로부터 출력되는 고전위 Vhv는 기록 제어 회로(7)에 공급된다. 그리고, 고전위 Vhv는 기록 제어 회로(7)에서 기록 클럭 φW에 응답하여 추출되며, 기록 전위 Vd2로서 소스선(4)에 공급된다. 레벨 시프트 회로(26)는 고전위 Vhv를 취득하고, 그 레벨을 전원 전위보다도 낮은 레벨까지 시프트함으로써 고전위 Vhv의 변동에 추종하는 중간 전위 Vmv를 발생한다. 이 중간 전위 Vmv는 승압 회로(27)에 공급되며 승압 회로(27) 내의 승압 전의 초기 전위를 설정한다.
VCO(22)에서는 전원 전위 또는 접지 전위에 대해서 일정한 전위차를 유지하는 기준 전위 Vrf에 의해 발진 클럭 φc의 주파수가 일정하게 유지되어 있다. 또한, 승압 회로(27)에서는 발진 클럭 φc의 주파수에 의해서 전류의 공급 능력이 결정된다. 이에 따라, 기준 전위 Vrf가 소정의 레벨을 유지하고 있는 동안은 메모리 셀 트랜지스터(1)에 흐르는 기록 전류를 일정한 값으로 유지할 수 있다. 이 때, 승압 회로(27)에서는 중간 전위 Vmv에 의해서 결정되는 초기 전위에 발진 클럭 φc의 피크치를 중첩하도록 하고 있으므로, 중간 전위 Vmv가 저하할 때 초기 전위가 상승하도록 설정함으로써 고전위 Vhv의 저하를 보상할 수 있다.
도 6은 도 5에 도시하는 기준 전위 발생 회로(21), VCO(22), 레벨 시프트 회로(26) 및 승압 회로(27)의 구성의 일례를 나타내는 회로도이다. 여기서, 기준 전위 발생 회로(21) 및 VCO(22)는 도 2와 동일하여 설명은 생략한다.
승압 회로(27)는 N 채널형 MOS 트랜지스터(81), 4 개의 N 채널형 MOS 트랜지스터(82a 내지 82d), 4 개의 컨덴서(83a 내지 83d), 다이오드(84) 및 N 채널형 MOS 트랜지스터(85)로 구성된다. 트랜지스터(81)는 게이트에 후술하는 레벨 시프트 회로(26)로부터의 중간 전위 Vmv가 인가되며, 드레인이 전원에 접속된다. 직렬로 접속된 4 개의 트랜지스터(82a 내지 82d)는 1 단째의 드레인이 트랜지스터(81)의 소스에 접속되며, 4 단째의 소스가 출력으로 접속된다. 4 개의 컨덴서(83a 내지 83d)는 한쪽의 단자가 각 트랜지스터(82a 내지 82d)의 드레인 및 게이트에 각각 접속되며 다른쪽의 단자가 VCO(22)에 접속된다. 여기서, 1 단째 및 3 단째의 컨덴서(83a, 83c)에 대해서는 VCO(22)의 발진 클럭 φc가 인가되며, 2 단째 및 4 단째의 컨덴서(83b, 83d)에 대해서는 반전 클럭 *φc가 인가된다. 또한, 다이오드(84)에서는 애노드측이 4 단째의 트랜지스터(82d)의 소스에 접속되며, 캐소드가 트랜지스터(85)의 드레인에 접속된다. 그리고, 트랜지스터(85)는 다이오드(85)의 캐소드와 접지 전위 간에 접속되며, 그 게이트가 드레인에 접속된다. 다이오드(84) 및 트랜지스터(85)에 의해서 고전위 Vhv가 소정의 전위를 넘지 않도록 하는 제한기가 구성된다.
이상의 승압 회로(26)에서는 최초로 1 단째의 트랜지스터(82a)의 드레인측에 중간 전위 Vmv로부터 트랜지스터(81) 임계치 만큼 낮은 전위가 인가되며, 그 전위가 1 단째의 컨덴서(83a)에 축적된다. 이 때, 발진 클럭 φc는 로우 레벨에 있으며, 1 단째 및 3 단째의 트랜지스터(82a, 82c)는 오프되어 있다. 그래서, 발진 클럭 φc 및 반전 클럭 *φc가 반전하면, 1 단째 및 3 단째의 트랜지스터(82a, 82c)가 온함과 동시에 2 단째 및 4 단째의 트랜지스터(82b, 82d)가 오프하고, 1 단째의 컨덴서(83a)에 축적된 전위가 2 단째의 컨덴서(83b)로 옮겨진다. 이 때, 1 단째의 컨덴서(83a)에 인가되는 발진 클럭 φc이 상승하므로, 2 단째의 컨덴서(83b)에 축적되는 전위는 발진 클럭 φc의 피크치 만큼 커진다. 또한, 트랜지스터(81)는 1 단째의 컨덴서(83a)에 축적되는 전위가 전원 전위로부터 트랜지스터(81)의 임계치를 뺀 전위보다도 커지게 된 시점에서 오프하고, 전원 전위의 공급은 정지된다.
마찬가지로, 발진 클럭 φc 및 반전 클럭 *φc의 반전을 반복함으로써 2 단째의 컨덴서(83b)로부터 4 단째의 컨덴서(83d)까지 순차적으로 전위를 옮겨가는 동안에 발진 클럭 φc 또는 반전 클럭 *φc의 피크치가 순차 가산되며, 최종적으로 4 단분의 피크치가 중첩되어 고전위 Vhv로서 출력된다. 이와 같이 해서 얻어지는 고전위 Vhv는 발진 클럭 φc 및 반전 클럭 *φc의 피크치 및 중첩되는 단수에 의해서 결정된다. 또한, 승압 회로(27)로서의 전류 공급 능력은 발진 클럭 φc 및 반전 클럭 *φc의 주파수에 의해서 결정된다.
또한, 출력측에 접속된 다이오드(84) 및 트랜지스터(85)는 고전위 Vhv가 다이오드(84)의 항복 전압과 트랜지스터(85)의 임계치와의 합계를 넘을 때에 접지측으로 전류를 흘려 제한기로서 작동한다. 따라서, 고전위 Vhv에 대해서는 제한기에 의한 제한이 걸리게 되며, 소정의 전위를 넘는 일은 없다.
레벨 시프트 회로(26)는 2 개의 저항(91, 92) 및 N 채널형 MOS 트랜지스터(93)로 구성된다. 저항(91, 92) 및 트랜지스터(93)가 전원 접지 간에 직렬로 접속됨과 동시에, 트랜지스터(93)의 게이트에 승압 회로(27)로부터의 고전위 Vhv가 인가되며, 저항(91, 92)의 접속점으로부터 중간 전위 Vmv가 추출된다. 또한, 트랜지스터(93)는 고내압 구조를 갖으며, 고전위 Vhv를 게이트에 받았을 때에도 전류 누설이 생기지 않도록 하고 있다. 또한, 저항(91, 92)의 저항값에 대해서는, 트랜지스터(93)의 게이트에 인가되는 고전위 Vhv에 대해서 접지 전위로부터 전원 전위 간에서 중간 전위 Vmv를 추출할 수 있도록 설정한다.
이상의 레벨 시프트 회로(26)에서는 고전위 Vhv가 저하하면, 그 저하에 따라서 중간 전위 Vmv가 상승하게 된다. 그리고, 그 중간 전위 Vmv를 승압 회로(27)의 트랜지스터(81)에 공급하도록 하고 있다. 이 때, 승압 회로(27)에서는 트랜지스터(81)의 게이트에 인가되는 중간 전위 Vmv의 상승에 의해서 초기 전위가 커지며 그 만큼만 고전위 Vhv도 커진다. 따라서, 저하한 고전위 Vhv의 레벨이 보상된다.
이상의 실시예에서는 메모리 셀 트랜지스터(1)를 1 열만 배치한 경우를 예시하고 있으나, 메모리 셀 트랜지스터(1)에 대해서는 비트선(3)과 함께 복수열 배치하도록 해도 좋다. 그 경우, 워드선(2) 및 소스선(4)에 대해서는 각 열에서 동일행이 공통으로 접속되며, 모든 열에서 동일 행의 메모리 셀 트랜지스터(1)가 동시에 선택되도록 된다.
본 발명에 따르면, 전압 제어 발진 회로의 발진 클럭의 주파수가 일정하게 유지되며, 이 발진 클럭에 의해서 구동되는 승압 회로의 전류 공급 능력이 일정하게 유지된다. 따라서, 메모리 셀 트랜지스터에 대해서, 항상 일정한 전위로 일정한 전류를 공급하여 정보의 기록을 행할 수 있다.

Claims (7)

  1. 메모리 셀에 대해서 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
    특정한 전위에 대해서 일정한 전위차를 유지하는 기준 전위를 발생하는 기준 전위 발생 회로,
    상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
    상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜 고전위를 생성하는 승압 회로, 및
    상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  2. 제1항에 있어서, 상기 승압 회로는,
    직렬 접속된 복수의 트랜지스터, 및
    한쪽 단자가 상기 복수의 트랜지스터의 게이트 및 드레인에 각각 접속된 복수의 컨덴서
    를 포함하고,
    상기 복수의 트랜지스터의 홀수단째 접속된 상기 컨덴서의 다른쪽의 단자에 상기 전압 제어 발진기의 발진 클럭을 인가하고, 짝수단째에 접속된 상기 컨덴서의 다른쪽 단자에 상기 전압 제어 발진기의 발진 클럭의 반전 클럭을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  3. 제2항에 있어서, 상기 승압 회로는 상기 복수의 트랜지스터의 최종단의 소스측에 접지 전위에 대해서 역방향으로 접속된 다이오드를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  4. 메모리 셀에 대해서 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
    기준 전위를 발생하는 기준 전위 발생 회로,
    상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
    상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜 고전위를 생성하는 승압 회로,
    상기 고전위를 전원 전위보다도 낮은 레벨로 시프트하여 중간 전위를 생성하는 레벨 시프트 회로, 및
    상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
    를 포함하고,
    상기 중간 전위에 응답하여 상기 기준 전위를 보정하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  5. 제4항에 있어서, 상기 기준 전위 발생 회로는,
    전원 접지 간에 직렬로 접속된 한쌍의 트랜지스터를 포함하고,
    상기 한쌍의 트랜지스터의 한쪽의 게이트에 상기 중간 전위를 인가함과 동시에 상기 한쌍의 트랜지스터의 접속점의 전위를 상기 기준 전위로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  6. 메모리 셀에 대해서 전원 전위보다도 높은 전위를 공급하고, 메모리 셀에 원하는 정보를 기록하는 반도체 메모리 장치의 기록 회로에 있어서,
    기준 전위를 발생하는 기준 전위 발생 회로,
    상기 기준 전위에 응답하여 발진 주파수를 변동시키는 전압 제어 발진 회로,
    상기 전압 제어 발진 회로의 발진 클럭을 다단계로 중합시켜서 고전위를 생성하는 승압 회로,
    상기 고전위를 전원 전위보다도 낮은 레벨로 시프트하여 중간 전위를 생성하는 레벨 시프트 회로, 및
    상기 고전위를 기록 클럭에 응답하여 메모리 셀에 공급하는 제어 회로
    를 포함하고,
    상기 중간 전위에 응답하여 상기 승압 회로의 초기 전위를 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
  7. 제6항에 있어서, 상기 승압 회로는,
    직렬 접속된 복수의 제1 트랜지스터,
    한쪽의 단자가 상기 복수의 트랜지스터의 게이트 및 드레인에 각각 접속된 복수의 컨덴서, 및
    상기 복수의 제1 트랜지스터의 초단에 일정한 전위를 공급하는 제2 트랜지스터
    를 포함하고,
    상기 복수의 제1 트랜지스터의 홀수단째에 접속된 상기 컨덴서의 다른쪽의 단자에 상기 전압 제어 발진기의 발진 클럭을 인가하고,
    짝수단째에 접속된 상기 컨덴서의 다른쪽의 단자에 상기 전압 제어 발진기의 발진 클럭의 반전 클럭을 인가함과 동시에 상기 중간 전위를 상기 제2 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 기록 회로.
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