JP2005304297A - チャージポンピング効率を維持する高電圧発生回路 - Google Patents

チャージポンピング効率を維持する高電圧発生回路 Download PDF

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Abstract

【課題】チャージポンピング効率を維持する高電圧発生回路を提供する。
【解決手段】複数のポンプ段を通じてポンピング及びプリチャージングによりチャージポンピングされたノードが高電圧にディスチャージされる高電圧発生回路。電源電圧レベルがチャージポンピングされたノードの電圧レベルより高い場合に、チャージポンピングされたノードは電源電圧レベルにプリチャージされてポンピング効率が増加する。電源電圧レベルがチャージポンピングされたノードの電圧レベルより低い場合には、チャージポンピングされたノードと電源電圧との間の経路が遮断され、チャージポンピングされたノードのレベルが維持されてポンピング効率が維持される。
【選択図】図５

Description

本発明は、半導体集積回路に係り、特に、低電源電圧でもチャージポンピング効率を維持する高電圧発生回路に関する。
最近、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけるメモリセルの高密度化及び小型化と共に外部電源電圧、例えば、電源電圧ＶＤＤの電圧レベルが５Ｖから約１．８Ｖまたは１．５Ｖまで低下する。そのように、電源電圧ＶＤＤが約１．５Ｖまで低下した場合に、高電圧発生回路は３．０Ｖ以上の高電圧を発生する必要がある。高電圧は、ワード線、ビット線及びセンスアンプに提供される。低い外部電源電圧でセンスアンプが動作される場合、センスアンプの動作速度が遅くなるため、センスアンプを高電圧で動作させる必要がある。また、ビット線のプリチャージ及びメモリセルの記録動作を高速で行なうために、それらのトランジスタの動作を制御するゲート電圧を昇圧しておく必要がある。
そのような高電圧を発生させるブースト回路が特許文献１に記載されている。図１は、前記特許文献１のブースト回路を示す。図１を参照すれば、ブースト回路５００は、２つのポンプ回路５０４ａ、５０４ｂを含み、一度に一つのポンプ回路５０４ａまたは５０４ｂがブースト回路５００の出力ノードＶＣＣＰを駆動するようにインターリーブするように動作する。一つのブーストブースト回路（例えば、５０４ｂ）により出力ノードＶＣＣＰを駆動した後に、二つのポンプ回路５０４ａ、５０４ｂは、一つのポンプ回路５０４ａのブーストノード５２２ａが他のポンプ回路５０４ｂのブーストノード５２２ｂの剰余チャージを受信するために互いに連結される。それにより、一つのポンプ回路５０４ｂのブーストノード５２２ｂの剰余チャージが他のポンプ回路５０４ａのブーストノード５２２ａにディスチャージされるため、結果的に、ブースト回路５００の全体チャージが保存されるため、ブースト回路５００の出力電流が維持されて電力消耗を減らす効果をもたらす。
そして、追加的に、ブーストノード５２２ａ、５２２ｂは、電源電圧ＶＣＣレベルにプリチャージされるが、図２に示されたように、Ｐ２Ｂ２信号のハイレベル区間であるｔ２〜ｔ３時間の間にプリチャージトランジスタ５２４ａがターンオンされて、ブーストノード５２２ａは電源電圧ＶＣＣレベルにプリチャージされる。
その区間で、低電源電圧ＶＣＣ化傾向によって電源電圧ＶＣＣのレベルが１．５Ｖ以下に低くなり、電源電圧ＶＣＣのレベルがブーストノード５２２ａ、５２２ｂの電圧レベルより低くなる場合、すなわち、ブーストノード５２２ａ、５２２ｂの電圧レベル（図２ではＰ１Ａ波形）が電源電圧ＶＣＣレベルより高い場合に、プリチャージトランジスタ５２４ａを通じてブーストノード５２２ａから電源電圧ＶＣＣの方に電流経路が形成されて、ブーストノード５２２ａの電圧レベルが電源電圧ＶＣＣレベルに低下する。それにより、ブースト回路５００は、出力ノードＶＣＣＰを高電圧にするためのポンピング効率が低下するという問題点がある。
したがって、低電源電圧でもポンピング効率を維持する高電圧発生回路及びその発生方法の存在が要求される。
米国特許第６，４１４，８８２号明細書
本発明の目的は、高電源電圧ではポンピング効率を向上させ、低電源電圧ではポンピング効率を維持する高電圧発生回路を提供するところにある。
前記目的を達成するために本発明の一面に係る高電圧発生回路は、第１プリチャージ信号に応答して第１ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して第１ブーストノードをブーストさせる第１ポンプ回路と、第１プリチャージ信号に応答して第２ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して第２ブーストノードをブーストさせ、第２プリチャージ信号に応答して第３ブーストノードをプリチャージさせ、第２ポンピング信号に応答して第３ブーストノードをブーストさせる第２ポンプ回路と、第３ポンピング信号に応答して第４ブーストノードをブーストさせ、電源電圧レベルにはプリチャージしない第３ポンプ回路と、第１スイッチング信号に応答して第２ブーストノードを第３ブーストノードに連結させる第１スイッチ部と、第１スイッチング信号に応答して前記第１ブーストノードを前記第４ブーストノードに連結させる第２スイッチ部と、第２スイッチング信号に応答して第３ブーストノードを第４ブーストノードに連結させる第３スイッチ部と、第３スイッチング信号に応答して第４ブーストノードを出力端子に連結させる第４スイッチ部とを含む。
本発明の好ましい態様に係る第３ポンプ回路は、電源電圧と第４ブーストノードとの間に連結されるキーパーを更に含む。キーパーは、抵抗または幅より長さが長いトランジスタより構成できる。
本発明の更に好ましい態様に係る第３ポンプ回路は、プリチャージ制御信号に応答して第４ブーストノードを選択的にプリチャージさせる制御部を更に含む。制御部は、第３プリチャージ信号に応答して第１連結点を接地電圧レベルにリセットさせる第１ ＮＭＯＳトランジスタと、第３プリチャージ信号を入力して所定の時間を遅延させる遅延部と、第３プリチャージ信号に応答して電源電圧レベルと第４ブーストノードレベルとを比較する比較部と、電源電圧と第１連結点との間に連結され、比較部の出力にゲーティングされるＰＭＯＳトランジスタと、遅延された第３プリチャージ信号に応答して第１連結点のレベルをラッチするフリップフロップと、フリップフロップ出力及び前記第３プリチャージ信号を入力するＮＯＲゲートと、ＮＯＲゲート出力をブースティングするキャパシタと、電源電圧と第４ブーストノードとの間に連結され、キャパシタ出力にゲーティングされる第２ ＮＭＯＳトランジスタとを含む。
本発明の更に好ましい態様に係る第３ポンプ回路は、電源電圧レベルと出力電圧レベルとを比較して第４ブーストノードを所定の電圧レベルにプリチャージさせるチャージ補償部を更に含む。チャージ補償部は、電源電圧に一端が連結される第１抵抗と、出力電圧に一端が連結される第２抵抗と、第２抵抗の一端と接地電圧との間に連結される第３抵抗と、第１抵抗の他端と第２抵抗の他端とを入力する第１比較器と、第１抵抗の他端と第１比較器の出力との間に連結される第４抵抗と、第１比較器の出力と第４ブーストノードとを入力する第２比較器と、出力電圧にそのソースが連結され、第４ブーストノードにそのドレインが連結され、第２比較器の出力にそのゲートが連結されるＮＭＯＳトランジスタとを含む。
本発明の高電圧発生回路によれば、電源電圧レベルが低くなる傾向によって電源電圧レベルよりチャージポンピングされたノードの電圧レベルが高い場合、チャージポンピングされたノードと電源電圧との間の経路を遮断させることによりチャージポンピングされたノードのレベルを維持させる。それにより、高電圧発生回路のポンピング効率が維持される。また、プリチャージ区間の間にチャージポンピングされたノードの電圧レベルを一定に維持させるため、その後のポンピング区間でのポンピング動作時にポンピング効率が維持される。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付図面を参照して本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図３は、本発明の高電圧発生回路を概念的に説明する図面である。これを参照すれば、高電圧発生回路は、３段ポンプ回路３１０、３２０、３３０を含み、各ポンプ回路３１０、３２０、３３０は、順次にポンピング動作されて最終的に高電圧ＶＰＰを発生させる。ポンプ回路３１０、３２０、３３０は、キャパシタＣ３１０、Ｃ３１２、Ｃ３２０、Ｃ３３０とスイッチＳ３１０、Ｓ３１２、Ｓ３１４、Ｓ３１６、Ｓ３２０、Ｓ３３０、Ｓ３４０とより構成されて、電源電圧ＶＤＤの約２倍または３倍の電圧レベルで各ブーストノードＮ３１０、Ｎ３１２、Ｎ３２０、Ｎ３３０をブーストさせる。
第１ポンプ回路３１０は、第１ポンピング信号ＰＭＰ１により第１ブーストノードＮ３１０を駆動し、第２ポンプ回路３２０は、第１及び第２ポンピング信号ＰＭＰ１、ＰＭＰ２により第２及び第３ブーストノードＮ３１２、Ｎ３２０を駆動し、第３ポンプ回路３３０は、第３ポンピング信号ＰＭＰ３により第４ブーストノードＮ３３０を駆動する。第１ポンピング信号ＰＭＰ１は、それぞれ第１キャパシタＣ３１０と第２キャパシタＣ３１２とを通じて第１ブーストノードＮ３１０と第２ブーストノードＮ３１２のチャージ増加に使用される。第２ポンピング信号ＰＭＰ２は、第３キャパシタＣ３２０を通じて第３ブーストノードＮ３２０のチャージ増加に使用され、第３ポンピング信号ＰＭＰ３は、第４キャパシタＣ３３０を通じて第４ブーストノードＮ３３０のチャージ増加に使用される。
第２ブーストノードＮ３１２は、スイッチＳ３１４を通じて第３ブーストノードＮ３２０と連結されて第３ブーストノードＮ３２０のチャージを更に増加させる。第１及び第３ブーストノードＮ３１０、Ｎ３２０は、スイッチＳ３１６、Ｓ３３０を通じて第４ブーストノードＮ３３０と連結されて第４ブーストノードＮ３３０のチャージを更に増加させる。第４ブーストノードＮ３３０のチャージは、スイッチＳ３４０を通じて高電圧ＶＰＰで発生される。そして、第１ブーストノードＮ３１０と第３ブーストノードＮ３２０とは、各スイッチＳ３１０、Ｓ３１２、Ｓ３１４、Ｓ３２０を通じて電源電圧ＶＤＤレベルにプリチャージされる。
図３の高電圧発生回路のポンピング動作は、図４のタイミングダイヤグラムで説明される。図４を参照すれば、メモリ装置のローサイクル時間ｔＲＣにポンピング動作とプリチャージ動作とが行われる。第１ポンピング段階は、ｔ１〜ｔ２の時間と定義され、第２ポンピング段階は、ｔ２〜ｔ３の時間と定義され、第３ポンピング段階は、ｔ３〜ｔ４の時間と定義される。そして、ｔ４時間〜ｔ５の時間はプリチャージ区間と定義される。第１ポンピング段階で、第１ポンピング信号ＰＭＰ１に応答して第１キャパシタＣ３１０と第２キャパシタＣ３１２とによるポンピング動作が行われる。第２ポンピング段階で、第２ポンピング信号ＰＭＰ２に応答して第３キャパシタＣ３２０によるポンピング動作が行われ、第３ポンピング段階で、第３ポンピング信号ＰＭＰ３に応答して第４キャパシタＣ３３０によるポンピング動作が行われる。そして、ｔ２時間以後のｔ５時間にそれぞれのスイッチＳ３１０、Ｓ３１２により第１ブーストノードＮ３１０と第２ブーストノードＮ３１２とが電源電圧ＶＤＤレベルにプリチャージされ、ｔ３時間以後のｔ５時間にスイッチＳ３２０により第３ブーストノードＮ３２０が電源電圧ＶＤＤレベルにプリチャージされる。
図５は、本発明の第１実施形態に係る高電圧発生回路を説明する具体的な回路ダイヤグラムである。これを参照すれば、第１ポンプ回路３１０でノードＮ５０２及びノードＮ３１０は、それぞれＶＤＤ電源にダイオード連結されたトランジスタ５０６、５０８により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされる。ノードＮ５０２は、ＶＤＤレベルのハイレベルの第１プリチャージ信号Ｐ１に連結された５０２キャパシタによりブーストされる。ノードＮ３１０はＶＤＤに連結され、ブーストされたノードＮ５０２にゲーティングされるトランジスタＳ３１０を通じて更にプリチャージされる。そして、ノードＮ３１０は、ＶＤＤレベルのハイレベルの第１ポンピング信号ＰＭＰ１に連結されるキャパシタＣ３１０によってブーストされる。
第２ポンプ回路３２０でノードＮ３１２は、ＶＤＤ電源にダイオード連結されたトランジスタ５１０によって少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされる。ＶＤＤ電源に連結され、ブーストされたノードＮ３１２にゲーティングされるトランジスタ５０４により更にプリチャージされたノードＮ５０２がゲートに連結されるトランジスタＳ３１２によって、ノードＮ３１２は更にプリチャージされる。そして、ノードＮ３１２は、第１ポンピング信号ＰＭＰ１に連結されたキャパシタＣ３１２によってブーストされる。
ノードＮ５１６は、ＶＤＤ電源にダイオード連結されたトランジスタ５１４により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、ノードＮ５０２にゲーティングされるトランジスタ５１２により更にプリチャージされる。そして、ノードＮ５１６は、ＶＤＤ電圧レベル以上の高電圧の第１スイッチング信号Ｓ１に連結されたキャパシタ５１６によりブーストされる。ブーストされたノードＮ５１６にゲーティングされるトランジスタＳ３１４、Ｓ３１６を通じて、ノードＮ３１２及びノードＮ３１０のチャージをそれぞれノードＮ３２０及びノードＮ３３０に伝達する。
ノードＮ５１８は、ＶＤＤ電源にダイオード連結されたトランジスタ５２２により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、ノードＮ３２０にゲーティングされるトランジスタ５２０により更にプリチャージされる。そして、ノードＮ５１８は、ＶＤＤレベルのハイレベルの第２プリチャージ信号Ｐ２に連結されるキャパシタＣ３１０によってブーストされる。
ノード３２０は、ＶＤＤ電源にダイオード連結されたトランジスタ５２４により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、ブーストされたノードＮ５１８にゲーティングされるトランジスタ５２３により更にプリチャージされる。そして、ノードＮ３２０は、ＶＤＤレベルのハイレベルの第２ポンピング信号ＰＭＰ２に連結されるキャパシタＣ３２０によりブーストされる。
ノードＮ５３０は、ＶＤＤ電源にダイオード連結されたトランジスタ５２８により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、ブーストされたノードＮ５１８にゲーティングされるトランジスタ５２６により更にプリチャージされる。そして、ノードＮ５３０は、ＶＤＤレベル以上の高電圧の第２スイッチング信号Ｓ２に連結されるキャパシタ５３０によってブーストされる。ブーストされたノードＮ５３０にゲーティングされるトランジスタＳ３３０により、ノードＮ３２０のチャージはノードＮ３３０に伝えられる。
第３ポンプ回路３３０でノードＮ５３２は、ＶＤＤ電源にダイオード連結されたトランジスタ５３６により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、且つブーストされたノードＮ３３０にゲーティングされるトランジスタ５３４により更にプリチャージされる。そして、ノードＮ５３２は、ＶＤＤレベルのハイレベルの第３プリチャージ信号Ｐ３に連結されるキャパシタ５３２によりブーストされる。
ノードＮ５４６は、ＶＤＤ電源にダイオード連結されたトランジスタ５４２により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされ、ＶＤＤ電源に連結され、ブーストされたノードＮ５３２にゲーティングされるトランジスタ５４０により更にプリチャージされる。そして、ノード５４６は、ＶＤＤレベル以上の高電圧のハイレベルの第３スイッチング信号Ｓ３に連結されるキャパシタ５４６によりブーストされる。ブーストされたノード５４６のチャージは、ノードＮ５３２にゲーティングされるトランジスタ５４４によりノードＮ３３０に伝えられる。
ノードＮ３３０は、ＶＤＤ電源にダイオード連結されたトランジスタ５３８により少なくともＶＤＤ−Ｖｔ電圧レベルにプリチャージされる。そして、ノードＮ３３０は、ＶＤＤレベルのハイレベルの第３ポンピング信号ＰＭＰ３に連結されるキャパシタＣ３３０によりブーストされる。ノードＮ３３０のチャージは、ブーストされたノードＮ５４６にゲーティングされるトランジスタＳ３４０により高電圧ＶＰＰを駆動する。
図６Ａ及び図６Ｂは、図５の高電圧発生回路の動作タイミング図を説明する図面である。図５の高電圧発生回路と関連して図６Ａを参照すれば、ｔ１〜ｔ２の時間に、第１ポンピング信号ＰＭＰ１のハイレベルに応答してキャパシタＣ３１０によりノードＮ３１０が、そして、キャパシタＣ３１２によりノードＮ３１２がブーストされる。そして、同時に、高電圧のハイレベルである第１スイッチング信号Ｓ１に応答してターンオンされるＳ３１６トランジスタ及びトランジスタＳ３１４を通じてブーストされたノードＮ３１０及びノードＮ３１２のチャージは、それぞれノードＮ３３０及びノードＮ３２０に伝えられる。ｔ１〜ｔ２の時間は、ノードＮ３３０から見れば第１ポンピング段階となる。
ｔ２〜ｔ３の時間に、第２ポンピング信号ＰＭＰ２にハイレベルに応答してキャパシタＣ３２０によりノードＮ３２０がブーストされる。そして、同時に、高電圧のハイレベルの第２スイッチング信号Ｓ２に応答してターンオンされるトランジスタＳ３３０を通じてブーストされたノードＮ３２０のチャージはノードＮ３３０に伝えられる。ｔ２〜ｔ３の時間は、ノードＮ３３０から見れば第２ポンピング段階となる。
ｔ３〜ｔ４の時間に、第３ポンピング信号ＰＭＰ３のハイレベルに応答してキャパシタＣ３３０によりノードＮ３３０がブーストされるが、ノードＮ３３０から見れば第３ポンピング段階となる。そして、高電圧のハイレベルの第３スイッチング信号Ｓ３に応答してターンオンされるトランジスタＳ３４０を通じてブーストされたノードＮ３３０のチャージは、高電圧ＶＰＰで駆動される。
一方、ｔ２時間で、第１プリチャージ信号Ｐ１がハイレベルに上がり、ノードＮ３１０及びノードＮ３１２のそれぞれは、トランジスタＳ３１０及びトランジスタ５１２を通じてＶＤＤレベルにプリチャージされる。ｔ３時間で、第２プリチャージ信号Ｐ２がハイレベルに上がり、ノードＮ３２０は、Ｓ３２０トランジスタを通じてＶＤＤレベルにプリチャージされる。
高電圧ＶＰＰを駆動するために、ノードＮ３３０は３回のポンピング動作を経てブーストされるが、これは図６Ｂに示されている。図６を参照すれば、ノードＮ３３０は、ｔ１〜ｔ２の時間に第１ポンピング動作が、ｔ２〜ｔ３の時間に第２ポンピング動作が、そして、ｔ３〜ｔ４の時間に第３ポンピング動作が行われる。そして、ノードＮ３３０は、ｔ４〜ｔ５の時間に一定に維持される。これは、前記の図１及び図２で説明したように、ブーストノードＰ１ＡのチャージがＶＣＣＰ出力にディスチャージされた後、ＶＣＣレベルにプリチャージされる（ｔ２〜ｔ３の時間、図２）間にブーストノードＰ１Ａの電圧レベルが低電圧のＶＣＣレベルより高い場合、図６Ｂの点線で表示されたように、ブーストノードＰ１Ａの電圧レベルがＶＣＣレベルに低下した後に再びポンピング動作を行ってポンピング効率が低下する問題点を解決する。
図７は、本発明の第２実施形態に係る高電圧発生回路を説明する具体的な回路ダイヤグラムである。これを参照すれば、高電圧発生回路７００は、前記図５の高電圧発生回路と比較して、第３ポンピング回路３３０内のノードＮ３３０に所定の大きい抵抗Ｒの一端が連結されるという点で異なる。抵抗Ｒの他端は電源電圧ＶＤＤに連結される。大きい抵抗Ｒは、ノードＮ３３０から電源電圧ＶＤＤへの電流経路形成を妨害するためのキーパーとして作用する。大きい抵抗Ｒの代りに幅より長さが長いトランジスタより構成されてもよい。
高電圧発生回路７００内の残りの構成要素は、図５の構成要素等と同じ参照符号で表示されている。説明の重複を避けるために、残りの構成要素についての具体的な説明は省略される。
図８は、本発明の第３実施形態に係る高電圧発生回路を説明する図面である。これを参照すれば、高電圧発生回路８００は、図５の高電圧発生回路５００と比較して第３ポンピング回路３３０内の遅延部８１０、制御部８２０、及びプリチャージトランジスタ８３０を更に含む。
遅延部８１０は、第３プリチャージ信号Ｐ３を所定の時間遅延させて、遅延された第３プリチャージ信号Ｄ＿Ｐ３を発生する。制御部８２０は、ノードＮ３３０の電圧レベルと電源電圧ＶＤＤレベルとを比較して、その結果を遅延された第３プリチャージ信号Ｄ＿Ｐ３に応答してプリチャージ制御信号ＰＰ３を発生する。プリチャージ制御信号ＰＰ３は、電源電圧ＶＤＤとノードＮ３３０との間に連結されるプリチャージトランジスタ８３０のゲートに連結される。制御部８２０は、具体的に図９に示されている。
図９を参照すれば、制御部８２０は、電源電圧ＶＤＤが連結される基準電圧ＶｒｅｆとノードＮ３３０が連結される制御電圧Ｖｃｔｎとを比較する比較部９０１、比較部９０１の動作をイネーブルさせる第１ＰＭＯＳトランジスタ９０２及び第１ ＮＭＯＳトランジスタ９０３、比較部９０１の出力に連結される第２ＰＭＯＳトランジスタ９０４、反転された第３プリチャージ信号／Ｐ３に連結される第２ ＮＭＯＳトランジスタ９０５、遅延された第３プリチャージ信号Ｄ＿Ｐ３に応答して第２ＰＭＯＳトランジスタと第２ ＮＭＯＳトランジスタとの間の連結点Ｎ９０４のロジックレベルをラッチするフリップフロップ９０６、フリップフロップ９０６の出力と反転された第３プリチャージ信号Ｐ３とを入力するＮＯＲゲート９０７、及びＮＯＲゲート９０７の出力に連結されててプリチャージ制御信号ＰＰ３を発生させるキャパシタ９０８を含む。
第３プリチャージ信号Ｐ３のロジックローレベルである時、反転された第３プリチャージ信号／Ｐ３に応答して第２ ＮＭＯＳトランジスタ９０５がターンオンされて、ノードＮ９０４がローレベルにリセットされる。その後、第３プリチャージ信号Ｐ３がロジックハイレベルに活性化される時、第１ＰＭＯＳ及びＮＭＯＳトランジスタ９０２、９０３がターンオンされて、比較部９０１に電源電圧ＶＤＤ及び接地電圧ＶＳＳとが供給されて比較部９０１がイネーブルされる。比較部９０１の出力によって制御部８２０の動作が変わる。
まず、比較部の出力がハイレベルであれば、すなわち、基準電圧Ｖｒｅｆレベルが制御電圧Ｖｃｔｎレベルより高い場合、第２ＰＭＯＳトランジスタ９０４がターンオフされる。その時、ローレベルの反転された第３プリチャージ信号／Ｐ３に応答して第２ ＮＭＯＳトランジスタ９０５はターンオフされるため、ノードＮ９０４はリセットされたローレベルを維持する。フリップフロップ９０６は、遅延された第３プリチャージ信号Ｄ＿Ｐ３に応答してノードＮ９０４のローレベルをラッチする。ローレベルのフリップフロップ９０６出力とローレベルの反転された第３プリチャージ信号／Ｐ３とを入力するＮＯＲゲート９０７の出力はハイレベルになる。それにより、キャパシタ９０８を通じてプリチャージ制御信号ＰＰ３はハイレベルで発生する。ハイレベルのプリチャージ制御信号ＰＰ３は、プリチャージトランジスタ８３０をターンオンさせる。それは、電源電圧ＶＤＤレベルがノードＮ３３０の電圧レベルより高い時、ターンオンされたプリチャージトランジスタ８３０を通じて電源電圧ＶＤＤからノードＮ３３０への経路を形成させて、ノードＮ３３０を電源電圧ＶＤＤレベルにプリチャージさせるためである。その動作は、図１０のＡ部分に該当する。
次いで、比較部の出力がローレベルであれば、すなわち、基準電圧Ｖｒｅｆレベルが制御電圧Ｖｃｔｎレベルより低い場合、第２ＰＭＯＳトランジスタ９０４がターンオンされてノードＮ９０４はハイレベルになる。フリップフロップ９０６は、遅延された第３プリチャージ信号Ｄ＿Ｐ３に応答してノードＮ９０４のハイレベルをラッチする。ハイレベルのフリップフロップ９０６の出力を入力するＮＯＲゲート９０７の出力は、ローレベルになる。それにより、プリチャージ制御信号ＰＰ３はローレベルで発生される。ローレベルのプリチャージ制御信号ＰＰ３はプリチャージトランジスタ（図８の８３０）をターンオフさせる。それは、電源電圧ＶＤＤレベルである基準電圧ＶｒｅｆがノードＮ３３０の電圧レベルである制御電圧Ｖｃｔｎより低い時、ノードＮ３３０から電源電圧ＶＤＤへの経路形成がターンオフされたプリチャージトランジスタ８３０を通じて遮断されるということを意味する。それにより、ノードＮ３３０はディスチャージされず、その電圧レベルを維持する。その動作は、図１０のＢ部分に該当する。
図１１は、本発明の第３実施形態に係る高電圧発生回路を説明する図面である。これを参照すれば、高電圧発生回路１１００は、図５の高電圧発生回路５００と比較してチャージ補償部１１１０を更に含む。チャージ補償部１１１０は、高電圧ＶＰＰレベルと電源電圧ＶＣＣレベルとの差とノードＮ３３０の電圧レベルとを比較してノードＮ３３０へのチャージ供給を決定する。チャージ補償部１１１０は、具体的に図１２に示されている。
図１２を参照すれば、チャージ補償部１１１０は、同じ抵抗値Ｒを有する第１ないし第４抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、第１比較器１１１２、第２比較器１１１４、及びＮＭＯＳトランジスタ１１１６を含む。第１比較器１１１２の（＋）入力端子にＶＰＰ／２電圧レベルが取られ、（−）入力端子にもＶＰＰ／２電圧レベルが取られる。それにより、第１比較器１１２の出力ノードＮ１１１２は、キルヒホフ（Ｋｉｒｃｈｈｏｆｆ）の電流法則（ＫＣＬ）によってＶＰＰ−ＶＣＣレベルに取られる。第２比較器１１１４は、（＋）入力端子のＶＰＰ−ＶＣＣ電圧レベルと（−）入力端子のノードＮ３３０の電圧レベルとを比較して、その出力でＮＭＯＳトランジスタ１１１６を選択的に駆動させる。
すなわち、ノードＮ３３０の電圧レベルがＶＰＰ−ＶＣＣ電圧レベルより低い場合、第２比較器１１１４の出力はロジックハイレベルに出力される。ロジックハイレベルの第２比較器１１１４の出力に応答してＮＭＯＳトランジスタ１１１６がターンオンされて、ノードＮ３３０に高電圧ＶＰＰレベルのチャージが供給される。それに対し、ノードＮ３３０の電圧レベルがＶＰＰ−ＶＣＣ電圧レベルより高い場合、第２比較器１１１４の出力はロジックローレベルに出力されて、ＮＭＯＳトランジスタ１１１６をターンオフさせてノードＮ３３０へのチャージ供給が遮断される。
チャージ補償部１１１０の動作は、ノードＮ３３０を常にＶＰＰ−ＶＣＣレベルに維持させる。それは、プリチャージ区間にノードＮ３３０の電圧レベルを一定のレベルに維持させて、第１ないし第３ポンピング回路３１０、３２０、３３０によるポンピング動作によるポンピング効率を一定に維持させるためである。
本発明は、図示された一実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決められなくてはならない。
本発明の高電圧発生回路は、低電源電圧でもチャージポンピング効率を維持する半導体メモリ装置に関連した技術に適用できる。
従来の高電圧発生回路を説明する図である。 図１の高電圧発生回路の動作を説明するタイミングダイヤグラムである。 本発明に係る高電圧発生回路を概念的に説明する図である。 図３の高電圧発生回路の動作を説明するタイミングダイヤグラムである。 本発明の第１実施形態に係る高電圧発生回路を具体的に示した図である。 図５の高電圧発生回路の動作を説明するタイミングダイヤグラムである。 図５の高電圧発生回路の動作を説明するタイミングダイヤグラムである。 本発明の第２実施形態に係る高電圧発生回路を具体的に示した図である。 本発明の第３実施形態に係る高電圧発生回路を具体的に示した図である。 図８の制御部を具体的に示した図である。 図９の制御部動作に係るプリチャージ動作を説明する図である。 本発明の第４実施形態に係る高電圧発生回路を具体的に示した図である。 図１１のチャージ補償部を具体的に示した図である。
符号の説明
Ｎ３１０、Ｎ３１２、Ｎ３２０、Ｎ３３０、Ｎ５１８、Ｎ５３０、Ｎ５３２、Ｎ５４６…ノード
５０４、５０６、５０８、５１０、５１２、５１４、５２０、５２２、５２３、５２４、５２６、５２８、５３４、５３６、５３８、５４０、５４２、５４４、Ｓ３１０、Ｓ３１２、Ｓ３１４、Ｓ３１６、Ｓ３３０、Ｓ３４０…トランジスタ
５１６、５３０、５３２、５４６、Ｃ３１０、Ｃ３１２、Ｃ３２０、Ｃ３３０…キャパシタ
Ｓ１…第１スイッチング信号
Ｓ２…第２スイッチング信号
Ｓ３…第３スイッチング信号
Ｐ１…第１プリチャージ信号
Ｐ２…第２プリチャージ信号
Ｐ３…第３プリチャージ信号
３１０…第１ポンプ回路
３２０…第２ポンプ回路
３３０…第３ポンプ回路
ＰＭＰ１…第１ポンピング信号
ＰＭＰ２…第２ポンピング信号
ＰＭＰ３…第３ポンピング信号
ＶＤＤ…電源電圧
ＶＰＰ…高電圧

Claims (42)

  1. 第１プリチャージ信号に応答して第１ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して前記第１ブーストノードをブーストブーストさせる第１ポンプ回路と、
    前記第１プリチャージ信号に応答して第２ブーストノードを前記電源電圧レベルにプリチャージさせ、前記第１ポンピング信号に応答して前記第２ブーストノードをブーストさせ、第２プリチャージ信号に応答して第３ブーストノードをプリチャージさせ、第２ポンピング信号に応答して前記第３ブーストノードをブーストさせる第２ポンプ回路と、
    前記第３ポンピング信号に応答して第４ブーストノードをブーストさせる第３ポンプ回路と、
    第１スイッチング信号に応答して前記第２ブーストノードを第３ブーストノードに連結させる第１スイッチ部と、
    前記第１スイッチング信号に応答して前記第１ブーストノードを前記第４ブーストノードに連結させる第２スイッチ部と、
    第２スイッチング信号に応答して前記第３ブーストノードを前記第４ブーストノードに連結させる第３スイッチ部と、
    第３スイッチング信号に応答して前記第４ブーストノードを出力端子に連結させる第４スイッチ部と
    を備えることを特徴とする高電圧発生回路。
  2. 前記第１ポンプ回路は、
    前記電源電圧と前記第１ブーストノードとの間にダイオード連結された第１ ＮＭＯＳトランジスタと、
    前記第１プリチャージ信号をブースティングする第１キャパシタと、
    前記電源電圧と前記第１キャパシタ出力との間にダイオード連結された第２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１キャパシタ出力との間に連結され、前記ブーストされた第１ポンピング信号にゲーティングされる第３ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１ブーストノードとの間に連結され、前記第１キャパシタ出力にゲーティングされる第４ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第１ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  3. 前記第２ポンプ回路は、
    前記電源電圧と前記第２ブーストノードとの間にダイオード連結された第５ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第２ブーストノードをブーストさせる第３キャパシタと、
    前記電源電圧と前記第２ブーストノードとの間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第６ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間にダイオード連結された第７ ＮＭＯＳトランジスタと、
    前記第２プリチャージ信号をブースティングする第４キャパシタと、
    前記電源電圧と前記第４キャパシタ出力との間にダイオード連結された第８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第４キャパシタ出力との間に連結され、前記第３ブーストノードにゲーティングされる第９ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間に連結され、前記第４キャパシタ出力にゲーティングされる第１０ ＮＭＯＳトランジスタと、
    前記第２ポンピング信号をブースティングして前記第３ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  4. 前記第３ポンプ回路は、
    前記電源電圧と前記第４ブーストノードとの間にダイオード連結された第１１ ＮＭＯＳトランジスタと、
    前記第３プリチャージ信号をブースティングする第６キャパシタと、
    前記電源電圧と前記第６キャパシタ出力との間にダイオード連結された第１２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第６キャパシタ出力との間に連結され、前記第４ブーストノードにゲーティングされる第１３ ＮＭＯＳトランジスタと、
    前記第３ポンピング信号をブースティングして前記第４ブーストノードをブーストさせる第７キャパシタと、を備えることを特徴とする請求項１記載の高電圧発生回路。
  5. 前記第１スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１６ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  6. 前記第２スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１７ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  7. 前記第３スイッチ部は、
    前記第２スイッチング信号をブースティングする第９キャパシタと、
    前記電源電圧と前記第９キャパシタ出力との間にダイオード連結された第１８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第９キャパシタ出力との間に連結され、前記ブーストされた第２プリチャージ信号にゲーティングされる第１９ ＮＭＯＳトランジスタと、
    前記第３ブーストノードと前記第４ブーストノードとの間に連結され、前記第９キャパシタ出力にゲーティングされる第２０ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  8. 前記第４スイッチ部は、
    前記第３スイッチング信号をブースティングする第１０キャパシタと、
    前記電源電圧と前記第１０キャパシタ出力との間にダイオード連結された第２１ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１０キャパシタ出力との間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２２ ＮＭＯＳトランジスタと、
    前記第１０キャパシタ出力と前記第４ブーストノードとの間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２３ ＮＭＯＳトランジスタと、
    前記第４ブーストノードと前記出力端子との間に連結され、前記第１０キャパシタ出力にゲーティングされる第２４ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１記載の高電圧発生回路。
  9. 第１プリチャージ信号に応答して第１ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して前記第１ブーストノードをブーストさせる第１ポンプ回路と、
    前記第１プリチャージ信号に応答して第２ブーストノードを前記電源電圧レベルにプリチャージさせ、前記第１ポンピング信号に応答して前記第２ブーストノードをブーストさせ、第２プリチャージ信号に応答して第３ブーストノードをプリチャージさせ、第２ポンピング信号に応答して前記第３ブーストノードをブーストさせる第２ポンプ回路と、
    前記電源電圧と第４ブーストノードとの間に前記第４ブーストノードのフローティングを防止するキーパーが連結され、前記第３ポンピング信号に応答して第４ブーストノードをブーストさせる第３ポンプ回路と、
    第１スイッチング信号に応答して前記第２ブーストノードを第３ブーストノードに連結させる第１スイッチ部と、
    前記第１スイッチング信号に応答して前記第１ブーストノードを前記第４ブーストノードに連結させる第２スイッチ部と、
    第２スイッチング信号に応答して前記第３ブーストノードを前記第４ブーストノードに連結させる第３スイッチ部と、
    第３スイッチング信号に応答して前記第４ブーストノードを出力端子に連結させる第４スイッチ部と
    を備えることを特徴とする高電圧発生回路。
  10. 前記キーパーは、大きい抵抗より構成されることを特徴とする請求項９記載の高電圧発生回路。
  11. 前記キーパーは、幅より長さが長いトランジスタより構成されることを特徴とする請求項９記載の高電圧発生回路。
  12. 前記第１ポンプ回路は、
    前記電源電圧と前記第１ブーストノードとの間にダイオード連結された第１ ＮＭＯＳトランジスタと、
    前記第１プリチャージ信号をブースティングする第１キャパシタと、
    前記電源電圧と前記第１キャパシタ出力との間にダイオード連結された第２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１キャパシタ出力との間に連結され、前記ブーストされた第１ポンピング信号にゲーティングされる第３ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１ブーストノードとの間に連結され、前記第１キャパシタ出力にゲーティングされる第４ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第１ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  13. 前記第２ポンプ回路は、
    前記電源電圧と前記第２ブーストノードとの間にダイオード連結された第５ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第２ブーストノードをブーストさせる第３キャパシタと、
    前記電源電圧と前記第２ブーストノードとの間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第６ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間にダイオード連結された第７ ＮＭＯＳトランジスタと、
    前記第２プリチャージ信号をブースティングする第４キャパシタと、
    前記電源電圧と前記第４キャパシタ出力との間にダイオード連結された第８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第４キャパシタ出力との間に連結され、前記第３ブーストノードにゲーティングされる第９ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間に連結され、前記第４キャパシタ出力にゲーティングされる第１０ ＮＭＯＳトランジスタと、
    前記第２ポンピング信号をブースティングして前記第３ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  14. 前記第３ポンプ回路は、
    前記電源電圧と前記第４ブーストノードとの間にダイオード連結された第１１ ＮＭＯＳトランジスタと、
    前記第３プリチャージ信号をブースティングする第６キャパシタと、
    前記電源電圧と前記第６キャパシタ出力との間にダイオード連結された第１２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第６キャパシタ出力との間に連結され、前記第４ブーストノードにゲーティングされる第１３ ＮＭＯＳトランジスタと、
    前記第３ポンピング信号をブースティングして前記第４ブーストノードをブーストさせる第７キャパシタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  15. 前記第１スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１６ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  16. 前記第２スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１７ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  17. 前記第３スイッチ部は、
    前記第２スイッチング信号をブースティングする第９キャパシタと、
    前記電源電圧と前記第９キャパシタ出力との間にダイオード連結された第１８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第９キャパシタ出力との間に連結され、前記ブーストされた第２プリチャージ信号にゲーティングされる第１９ ＮＭＯＳトランジスタと、
    前記第３ブーストノードと前記第４ブーストノードとの間に連結され、前記第９キャパシタ出力にゲーティングされる第２０ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  18. 前記第４スイッチ部は、
    前記第３スイッチング信号をブースティングする第１０キャパシタと、
    前記電源電圧と前記第１０キャパシタ出力との間にダイオード連結された第２１ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１０キャパシタ出力との間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２２ ＮＭＯＳトランジスタと、
    前記第１０キャパシタ出力と前記第４ブーストノードとの間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２３ ＮＭＯＳトランジスタと、
    前記第４ブーストノードと前記出力端子との間に連結され、前記第１０キャパシタ出力にゲーティングされる第２４ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項９記載の高電圧発生回路。
  19. 第１プリチャージ信号に応答して第１ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して前記第１ブーストノードをブーストさせる第１ポンプ回路と、
    前記第１プリチャージ信号に応答して第２ブーストノードを前記電源電圧レベルにプリチャージさせ、前記第１ポンピング信号に応答して前記第２ブーストノードをブーストさせ、第２プリチャージ信号に応答して第３ブーストノードをプリチャージさせ、第２ポンピング信号に応答して前記第３ブーストノードをブーストさせる第２ポンプ回路と、
    プリチャージ制御信号に応答して前記第４ブーストノードを選択的にプリチャージさせ、前記第３ポンピング信号に応答して第４ブーストノードをブーストさせる第３ポンプ回路と、
    第１スイッチング信号に応答して前記第２ブーストノードを第３ブーストノードに連結させる第１スイッチ部と、
    前記第１スイッチング信号に応答して前記第１ブーストノードを前記第４ブーストノードに連結させる第２スイッチ部と、
    第２スイッチング信号に応答して前記第３ブーストノードを前記第４ブーストノードに連結させる第３スイッチ部と、
    第３スイッチング信号に応答して前記第４ブーストノードを出力端子に連結させる第４スイッチ部と
    を備えることを特徴とする高電圧発生回路。
  20. 前記プリチャージ制御信号は
    前記電源電圧レベルと前記第４ブーストノードレベルとを比較する制御部により発生され、
    制御部は、
    前記第３プリチャージ信号に応答して第１連結点を接地電圧レベルにリセットさせる第１ ＮＭＯＳトランジスタと、
    前記第３プリチャージ信号を入力して所定の時間を遅延させる遅延部と、
    前記第３プリチャージ信号に応答して前記電源電圧レベルと前記第４ブーストノードレベルとを比較する比較部と、
    前記電源電圧と前記第１連結点との間に連結され、前記比較部の出力にゲーティングされるＰＭＯＳトランジスタと、
    前記遅延された第３プリチャージ信号に応答して前記第１連結点のレベルをラッチするフリップフロップと、
    前記フリップフロップ出力及び前記第３プリチャージ信号を入力するＮＯＲゲートと、
    前記ＮＯＲゲート出力をブースティングするキャパシタと、
    前記電源電圧と前記第４ブーストノードとの間に連結され、前記キャパシタ出力にゲーティングされる第２ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  21. 前記第１ポンプ回路は、
    前記電源電圧と前記第１ブーストノードとの間にダイオード連結された第１ ＮＭＯＳトランジスタと、
    前記第１プリチャージ信号をブースティングする第１キャパシタと、
    前記電源電圧と前記第１キャパシタ出力との間にダイオード連結された第２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１キャパシタ出力との間に連結され、前記ブーストされた第１ポンピング信号にゲーティングされる第３ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１ブーストノードとの間に連結され、前記第１キャパシタ出力にゲーティングされる第４ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第１ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  22. 前記第２ポンプ回路は、
    前記電源電圧と前記第２ブーストノードとの間にダイオード連結された第５ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第２ブーストノードをブーストさせる第３キャパシタと、
    前記電源電圧と前記第２ブーストノードとの間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第６ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間にダイオード連結された第７ ＮＭＯＳトランジスタと、
    前記第２プリチャージ信号をブースティングする第４キャパシタと、
    前記電源電圧と前記第４キャパシタ出力との間にダイオード連結された第８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第４キャパシタ出力との間に連結され、前記第３ブーストノードにゲーティングされる第９ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間に連結され、前記第４キャパシタ出力にゲーティングされる第１０ ＮＭＯＳトランジスタと、
    前記第２ポンピング信号をブースティングして前記第３ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  23. 前記第３ポンプ回路は、
    前記電源電圧と前記第４ブーストノードとの間にダイオード連結された第１１ ＮＭＯＳトランジスタと、
    前記第３プリチャージ信号をブースティングする第６キャパシタと、
    前記電源電圧と前記第６キャパシタ出力との間にダイオード連結された第１２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第６キャパシタ出力との間に連結され、前記第４ブーストノードにゲーティングされる第１３ ＮＭＯＳトランジスタと、
    前記第３ポンピング信号をブースティングして前記第４ブーストノードをブーストさせる第７キャパシタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  24. 前記第１スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１６ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  25. 前記第２スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１７ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  26. 前記第３スイッチ部は、
    前記第２スイッチング信号をブースティングする第９キャパシタと、
    前記電源電圧と前記第９キャパシタ出力との間にダイオード連結された第１８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第９キャパシタ出力との間に連結され、前記ブーストされた第２プリチャージ信号にゲーティングされる第１９ ＮＭＯＳトランジスタと、
    前記第３ブーストノードと前記第４ブーストノードとの間に連結され、前記第９キャパシタ出力にゲーティングされる第２０ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  27. 前記第４スイッチ部は、
    前記第３スイッチング信号をブースティングする第１０キャパシタと、
    前記電源電圧と前記第１０キャパシタ出力との間にダイオード連結された第２１ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１０キャパシタ出力との間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２２ ＮＭＯＳトランジスタと、
    前記第１０キャパシタ出力と前記第４ブーストノードとの間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２３ ＮＭＯＳトランジスタと、
    前記第４ブーストノードと前記出力端子との間に連結され、前記第１０キャパシタ出力にゲーティングされる第２４ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項１９記載の高電圧発生回路。
  28. 第１プリチャージ信号に応答して第１ブーストノードを電源電圧レベルにプリチャージさせ、第１ポンピング信号に応答して前記第１ブーストノードをブーストさせる第１ポンプ回路と、
    前記第１プリチャージ信号に応答して第２ブーストノードを前記電源電圧レベルにプリチャージさせ、前記第１ポンピング信号に応答して前記第２ブーストノードをブーストさせ、第２プリチャージ信号に応答して第３ブーストノードをプリチャージさせ、第２ポンピング信号に応答して前記第３ブーストノードをブーストさせる第２ポンプ回路と、
    前記電源電圧レベルと高電圧レベルとを比較するチャージポンプ部により前記第４ブーストノードを所定の電圧レベルにプリチャージさせ、前記第３ポンピング信号に応答して第４ブーストノードをブーストさせる第３ポンプ回路と、
    第１スイッチング信号に応答して前記第２ブーストノードを第３ブーストノードに連結させる第１スイッチ部と、
    前記第１スイッチング信号に応答して前記第１ブーストノードを前記第４ブーストノードに連結させる第２スイッチ部と、
    第２スイッチング信号に応答して前記第３ブーストノードを前記第４ブーストノードに連結させる第３スイッチ部と、
    第３スイッチング信号に応答して前記第４ブーストノードを前記出力端子に連結させる第４スイッチ部と
    を備えることを特徴とする高電圧発生回路。
  29. 前記チャージ補償部は、
    前記電源電圧に一端が連結される第１抵抗と、
    前記出力端子に一端が連結される第２抵抗と、
    前記第２抵抗の一端と接地電圧との間に連結される第３抵抗と、
    前記第１抵抗の他端と前記第２抵抗の他端とを入力する第１比較器と、
    前記第１抵抗の他端と前記第１比較器の出力との間に連結される第４抵抗と、
    前記第１比較器の出力と前記第４ブーストノードとを入力する第２比較器と、
    前記出力端子にそのソースが連結され、前記第４ブーストノードにそのドレインが連結され、前記第２比較器の出力にそのゲートが連結されるＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  30. 前記第１ポンプ回路は、
    前記電源電圧と前記第１ブーストノードとの間にダイオード連結された第１ ＮＭＯＳトランジスタと、
    前記第１プリチャージ信号をブースティングする第１キャパシタと、
    前記電源電圧と前記第１キャパシタ出力との間にダイオード連結された第２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１キャパシタ出力との間に連結され、前記ブーストされた第１ポンピング信号にゲーティングされる第３ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１ブーストノードとの間に連結され、前記第１キャパシタ出力にゲーティングされる第４ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第１ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  31. 前記第２ポンプ回路は、
    前記電源電圧と前記第２ブーストノードとの間にダイオード連結された第５ ＮＭＯＳトランジスタと、
    前記第１ポンピング信号をブースティングして前記第２ブーストノードをブーストさせる第３キャパシタと、
    前記電源電圧と前記第２ブーストノードとの間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第６ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間にダイオード連結された第７ ＮＭＯＳトランジスタと、
    前記第２プリチャージ信号をブースティングする第４キャパシタと、
    前記電源電圧と前記第４キャパシタ出力との間にダイオード連結された第８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第４キャパシタ出力との間に連結され、前記第３ブーストノードにゲーティングされる第９ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３ブーストノードとの間に連結され、前記第４キャパシタ出力にゲーティングされる第１０ ＮＭＯＳトランジスタと、
    前記第２ポンピング信号をブースティングして前記第３ブーストノードをブーストさせる第２キャパシタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  32. 前記第３ポンプ回路は、
    前記電源電圧と前記第４ブーストノードとの間にダイオード連結された第１１ ＮＭＯＳトランジスタと、
    前記第３プリチャージ信号をブースティングする第６キャパシタと、
    前記電源電圧と前記第６キャパシタ出力との間にダイオード連結された第１２ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第６キャパシタ出力との間に連結され、前記第４ブーストノードにゲーティングされる第１３ ＮＭＯＳトランジスタと、
    前記第３ポンピング信号をブースティングして前記第４ブーストノードをブーストさせる第７キャパシタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  33. 前記第１スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１６ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  34. 前記第２スイッチ部は、
    前記第１スイッチング信号をブースティングする第８キャパシタと、
    前記電源電圧と前記第８キャパシタ出力との間にダイオード連結された第１４ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第３キャパシタ出力との間に連結され、前記ブーストされた第１プリチャージ信号にゲーティングされる第１５ ＮＭＯＳトランジスタと、
    前記第２ブーストノードと前記第３ブーストノードとの間に連結され、前記第８キャパシタ出力にゲーティングされる第１７ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  35. 前記第３スイッチ部は、
    前記第２スイッチング信号をブースティングする第９キャパシタと、
    前記電源電圧と前記第９キャパシタ出力との間にダイオード連結された第１８ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第９キャパシタ出力との間に連結され、前記ブーストされた第２プリチャージ信号にゲーティングされる第１９ ＮＭＯＳトランジスタと、
    前記第３ブーストノードと前記第４ブーストノードとの間に連結され、前記第９キャパシタ出力にゲーティングされる第２０ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  36. 前記第４スイッチ部は、
    前記第３スイッチング信号をブースティングする第１０キャパシタと、
    前記電源電圧と前記第１０キャパシタ出力との間にダイオード連結された第２１ ＮＭＯＳトランジスタと、
    前記電源電圧と前記第１０キャパシタ出力との間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２２ ＮＭＯＳトランジスタと、
    前記第１０キャパシタ出力と前記第４ブーストノードとの間に連結され、前記ブーストされた第３プリチャージ信号にゲーティングされる第２３ ＮＭＯＳトランジスタと、
    前記第４ブーストノードと前記出力端子との間に連結され、前記第１０キャパシタ出力にゲーティングされる第２４ ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２８記載の高電圧発生回路。
  37. フリーチャージングとブースティングとの連続動作で出力端子を発生する高電圧発生回路において、
    最終ブースティング動作でブーストされたブーストノードを前記出力端子に伝達するスイッチと、
    前記フリーチャージング時、前記ブーストされたブーストノードから電源電圧への経路形成を防止するキーパーと
    を備えることを特徴とする高電圧発生回路。
  38. 前記キーパーは、前記電源電圧と前記ブーストノードとの間に連結される大きい抵抗より構成されることを特徴とする請求項３７記載の高電圧発生回路。
  39. 前記キーパーは、前記電源電圧と前記ブーストノードとの間に連結される、幅より長さが長いトランジスタより構成されることを特徴とする請求項３７記載の高電圧発生回路。
  40. フリーチャージングとブースティングとの連続動作で高電圧を発生する高電圧発生回路において、
    最終ブースティング動作でブーストされたブーストノードを前記出力端子に伝達するスイッチと、
    前記フリーチャージング時、前記ブーストノードの電圧レベルを所定のレベルで一定に維持させるチャージ補償部と
    を備えることを特徴とする高電圧発生回路。
  41. 前記チャージ補償部は、前記ブーストノードの電圧レベルを、前記高電圧レベルと電源電圧レベルとの差に維持させることを特徴とする請求項４０記載の高電圧発生回路。
  42. 前記チャージ補償部は、
    電源電圧に一端が連結される第１抵抗と、
    前記出力端子に一端が連結される第２抵抗と、
    前記第２抵抗の一端と接地電圧との間に連結される第３抵抗と、
    前記第１抵抗の他端と前記第２抵抗の他端とを入力する第１比較器と、
    前記第１抵抗の他端と前記第１比較器の出力との間に連結される第４抵抗と、
    前記第１比較器の出力と前記第４ブーストノードとを入力する第２比較器と、
    前記出力端子にそのソースが連結され、前記第４ブーストノードにそのドレインが連結され、前記第２比較器の出力にそのゲートが連結されるＮＭＯＳトランジスタと
    を備えることを特徴とする請求項４０記載の高電圧発生回路。
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