JP2003249076A

JP2003249076A - 昇圧電位発生回路及び制御方法

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Publication number: JP2003249076A
Application number: JP2002044533A
Authority: JP
Inventors: Seiji Narui; 誠司成井; Kenji Mae; 健治前; Makoto Morino; 誠森野; Shuichi Kubonai; 修一久保内
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Hitachi Ltd; Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2002-02-21
Filing date: 2002-02-21
Publication date: 2003-09-05
Anticipated expiration: 2022-02-21
Also published as: US20030202390A1; JP4257064B2; TWI297529B; KR20030069859A; KR100541128B1; US6954386B2; TW200308060A

Abstract

(57)【要約】【課題】半導体メモリにおいて、外部電源電圧が低下
しても、半導体メモリ内部では、高速動作を可能にする
と共に、小型化をも可能にする昇圧電位発生回路を提供
する。【解決手段】容量ＭＯＳトランジスタとトランスファ
ＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡ
Ｍに使用される昇圧電位発生回路において、容量ＭＯＳ
トランジスタのゲート絶縁膜を、メモリセルを構成する
ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜
厚にすることにより、小面積で大容量の昇圧電位発生回
路を実現する。この場合、トランスファＭＯＳトランジ
スタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタの
ゲート絶縁膜の厚さを同等以上に厚くすることが好まし
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
特に、半導体メモリに使用される昇圧電位発生回路、そ
の制御方法、並びに、製造方法に関する。

【０００２】

【従来の技術】一般に、半導体集積回路、特に、半導体
メモリでは、メモリ容量が増大すると同時に、外部電源
から与えられる外部電源電圧が低下する傾向にある。更
に、半導体メモリに対しては、高速化の要求もある。こ
のような要求に応えるために、半導体メモリ内部に外部
電源電圧を昇圧する昇圧電位発生回路を設け、この昇圧
電位発生回路において外部電源電圧を半導体メモリに必
要な電圧まで昇圧し、内部のメモリセルにおける高速化
を実現している。

【０００３】一方、メモリ容量の増大に伴い、消費電流
も大きくなることから、消費電流を少なくすることも必
要になっている。このため、昇圧電位発生回路は、半導
体メモリ中の複数の回路に設けられており、各昇圧電位
発生回路は使用される回路に必要となる電位に応じて設
計されるのが普通である。いずれにしても、昇圧電位発
生回路には、消費電流が小さいこと、チップ占有面積が
小さいこと、及び、種々の昇圧電位を簡単な設計変更だ
けで発生できることが好ましい。

【０００４】従来、この種の昇圧電位発生回路は、特開
２０００-１１２５４７号公報（以下、引用例１と呼
ぶ）に記載されている。記載された昇圧電位発生回路
は、基板電位発生回路部と共に使用されており、昇圧電
位発生回路は昇圧電圧（Ｖ_ＰＰ）をメモリアレイのワー
ド線及び周辺回路に供給し、他方、基板電位発生回路部
は、基板に対して所定の負電圧（Ｖ_ＢＢ）をデバイス基
板に供給している。引用例１の場合、昇圧電位発生回路
で発生された昇圧電位（Ｖ_ＰＰ）は基板電位発生回路部
に与えられ、この昇圧電位（Ｖ_ＰＰ）から所望の電圧を
得るように構成されている。

【０００５】更に、引用例１に記載された基板電位発生
回路部は、クロックを発生するリングオッシレータ等の
発振器と、チャージポンプ回路とによって構成されてい
る。この場合、チャージポンプ回路では、発振器からの
クロックと、クロックの反転信号を複数の容量素子及び
トランジスタに与えて、昇圧すると共に、電圧レベルを
クランプすることで昇圧電位が過度に高くならないよう
に制御している。

【０００６】この構成を採用することによって、チャー
ジポンプ回路に使用されるトランジスタとして、ゲート
酸化膜（以下では、ゲート絶縁膜と呼ぶ）の薄いトラン
ジスタを用いることができる。しかしながら、引用例１
は、基板電位発生回路の構成について説明しているだけ
で、外部電圧（Ｖ_ＤＤ）から昇圧電圧（Ｖ_ＰＰ）を発生
する昇圧電位発生回路の構成について何等開示していな
い。

【０００７】一方、特開平１１−２９７９５０号公報
（以下、引用例２と呼ぶ）には、内部電圧発生部で発生
した昇圧電圧（Ｖ_ＰＰ）を受けて動作する第１の内部回
路に、厚い膜厚のゲート絶縁膜を有するＭＯＳＦＥＴを
設け、降圧電圧（Ｖ_ＤＬ）を受けて動作する第２の内部
回路を薄い膜厚のゲート絶縁膜を有するＭＯＳＦＥＴに
よって構成した半導体集積回路装置が開示されている。
しかしながら、引用例２は、昇圧電圧を受けて動作を行
う回路を開示しているだけで、昇圧電圧を発生する回路
の構成については開示していない。

【０００８】更に、特開平６−２８３６６７号公報（以
下、引用例３と呼ぶ）には、不揮発性メモリの消去、書
込時に必要な高電圧を発生させるために使用される高電
圧発生回路が提案されている。この提案に係る高電圧発
生回路は、複数個のＭＯＳトランジスタとこれらトラン
ジスタの相互接続ノードに接続された昇圧容量素子とを
備え、これら複数個の昇圧容量素子の絶縁膜として２種
類以上の厚さを有するものを使用している。引用例３に
よれば、パターン面積を小さく、低電圧動作可能な高電
圧発生回路を構成することができる。

【０００９】しかしながら、引用例３においても、ＤＲ
ＡＭに使用される昇圧電位発生回路に対する要求並びに
具体的な構成について、何等、開示していない。

【００１０】ここで、一般に、ＤＲＡＭに使用されてい
る昇圧電位発生回路に対する具体的な構成並びに要求に
ついて説明する。

【００１１】最近、ＤＲＡＭにおけるメモリセルの高密
度化、小型化と共に、外部電源電圧、例えば、Ｖ_ＤＤ
は、５Ｖから２Ｖ、或いは、１.８Ｖ程度まで低下して
いる。このように、外部電源電圧が１.８Ｖ程度まで低
下した場合、内部電圧発生回路の昇圧回路部では、昇圧
電圧（Ｖ_ＰＰ）として、３.０Ｖ以上の電圧（具体的に
は、３.０Ｖ〜３.９Ｖ）を発生する必要がある。

【００１２】従来、この種、ＤＲＡＭに使用される昇圧
電位発生回路は、発振器とチャージポンプ回路とによっ
て構成されており、当該チャージポンプ回路として、２
倍圧或いは３倍圧の昇圧電位発生回路が使用されてい
る。ここで、この種の昇圧回路部は、単に、ワード線に
昇圧電位を与えるだけでなく、シェアードＭＯＳトラン
ジスタ、ビット線プリチャージＭＯＳトランジスタ、セ
ンスアンプに対しても、昇圧電位或いはオーバードライ
ブ電位を供給するためにも使用されること、及び、これ
らの制御信号としても使用されることを考慮しておく必
要がある。

【００１３】

【発明が解決しようとする課題】しかし、従来の昇圧電
位発生回路を用いた前述した昇圧回路部の構成では、上
記したワード線昇圧電位（Ｖ_ＰＰ）を含めた各種電源電
位をメモリアレイに充分に供給できない状況になってき
た。

【００１４】更に、半導体メモリ、特に、ＤＲＡＭで
は、上記したように、外部電源電圧が低くなっても、デ
ータのやり取りに関連するメモリセルのトランスファゲ
ート、センスアンプは昇圧電圧で動作させ、メモリセル
の書込レベルを充分確保した上で更に高速動作を行わせ
ている。

【００１５】この関係で、ＤＲＡＭのメモリセルを構成
するＭＯＳトランジスタには、昇圧電圧に耐える比較的
厚膜のゲート絶縁膜（例えば、６ｎｍ）を有するＭＯＳ
トランジスタが使用され、外部電源電圧で動作する周辺
回路部を構成するＭＯＳトランジスタには、薄いゲート
絶縁膜（例えば、３.５ｎｍ）を有するＭＯＳトランジ
スタが使用されるのが普通である。

【００１６】具体的に説明すると、ワード線、ビット
線、メモリセル、及び、センスアンプを備えたＤＲＡＭ
において、センスアンプを外部電源電圧の低下と共に低
くした場合、センスアンプの動作速度が遅くなってしま
うため、センスアンプは昇圧電圧で動作させる必要があ
る。また、ビット線のプリチャージ及びメモリセルの書
込動作を高速で行わせるために、これらのトランジスタ
の動作を制御するゲート電圧を昇圧しておく必要があ
る。この結果、メモリセルを構成するＭＯＳトランジス
タのゲート酸化膜の膜厚は前述したように薄くできな
い。

【００１７】一方、ＤＲＡＭに対して各種の電圧を発生
する昇圧電位発生回路は、容量ＭＯＳトランジスタ及び
トランスファＭＯＳトランジスタとを備えているが、こ
れらのＭＯＳトランジスタは、昇圧電位が印加される関
係上、メモリセルのＭＯＳトランジスタのゲート酸化膜
と等しい膜厚を有するＭＯＳトランジスタによって構成
されるのが普通である。

【００１８】更に、前述したように、種々の回路に対応
した内部電源電位を発生するためには、単に、外部電源
電圧を２倍圧の昇圧電位を発生する昇圧電位発生回路を
用いただけでは、ワード線昇圧電位を初めとするＤＲＡ
Ｍに必要な各種電源電位を発生させることが出来ない。
例えば、外部電源電圧の低下と共に、この種、昇圧電位
発生回路に対しては、ワード線昇圧電位のほか、シェア
ードＭＯＳトランジスタ、ビット線プリチャージＭＯＳ
トランジスタ、及び／又は、センスアンプのオーバード
ライブを制御する電位をも供給することが要求される傾
向にある。

【００１９】上記した点を考慮すると、今後、昇圧電位
発生回路では、３.０〜３.９Ｖ以上の高い昇圧電位を発
生させることも必要になるものと考えられる。

【００２０】一方、上記したように高い昇圧電位を得る
ために、従来と同様に、２倍圧の昇圧電位発生回路が使
用されるものと想定する。まず、昇圧電位発生回路の電
流効率は、通常、負荷電流と消費電流との比（即ち、負
荷電流／消費電流）であらわされるが、２倍圧の昇圧電
位発生回路を用いて、高い電圧を発生しようとすると、
発生される電圧が高くなるにしたがって、電流効率は急
激に低下する。この結果、２倍圧の昇圧電位発生回路を
用いて、高い昇圧電位を発生させた場合、電流効率の低
下を避けることができず、充分な電流供給能力が得られ
ないと言う欠点がある。また、２倍圧の昇圧電位発生回
路を用いて、充分な電流供給能力を得るためには、容量
ＭＯＳトランジスタを大きくする必要があり、結果的
に、チップサイズが大きくなってしまう。

【００２１】このような状況の下で、高い昇圧電位にお
いても電流効率が安定に保たれる３倍圧の昇圧電位発生
回路を使用することも考慮されている。しかしながら、
３倍圧の昇圧電位発生回路では、発生される電圧自体が
高いため、昇圧電位発生回路に使用されるＭＯＳトラン
ジスタとして、高電圧に耐えるように、ゲート絶縁膜厚
の厚い容量ＭＯＳトランジスタを使用しなければならな
い。このことは、３倍圧の昇圧電位発生回路において
も、所望の容量値を得るための容量ＭＯＳトランジスタ
として、ゲート絶縁膜の厚いＭＯＳトランジスタを使用
しなければならないことを意味している。

【００２２】しかしながら、厚いゲート絶縁膜を有する
容量ＭＯＳトランジスタは、所望の容量値を実現するた
めにはその面積を大きくしなければならず、結果とし
て、チップサイズが大きくなってしまい、昇圧電位発生
回路を小面積で形成することはできないと言う欠点があ
る。

【００２３】また、外部電源電圧の低電圧化と共に、ス
ケーリング則に従って、昇圧電位発生回路の容量ＭＯＳ
トランジスタとトランスファＭＯＳトランジスタとし
て、周辺回路に使用される膜厚の薄いゲート絶縁膜を有
するＭＯＳトランジスタを使用することも考慮されるか
もしれない。

【００２４】しかし、薄膜のトランスファＭＯＳトラン
ジスタを使用した昇圧電位発生回路に使用した場合、高
い電位をゲート絶縁膜に与えることができないため、高
い昇圧電位を得ることが出来ず、したがって、高速動作
を行えず、これまた、半導体メモリの高速化の要求に応
えられないと言う欠点が生じる。

【００２５】本発明の目的は、外部電源電圧の低下に応
じて、２倍圧の昇圧電位だけでなく、種々の電位の発生
をも可能にする半導体メモリに適した昇圧電位発生回路
を提供することである。

【００２６】本発明の目的は、チップサイズを拡大する
ことなく、大きな電流供給能力を得ることができる昇圧
電位発生回路及びその制御方法を提供することである。

【００２７】本発明の他の目的は、消費電流の増加を抑
制しつつ、到達レベル、電流供給能力を高めることがで
き、昇圧電位発生回路として使用できる回路構成を提供
することである。

【００２８】本発明の更に他の目的は、ＭＯＳトランジ
スタのゲート絶縁膜を最適化することにより、小面積且
つ高効率な昇圧電位発生回路を提供することである。

【００２９】本発明の他の目的は、上記した昇圧電位発
生回路を最適に駆動するための制御方法を提供すること
である。

【００３０】

【課題を解決するための手段】本発明の一態様によれ
ば、ＭＯＳトランジスタによって構成されたメモリセル
を含む半導体装置に使用される昇圧電位発生回路におい
て、容量素子として使用され、第１及び第２のノード間
に接続された容量ＭＯＳトランジスタと、前記第２のノ
ードに接続されたトランスファＭＯＳトランジスタと、
更に、前記第２のノードに接続されたプリチャージＭＯ
Ｓトランジスタとを備え、前記容量ＭＯＳトランジスタ
の前記第１及び第２のノード間の電位差が、前記容量Ｍ
ＯＳトランジスタのゲート絶縁膜の耐圧を越えないよう
に、前記容量ＭＯＳトランジスタ、前記トランスファＭ
ＯＳトランジスタ、及び、前記プリチャージＭＯＳトラ
ンジスタのゲートが制御されることを特徴とする昇圧電
位発生回路が得られる。

【００３１】この場合、前記容量ＭＯＳトランジスタ
は、前記メモリセルを構成するＭＯＳトランジスタ、或
いは、前記トランスファＭＯＳトランジスタのゲート絶
縁膜の膜厚より薄いゲート絶縁膜を有していることが望
ましい。

【００３２】具体的に説明すると、前記容量ＭＯＳトラ
ンジスタ及び前記プリチャージＭＯＳトランジスタのゲ
ートには、第１及び第２のクロックとして制御信号が与
えられ、前記トランスファＭＯＳトランジスタのゲート
には、第３のクロックとして制御信号が与えられる構成
を備え、前記第１のクロックによって規定される前記容
量ＭＯＳトランジスタのチャージポンプ期間は、前記第
２のクロックによって規定されるプリチャージＭＯＳト
ランジスタのプリチャージ期間とオーバーラップしない
ように制御されると共に、前記第３のクロックによって
規定されるトランスファ期間は、前記チャージポンプ期
間より短くなるように制御される。

【００３３】この構成によれば、前記プリチャージＭＯ
Ｓトランジスタには、外部電源電圧が与えられる構成を
備え、前記トランスファＭＯＳトランジスタからは、前
記外部電源電圧に対して２倍の電位を発生できる。

【００３４】本発明の他の実施態様によれば、外部電源
電圧を昇圧する昇圧電位発生回路において、第１及び第
２のノードの間に接続された第１の容量ＭＯＳトランジ
スタ、第３及び第４のノード間に接続された第２の容量
ＭＯＳトランジスタ、前記外部電源電圧が与えられる電
源端子と前記第２のノード間に接続された第１のプリチ
ャージＭＯＳトランジスタ、及び、前記電源端子と第４
のノード間に接続された第２のプリチャージＭＯＳトラ
ンジスタ、及び、前記第４のノードに接続されたトラン
スファＭＯＳトランジスタとを備え、前記第２のノード
と前記第３のノードの間には、スイッチ回路が接続され
た構成を備え、前記トランスファＭＯＳトランジスタか
らは前記外部電源電圧の３倍圧の電位を発生できること
を特徴とする昇圧電位発生回路が得られる。

【００３５】この場合、前記第１及び第２の容量ＭＯＳ
トランジスタは、前記メモリセルを構成するＭＯＳトラ
ンジスタ、或いは、前記トランスファＭＯＳトランジス
タのゲート絶縁膜よりも薄いゲート絶縁膜を有するＭＯ
Ｓトランジスタによって構成され、前記スイッチ回路
は、前記第２のノードと前記第３のノード間に接続され
た第１のＭＯＳトランジスタと、第３のノードと接地間
に接続された第２及び第３のＭＯＳトランジスタとによ
って構成される。

【００３６】更に、具体的に説明すると、前記第１の容
量ＭＯＳトランジスタ、前記第１のプリチャージＭＯＳ
トランジスタ、前記スイッチ回路、前記第２のプリチャ
ージＭＯＳトランジスタ、及び、前記トランスファＭＯ
Ｓトランジスタには、制御信号として、それぞれ、第
１、第２、第３、第４、及び、第５のクロックが与えら
れる構成を有し、前記第５のクロックで規定されるトラ
ンスファＭＯＳトランジスタの電荷転送期間は、前記第
１のクロックで規定される第１の容量ＭＯＳトランジス
タのチャージポンプ期間と実質的にオーバーラップし、
前記第２及び第４のクロックで規定されるプリチャージ
期間と実質的にオーバーラップしないように、制御され
ることが望ましい。

【００３７】本発明の別の態様によれば、前記トランス
ファＭＯＳトランジスタは、ＰチャンネルＭＯＳによっ
て構成され、前記スイッチ回路は、第２及び第３のノー
ド間に接続されたＰチャンネルの第１のＭＯＳトランジ
スタと、第３のノードと接地間に直列に接続されたＮチ
ャンネルの第２及び第３のＭＯＳトランジスタとを有し
ていることを特徴とする昇圧電位発生回路が得られる。

【００３８】本発明の他の態様によれば、予め定められ
た膜厚を有するゲート絶縁膜を備えた容量ＭＯＳトラン
ジスタ、当該容量ＭＯＳトランジスタのゲート絶縁膜よ
り厚い膜厚を有するゲート絶縁膜を備えたトランスファ
ＭＯＳトランジスタ、及び、前記容量ＭＯＳトランジス
タと前記トランスファＭＯＳトランジスタに結合された
プリチャージＭＯＳトランジスタとを含む昇圧電位発生
回路の制御方法において、チャージポンプ期間を規定す
る第１のクロックを前記容量ＭＯＳトランジスタに供給
するステップ、前記第１のクロックによるチャージポン
プ期間の開始前に終了するようなプリチャージ期間を決
定する第２のクロックをプリチャージＭＯＳトランジス
タに与えるステップ、及び、前記第１のクロックによる
チャージポンプ期間内に、電荷転送期間を規定する第３
のクロックを前記トランスファＭＯＳトランジスタに供
給するステップとを備え、これによって、前記昇圧期間
内、容量ＭＯＳトランジスタに加わる電圧を制限するこ
とを特徴とする制御方法が得られる。

【００３９】

【発明の実施の形態】図１に、本発明の第１の実施形態
に係る昇圧電位発生回路２０を含む回路構成を示し、図
２にその動作を説明するための波形図を示す。

【００４０】図１及び２に示された昇圧電位発生回路２
０は、入力側にクロック発振器２１を備え、出力側に容
量回路２２とレベル検出回路２３を備えている。クロッ
ク発振器２１は外部電源電圧Ｖ_ＤＤとして１.８Ｖの電
圧が与えられ、この外部電源電圧Ｖ_ＤＤから第１、第
２、及び、第３のクロックＩＮ１、ＩＮ２、及び、ＩＮ
３が後述するタイミングで与えられる。ここで、これら
第１乃至第３のクロックＩＮ１、ＩＮ２、ＩＮ３は、制
御信号としての役割を有しているから、制御信号と呼ば
れても良い。

【００４１】出力側の容量回路２２は昇圧電位発生回路
２０の出力電圧を平滑して約２.９Ｖの内部昇圧電位Ｖ
_ＰＰを発生させ、半導体メモリの内部回路へ供給する。
また、レベル検出回路２３は、内部昇圧電位Ｖ_ＰＰを検
出し、所定の電位Ｖ_ＰＰ以上の昇圧電位が得られた場合
は、クロック発振器２１へフィードバックし、クロック
発振器２１の動作を中止させ、所定の電位以下の場合
は、クロック発振器２１を動作させる。

【００４２】尚、クロック発振器２１、容量回路２２、
レベル検出回路２３は他の実施形態においても同様に使
用されるが、説明を簡略化するため、以下では説明を省
略する。

【００４３】昇圧電位発生回路２０はインバータ２０
１、２０２を介して第１のクロックＩＮ１を受けて昇
圧、即ち、チャージポンプ動作を行う容量素子としての
ＭＯＳトランジスタ（容量ＭＯＳトランジスタ）ＭＣ
１、当該容量ＭＯＳトランジスタＭＣ１に接続されたト
ランスファＭＯＳトランジスタＭＴ１、及び、両トラン
ジスタＭＣ１及びＭＴ１の間に接続されたプリチャージ
トランジスタＭＰ１とを備えている。また、図示されて
いるように、容量ＭＯＳトランジスタＭＣ１は、基板側
ノード（第１のノードＮ１）と、ゲート側ノード（第２
のノードＮ２）との間に接続されている。

【００４４】図示されたトランジスタＭＣ１、ＭＴ１、
ＭＰ１のうち、トランジスタＭＣ１、ＭＰ１は薄いゲー
ト絶縁膜を有するＭＯＳトランジスタによって構成され
ており、他方、ＭＴ１は厚いゲート絶縁膜を有するＭＯ
Ｓトランジスタによって構成されている。尚、トランス
ファＭＯＳトランジスタＭＴ１のゲート絶縁膜の厚さ
は、ＤＲＡＭ（ここでは、１トランジスタ、１セル型の
ＤＲＡＭ）のメモリセルを構成するＭＯＳトランジスタ
のゲート絶縁膜の膜厚と同じであるものとする。この例
では、トランスファＭＯＳトランジスタＭＴ１及びＤＲ
ＡＭのメモリセルを構成するＭＯＳトランジスタのゲー
ト絶縁膜（厚いゲート絶縁膜）の膜厚を６ｎｍとする。
一方、薄いゲート絶縁膜とは、外部から供給される電源
電圧Ｖ_ＤＤ以下の電圧で動作するＭＯＳトランジスタに
使用されるゲート絶縁膜であり、その膜厚は、例えば、
３.５ｎｍである。

【００４５】ＭＯＳトランジスタにおける膜厚の違いを
明らかにするために、図１では、ＭＯＳトランジスタＭ
Ｃ１、ＭＰ１のゲート部分を細線によって示し、他方、
ＭＯＳトランジスタＭＴ１のゲート部分を太線によって
示している。したがって、図示されたトランスファＭＯ
ＳトランジスタＭＴ１は、容量ＭＯＳトランジスタＭＣ
１及びプリチャージＭＯＳトランジスタＭＰ１よりも厚
いゲート絶縁膜を有していることが図面上からも分か
る。また、図示されたＭＯＳトランジスタはいずれもＮ
チャンネルＭＯＳトランジスタである。

【００４６】次に、図示された例では、第１のクロック
ＩＮ１がインバータ２０１、２０２を介して容量ＭＯＳ
トランジスタＭＣ１に与えられているが、これらインバ
ータ２０１、２０２はクロック発振器２１内に設けられ
ても良いし、インバータ２０１、２０２の数は２つに限
定される必要もない。図示された例の場合、第１のクロ
ックＩＮ１のハイレベル（Ｖ_ＤＤ）期間に、容量ＭＯＳ
トランジスタＭＣ１はチャージポンプ動作を行うから、
第１のクロックＩＮ１は容量ＭＯＳトランジスタＭＣ１
のチャージポンプ期間を規定している。

【００４７】更に、プリチャージＭＯＳトランジスタＭ
Ｐ１のゲートには、クロック発振器２１から、第２のク
ロックＩＮ２が与えられており、ドレインには電源電圧
Ｖ_Ｄ _Ｄが与えられている。また、そのソースは容量ＭＯ
ＳトランジスタＭＣ１とトランスファＭＯＳトランジス
タＭＴ１の共通接続点に接続されている。この構成で
は、第２のクロックＩＮ２がハイレベル（２Ｖ_ＤＤ）に
ある期間中、プリチャージＭＯＳトランジスタＭＰ１は
オン状態となり、容量ＭＯＳトランジスタＭＣ１をプリ
チャージする。したがって、第２のクロックＩＮ２はプ
リチャージ期間を規定し、図示された例の場合、プリチ
ャージ期間とチャージポンプ期間とはオーバーラップし
ていないことが分る。

【００４８】他方、トランスファＭＯＳトランジスタＭ
Ｔ１のゲートには、クロック発振器２１から第３のクロ
ックＩＮ３が与えられ、当該第３のクロックＩＮ３のハ
イレベル（３Ｖ_ＤＤ）期間、トランスファＭＯＳトラン
ジスタＭＴ１はオン状態となり、電荷の転送が行われ
る。したがって、第３のクロックＩＮ３はトランスファ
ＭＯＳトランジスタＭＴ１の電荷転送期間を規定し、こ
の電荷転送期間はプリチャージ期間とオーバーラップし
ていない。

【００４９】図２を更に参照して、図１に示された昇圧
電位発生回路２０の動作を更に具体的に説明する。ま
ず、クロック発振器２１は、図２に示すように、０電位
からＶ _ＤＤまで変化する電圧振幅Ｖ_ＤＤの第１のクロッ
クＩＮ１を発生する一方、２Ｖ _ＤＤからＶ_ＤＤの間で変
化する電圧振幅Ｖ_ＤＤの第２のクロックＩＮ２、及び、
Ｖ_ＤＤから３Ｖ_ＤＤまで変化する電圧振幅２Ｖ_ＤＤの第
３のクロックＩＮ３を発生する。

【００５０】図２からも明らかな通り、第２のクロック
ＩＮ２が２Ｖ_ＤＤからＶ_ＤＤのレベルまで低下し、プリ
チャージが終了すると、第２のクロックＩＮ２がＶ_ＤＤ
のレベルにあり、プリチャージＭＯＳトランジスタＭＰ
１がオフ状態にある期間内に、第１のクロックＩＮ１が
Ｖ_ＤＤのレベルまで上昇して、容量ＭＯＳトランジスタ
ＭＣ１をチャージポンプする。また、第１のクロックＩ
Ｎ１がＶ_ＤＤレベルにある期間中に、第３のクロックＩ
Ｎ３が３Ｖ_ＤＤの電位まで上昇する。この結果、トラン
スファＭＯＳトランジスタＭＴ１がオン状態となり、容
量ＭＯＳトランジスタＭＣ１の電荷は、トランスファＭ
ＯＳトランジスタＭＴ１を介して半導体メモリの内部回
路に供給される。このように、第３のクロックＩＮ３
は、第１のクロックＩＮ１がＶ_ＤＤレベルにある期間内
に正確に立ち上がるように制御されている。換言すれ
ば、第１のクロックＩＮ１のパルス幅は、第３のクロッ
クＩＮ３のパルス幅よりも、前縁及び後縁において、各
マージン幅（例えば、０.５ｎｓ）だけ広くなってい
る。また、同様に第２のクロックＩＮ２のローレベル期
間は第１のクロックＩＮ１のハイレベル期間よりも広く
なるように制御されている。

【００５１】尚、上記した電圧振幅を有する第１乃至第
３のクロックＩＮ１〜ＩＮ３を発生すると共に、第１乃
至第３のクロックＩＮ１〜ＩＮ３を前述したタイミング
関係で発生するクロック発振器２１は、通常の回路技術
を用いて容易に実現できるから、ここでは、詳述しな
い。

【００５２】図２には、図１に示された各ノードＮ１及
びＮ２の電位の波形を第１〜第３のクロックＩＮ１〜Ｉ
Ｎ３の波形と共に示している。図２からも明らかなよう
に、第１のクロックＩＮ１の生成に先立ち、第２のクロ
ックＩＮ２のレベルが２Ｖ_Ｄ _ＤレベルからＶ_ＤＤレベル
へ変化している。このことは、第１のクロックＩＮ１が
立ち上がる前に、プリチャージＭＯＳトランジスタＭＰ
１によるプリチャージは終了して、当該プリチャージＭ
ＯＳトランジスタＭＰ１はオフ状態にあることを意味し
ている。

【００５３】この状態で、第１のクロックＩＮ１がイン
バータ２０１、２０２を介して、容量ＭＯＳトランジス
タＭＣ１に与えられると、容量ＭＯＳトランジスタＭＣ
１の第１のノード電位Ｎ１及び第２のノードＮ２の電位
は図２に示すように変化する。容量ＭＯＳトランジスタ
ＭＣ１は第２のノードＮ２の電位を常に第１のノードＮ
１より高くなるようにする。即ち、容量ＭＯＳトランジ
スタＭＣ１の第１のノード電位Ｎ１は、第１のクロック
ＩＮ１と同様に、第１のクロックＩＮ１に同期して接地
電位０とＶ_ＤＤ電位との間で変化し、他方、容量ＭＯＳ
トランジスタＭＣ１の第２のノード電位Ｎ２は、プリチ
ャージＭＯＳトランジスタＭＰ１によりＶ_ＤＤの電位に
プリチャージされているから、図２に示すように、第１
のクロックＩＮ１に同期してＶ_ＤＤ電位と２Ｖ_ＤＤ電位
の間で変化する。

【００５４】ここで、第２のノードＮ２電位の波形と第
１のノードＮ１電位の波形を参照すると、図１に示され
た昇圧電位発生回路２０の構成では、第２のノードＮ２
電位と第１のノードＮ１電位との間の電位差は、常に、
Ｖ_ＤＤに維持されており、この電位差はＶ_ＤＤを超える
ことなく一定に保たれている。このため、容量ＭＯＳト
ランジスタＭＣ１としては、メモリセルを構成するＭＯ
Ｓトランジスタや、トランスファＭＯＳトランジスタの
ゲート絶縁膜と比較して、膜厚の薄いゲート絶縁膜を有
するＭＯＳトランジスタを使用して、所望の容量値を得
ることができる。このことは、小面積で所望の容量を有
する容量ＭＯＳトランジスタＭＣ１を構成できることを
意味している。

【００５５】図２を更に参照すると、容量ＭＯＳトラン
ジスタＭＣ１のゲート側ノードＮ２に接続されたトラン
スファＭＯＳトランジスタＭＴ１には、Ｖ_ＤＤ（ローレ
ベル）と３Ｖ_ＤＤ（ハイレベル）の電位の間で変化する
第３のクロックＩＮ３が与えられている。図示された例
では、ゲート側ノード電位Ｎ２が２Ｖ_ＤＤの電位を取っ
ている期間内に、トランスファＭＯＳトランジスタＭＴ
１のゲートに供給されている第３のクロックＩＮ３はハ
イレベルとなっている。この結果、第３のクロックＩＮ
３のハイレベル期間中、トランスファＭＯＳトランジス
タＭＴ１はオン状態となって、容量ＭＯＳトランジスタ
ＭＣ１からの電荷を容量回路２２に転送する。容量回路
２２は、転送された電荷を平滑して、昇圧された電圧Ｖ
_ＰＰを発生する。図示された例では、上記した第１のク
ロックＩＮ１のハイレベル期間は、昇圧期間を規定して
いる。他方、第２のクロックＩＮ２のハイレベル期間
は、プリチャージＭＯＳトランジスタＭＰ１のプリチャ
ージ期間を規定しており、このプリチャージ期間は昇圧
期間と重ならないように調整されている。言い換えれ
ば、この例の場合、昇圧は、プリチャージされていない
期間に行われることが判る。また、第３のクロックＩＮ
３のハイレベル期間は、トランスファＭＯＳトランジス
タＭＴ１の電荷転送期間を規定しており、昇圧期間より
短くなるように調整されている。

【００５６】このような構成によれば、トランスファＭ
ＯＳトランジスタＭＴ１は、プリチャージＭＯＳトラン
ジスタＭＰ１によるブリチャージが完全に終了し、更に
昇圧された後、電荷を転送しているため、電荷の転送を
確実に行うことができる。また、トランスファＭＯＳト
ランジスタＭＴ１には、Ｖ_ＤＤより高い電位３Ｖ_ＤＤを
有する第３のクロックＩＮ３が与えられ、この第３のク
ロックＩＮ３によりオン状態となっている。図示された
例のように、トランスファＭＯＳトランジスタＭＴ１と
して、厚膜のゲート絶縁膜を有するＭＯＳトランジスタ
を使用し、２Ｖ _ＤＤの電圧振幅を有する第３のクロック
ＩＮ３でトランスファＭＯＳトランジスタを駆動するこ
とにより、迅速に電荷を転送できると共に充分な電流供
給能力を得ることができる。

【００５７】上記したことからも明らかなように、クロ
ックＩＮ１〜ＩＮ３を使用して、図示されたトランジス
タを制御することにより容量ＭＯＳトランジスタＭＣ１
としては、薄膜のゲート絶縁膜を有するＭＯＳトランジ
スタを使用できる。

【００５８】このことは、薄いゲート絶縁膜で耐圧の低
いＭＯＳトランジスタを容量ＭＯＳトランジスタとして
使用できることを意味している。薄膜のゲート絶縁膜を
有する容量ＭＯＳトランジスタは、小面積で大容量を実
現でき、チップサイズを縮小するのに有効である。例え
ば、厚さ３.５ｎｍのゲート絶縁膜を有するＭＯＳトラ
ンジスタを容量ＭＯＳトランジスタとして用いることに
より、メモリセルを構成するＭＯＳトランジスタや、ト
ランスファＭＯＳトランジスタに使用される厚さ６.０
ｎｍのゲート絶縁膜を有するＭＯＳトランジスタを容量
ＭＯＳトランジスタとして用いる場合に比較して、昇圧
電位発生回路に要する面積を３０％程度縮小することが
できる。

【００５９】上記した昇圧電位発生回路をＤＲＡＭに使
用する場合、外部電源電圧Ｖ_ＤＤを１.８Ｖとし、所望
の昇圧電位を２.９Ｖ、トランスファＭＯＳトランジス
タの閾値を０.５Ｖとすれば、昇圧されたノード電位Ｎ
２は２ｘ１.８Ｖ（３．６Ｖ）となり、このとき、トラ
ンスファＭＯＳトランジスタＭＴ１のゲートレベル（Ｉ
Ｎ３）は３ｘ１.８Ｖ（５．４Ｖ）となる。このとき、
トランスファＭＯＳトランジスタＭＴ１のゲート・ソー
ス間の電位は、閾値以上の電位差であり、ノードＮ２か
らの電荷の転送を迅速に行うことができる。

【００６０】このように、各クロック信号の立ち上がり
／立下りにマージンを与え、容量ＭＯＳトランジスタＭ
Ｃ１に印加される電位差をＶ_ＤＤ以内とするように制御
することにより、容量ＭＯＳトランジスタＭＣ１におけ
るゲート絶縁膜の膜厚の薄膜化を可能にしている。

【００６１】また、図示された実施形態では、トランス
ファＭＯＳトランジスタＭＴ１のゲート絶縁膜の膜厚を
厚いゲート膜厚としたが、図１、図２に示すように、ク
ロックＩＮ３のハイレベルを２Ｖ_ＤＤとすることによっ
て、薄いゲート膜厚にすることができる。

【００６２】この場合も、トランスファＭＯＳトランジ
スタＭＴ１のゲート・ソース間電位は、２ｘＶ_ＤＤ ―
Ｖ_ＰＰ＝２ｘ１．８ − ２．９＝０．７Ｖとな
り、トランスファＭＯＳトランジスタＭＴ１はオン状態
となり、電荷を転送できる。

【００６３】このように、全てのＭＯＳトランジスタを
薄膜化することで、更に、小面積の昇圧電位発生回路が
得られる。逆に、プリチャージＭＯＳトランジスタＭＰ
１のゲート膜厚を厚くしても良い。しかし、昇圧電位が
内部回路に供給されると、大きな電圧変動が生じるた
め、トランスファＭＯＳトランジスタＭＴ１は厚いゲー
ト膜厚とすることが後述する他の実施形態を含めてより
好ましい。

【００６４】図３を参照すると、本発明の第２の実施形
態に係る昇圧電位発生回路２０ａは、トランスファＭＯ
ＳトランジスタＭＴ１として、厚膜のゲート絶縁膜を有
するＰチャンネルＭＯＳトランジスタが使用されている
以外、図１に示す昇圧電位発生回路２０と同様である。
また、ＰチャンネルＭＯＳトランジスタをトランスファ
ＭＯＳトランジスタＭＴ１として使用している関係上、
当該ＰチャンネルＭＯＳトランジスタのゲートに与えら
れる第３のクロックＩＮ３は、図４に示すように、図２
の第３のクロックＩＮ３とは、異なる極性を有してい
る。即ち、図４に示された第３のクロックＩＮ３は２Ｖ
_ＤＤと０電位との間で変化する電圧振幅を有している。
図３に示す構成では、第３のクロックＩＮ３によって、
図１の場合と同様に、外部電源電圧Ｖ_ＤＤの２倍圧の昇
圧電圧Ｖ_ＰＰを発生させることができる。

【００６５】また、トランスファＭＯＳトランジスタＭ
Ｔ１を薄膜化する場合は、図４の点線で示すように、Ｖ
ＤＤをローレベルとする第３のクロックＩＮ３を使用す
れば、全てのＭＯＳトランジスタを薄膜化できる。しか
し、内部回路に供給された昇圧電位は内部回路で使用さ
れることにより、昇圧電位が大幅に低下する場合もあ
り、また、高い制御電圧を与え、高速に内部回路に供給
するためには、トランスファＭＯＳトランジスタＭＴ１
のゲート膜厚は厚膜がより好ましい。

【００６６】図５を参照して、本発明の第３の実施形態
に係る昇圧電位発生回路を説明する。

【００６７】図５に示された昇圧電位発生回路２０ｂ
は、図１に示された構成に、レベル変換回路を接続した
構成を有し、外部電源電圧Ｖ_ＤＤの２倍圧の電位Ｖ_ＰＰ
を発生する。昇圧電位発生回路２０ｂは、図１と同様
に、容量ＭＯＳトランジスタＭＣ１（以下、第１の容量
ＭＯＳトランジスタと呼ぶ）、プリチャージＭＯＳトラ
ンジスタＭＰ１（以下、第１のプリチャージＭＯＳトラ
ンジスタと呼ぶ）、及び、トランスファトランジスタＭ
Ｔ１を備えると共に、第１乃至第６のＭＯＳトランジス
タＭ１〜Ｍ６、第２の容量ＭＯＳトランジスタＭＣ２に
よって構成されたレベル変換回路を有している。第１の
容量ＭＯＳトランジスタＭＣ１には、インバータ２０
１、２０２を介して、第１のクロックＩＮ１が与えられ
ており、プリチャージＭＯＳトランジスタＭＰ１には、
第２のクロックＩＮ２が与えられている。また、トラン
スファトランジスタＭＴ１のゲートには、レベル変換回
路を介して第３のクロックＩＮ３が供給され、且つ、第
２のプリチャージＭＯＳトランジスタＭＰ２のソースが
接続されている。第２のプリチャージＭＯＳトランジス
タＭＰ２のゲートには、第４のクロックＩＮ４が供給さ
れている。

【００６８】更に、レベル変換回路を構成する第１〜第
６のＭＯＳトランジスタＭ１〜Ｍ６は、外部電源電圧Ｖ
_ＤＤより高い昇圧電圧Ｖ_ＰＰが与えられるため、厚膜の
ゲート絶縁膜を有するトランジスタによって構成されて
いる。

【００６９】具体的に説明すると、図示されたレベル変
換回路を構成する第１、第３、及び、第４のＭＯＳトラ
ンジスタＭ１、Ｍ３、及び、Ｍ４はＰチャンネルＭＯＳ
トランジスタであり、残りのＭＯＳトランジスタＭ２、
Ｍ５、及び、Ｍ６はＮチャンネルＭＯＳトランジスタで
ある。昇圧電位発生回路の出力端子と同じ電位が与えら
れるノードＮ３と、接地電位Ｖ_ＳＳとの間には、第１及
び第２のＭＯＳトランジスタＭ１、Ｍ２が直列に接続さ
れると共に、第４及び第６のＭＯＳトランジスタＭ４、
Ｍ６も直列に接続されている。更に、第１及び第２のＭ
ＯＳトランジスタＭ１、Ｍ２の夫々のドレイン共通接続
点は、第２の容量ＭＯＳトランジスタＭＣ２の基板側に
接続されている。一方、第４及び第６のＭＯＳトランジ
スタＭ４、Ｍ６の共通接続点は、第１及び第２のＭＯＳ
トランジスタＭ１、Ｍ２のゲートに接続され、第３のＭ
ＯＳトランジスタＭ３のゲートにも接続されている。

【００７０】ノードＮ３と第３のクロックＩＮ３端子間
には、第３及び第５のＭＯＳトランジスタＭ３、Ｍ５が
直列に接続され、その共通接続点は、第４のＭＯＳトラ
ンジスタＭ４のゲートに接続されている。また、第５の
ＭＯＳトランジスタＭ５のソースは、第６のＭＯＳトラ
ンジスタＭ６のゲートに接続され、当該第５のＭＯＳト
ランジスタＭ５のソースには、第３のクロックＩＮ３が
与えられている。更に、第５のＭＯＳトランジスタＭ５
のゲートはＶ_ＤＤに接続されている。

【００７１】第２の容量ＭＯＳトランジスタＭＣ２のゲ
ート側はノードＮ４を介してトランスファＭＯＳトラン
ジスタＭＴ１に接続され、且つ、当該ノードＮ４には、
第２のプリチャージＭＯＳトランジスタＭＰ２のソース
に接続されている。

【００７２】図示されているように、第１及び第２のプ
リチャージＭＯＳトランジスタＭＰ１、ＭＰ２のドレイ
ン、及び、第５のＭＯＳトランジスタＭ５のゲートに
は、外部電源電圧Ｖ_ＤＤが供給され、他方、第２及び第
６のＭＯＳトランジスタＭ２及びＭ６のソースは、接地
電位Ｖ_ＳＳに接続されている。

【００７３】図５に示された昇圧電位発生回路２０ｂの
動作を図６に示された波形図を参照して説明する。ま
ず、図５に示されているように、第１のクロックＩＮ１
は、図２と同様に、電圧振幅Ｖ_ＤＤを有し、０レベル
（ローレベル）とＶ_ＤＤレベル（ハイレベル）の間で変
化し、他方、第２のクロックＩＮ２は２Ｖ_ＤＤレベル
（ハイレベル）とＶ_ＤＤレベル（ローレベル）の間で変
化している。ここで、第１のクロックＩＮ１のハイレベ
ル期間は第２のクロックＩＮ２の低レベル期間より短く
なるように設定されている。更に、第３のクロックＩＮ
３は０レベル（ローレベル）とＶ_ＤＤレベル（ハイレベ
ル）との間で変化し、そのハイレベル期間は、第１のク
ロックＩＮ１のハイレベル期間より短くなるように調整
されている。更に、第４のクロックＩＮ４は第１のクロ
ックＩＮ１に対して逆極性を有しており、２Ｖ_ＤＤレベ
ル（ハイレベル）とＶ_ＤＤ（ローレベル）との間で変化
する。上記した第１〜第４のクロックＩＮ１〜ＩＮ４は
図１と同様にクロック発振器２１によって発生される。

【００７４】第２のクロックＩＮ２がハイレベル（２Ｖ
_ＤＤ）を取り、第４のクロックＩＮ４もハイレベル（２
Ｖ_ＤＤ）の状態にある期間、第１及び第２のプリチャー
ジＭＯＳトランジスタＭＰ１、ＭＰ２がオンになる。こ
のとき、第１の容量ＭＯＳトランジスタＭＣ１のノード
Ｎ１及びＮ２の電位は、図６に示すように、それぞれ０
及びＶ_ＤＤレベルになる。また、ノードＮ４はＶ_ＤＤの
レベルを取る。これは、第３のクロックＩＮ３がローレ
ベルを取り、この状態では、第５、第４、及び、第２の
ＭＯＳトランジスタＭ５、Ｍ４、及び、Ｍ２がオンにな
り、第２の容量ＭＯＳトランジスタＭＣ２のノードＮ５
がローレベル（Ｖｓｓ）になるからである。

【００７５】続いて、第２のクロックＩＮ２がローレベ
ルに移行し、且つ、第１のクロックＩＮ１がハイレベ
ル、第４のクロックＩＮ４がローレベルになると、第１
及び第２のプリチャージＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２はオフになる。この時、ノードＮ３の電位は、略Ｖ
_ＰＰの電位に保たれている。この状態で、第３のクロッ
クＩＮ３がハイレベルになると、第６及び第１のＭＯＳ
トランジスタＭ６、Ｍ１がオンになり、結果として、ノ
ードＮ３を通して、昇圧電位Ｖ_ＰＰが第２の容量ＭＯＳ
トランジスタＭＣ２のノードＮ５に与えられる。このた
め、第２の容量ＭＯＳトランジスタＭＣ２のゲート側電
位Ｎ４は、図６に示すように、Ｖ_ＤＤ＋Ｖ _ＰＰまで上昇
する。電位Ｖ_ＰＰは電位Ｖ_ＤＤよりも高いから、図６に
示すように、ノードＮ４に接続されたトランスファＭＯ
ＳトランジスタＭＴ１のゲートの電位は、２Ｖ_ＤＤを越
え、３Ｖ_ＤＤに近いレベルに達する。したがって、図１
と同様に、トランスファＭＯＳトランジスタＭＴ１は、
迅速に電荷を転送することができ、容量回路２２を通し
て略一定の昇圧電位ＶＰＰを発生することができる。

【００７６】この実施形態においても、トランスファＭ
ＯＳトランジスタＭＴ１を薄膜化することも可能であ
る。しかしながら、図４に関連して説明したように、内
部回路に供給された昇圧電位は内部回路で使用されるこ
とにより、昇圧電位が大幅に低下する場合もあり、ま
た、高い制御電圧を与え、高速に内部回路に供給するた
めには、トランスファＭＯＳトランジスタＭＴ１のゲー
ト膜厚は厚膜がより好ましい。

【００７７】図７を参照すると、本発明の第４の実施形
態に係る昇圧電位発生回路２０ｃは、トランスファＭＯ
ＳトランジスタＭＴ１としてＰチャンネルＭＯＳトラン
ジスタを使用している点で、図５に示された昇圧電位発
生回路２０ｂと相違している。この関係で、図７の回路
は、図５に示された第２のプリチャージＭＯＳトランジ
スタＭＣ２を含んでいない。また、図７に示された昇圧
電位発生回路２０ｃでは、トランスファＭＯＳトランジ
スタＭＴ１のゲート電位であるノードＮ４の電位が図８
に示すように、接地電位０レベル（Ｖ_ＳＳ）とＶ_ＰＰレ
ベルとの間で変化すること以外、図５及び６と同様であ
るので、説明を省略する。

【００７８】図８のノードＮ３における電位からも明ら
かな通り、図７に示された構成によっても、２Ｖ_ＤＤの
電位に近い昇圧電位Ｖ_ＰＰを発生することができる。

【００７９】図７に示された昇圧電位発生回路２０ｃに
おいても、トランスファＭＯＳトランジスタＭＴ１のゲ
ート絶縁膜の膜厚を薄膜化することができるが、トラン
スファＭＯＳトランジスタＭＴ１のゲート膜厚は厚膜が
より好ましいことは、前述した通りである。

【００８０】図９を参照すると、本発明の第５の実施形
態に係る昇圧電位発生回路２０ｄは、複数の容量ＭＯＳ
トランジスタ（ここでは、ＭＣ１、ＭＣ２）を含んだ構
成を備え、これによって、３倍圧の昇圧電圧Ｖ_ＰＰを発
生することができる。図示された例では、容量ＭＯＳト
ランジスタＭＣ１（第１の容量ＭＯＳトランジスタと呼
ぶ）、及び、容量ＭＯＳトランジスタＭＣ２（第２の容
量ＭＯＳトランジスタと呼ぶ）はともにメモリセルを構
成するＭＯＳトランジスタ、或いは、トランスファＭＯ
Ｓトランジスタのゲート酸化膜に比較して薄膜のゲート
酸化膜を有するＭＯＳトランジスタによって構成されて
いる。

【００８１】図９では、第１の容量ＭＯＳトランジスタ
ＭＣ１の基板側及びゲート側のノードをそれぞれ第１及
び第２のノードＮ１、Ｎ２とし、第１のノードＮ１に
は、インバータを介して第１のクロックＩＮ１が与えら
れ、他方、第２のノードＮ２は、第１のプリチャージＭ
ＯＳトランジスタＭＰ１に接続されている。第１のプリ
チャージＭＯＳトランジスタＭＰ１は薄膜のゲート絶縁
膜を有し、そのドレインには、外部電源電圧Ｖ_ＤＤが与
えられる一方、ゲートには、第２のクロックＩＮ２が供
給されている。

【００８２】一方、第２のノードＮ２と、接地電位（Ｖ
_ＳＳ）との間には、スイッチ回路として、厚膜のゲート
絶縁膜を有する第１〜第３のＭＯＳトランジスタＭ１〜
Ｍ３が直列に接続されている。このうち、第１のＭＯＳ
トランジスタＭ１はＰチャンネルＭＯＳトランジスタで
あり、第２及び第３のＭＯＳトランジスタＭ２、Ｍ３は
ＮチャンネルＭＯＳトランジスタである。図に示されて
いるように、第１及び第３のＭＯＳトランジスタＭ１、
Ｍ３のゲートには、第３のクロックＩＮ３が与えられて
おり、第２のＭＯＳトランジスタＭ２のゲートには、外
部電源電圧Ｖ_Ｄ _Ｄが供給されている。

【００８３】薄膜のゲート絶縁膜を有する第２の容量Ｍ
ＯＳトランジスタＭＣ２は、基板側ノード（第３のノー
ド）Ｎ３とゲート側ノード（第４のノード）Ｎ４とを備
え、第３のノードＮ３は第１及び第２のＭＯＳトランジ
スタＭ１、Ｍ２の共通接続点に接続されている。一方、
第４のノードＮ４はトランスファＭＯＳトランジスタＭ
Ｔ１に接続されると共に、第２のプリチャージＭＯＳト
ランジスタＭＰ２のソースに接続されている。これら、
第２のプリチャージＭＯＳトランジスタＭＰ２及びトラ
ンスファＭＯＳトランジスタＭＴ１は厚膜のゲート絶縁
膜を有するＭＯＳトランジスタによって構成されてい
る。

【００８４】第２のプリチャージＭＯＳトランジスタＭ
Ｐ２のドレインには、外部電源電圧Ｖ_ＤＤが供給されて
おり、そのゲートには、第４のクロックＩＮ４が与えら
れ、また、トランスファＭＯＳトランジスタＭＴ１のゲ
ートには、第５のクロックＩＮ５が与えられている。

【００８５】図１０には、上記した各クロックＩＮ１〜
ＩＮ５の波形と、各ノードＮ１〜Ｎ４における電位変化
が示されている。まず、第５のクロックＩＮ５以外が与
えられていない場合、即ち、ローレベルにあって電荷が
転送されていない場合、第１乃至第４のノードＮ１、Ｎ
２、Ｎ３、Ｎ４の電位はそれぞれＶ_ＤＤ、２Ｖ_ＤＤ、２
Ｖ_ＤＤ、及び３Ｖ_ＤＤに維持されている。

【００８６】第１のクロックＩＮ１がインバータを介し
て与えられると、図１０に示された第１及び第２のノー
ドＮ１、Ｎ２の波形からも明らかなように、第１のノー
ドＮ１の電位は、Ｖ_ＤＤレベルから０レベルに変化し、
他方、第２のノードＮ２の電位は、２Ｖ_ＤＤレベルから
Ｖ_ＤＤレベルに変化する。この状態では、第２のクロッ
クＩＮ２及び第４のクロックＩＮ４はローレベルにある
ため、第１及び第２のプリチャージＭＯＳトランジスタ
ＭＰ１、ＭＰ２はオフに保たれている。

【００８７】続いて、第３のクロックＩＮ３がハイレベ
ルになると共に、第２、第４のクロックＩＮ２、ＩＮ４
がハイレベルになると、第１及び第２のプリチャージＭ
ＯＳトランジスタＭＰ１、ＭＰ２がオン状態となり、こ
の結果、第１及び第２の容量ＭＯＳトランジスタＭＣ
１、ＭＣ２は、外部電源電圧Ｖ_ＤＤによりプリチャージ
される状態になる。

【００８８】即ち、第３のクロックＩＮ３がハイレベル
になり、第２及び第３のＭＯＳトランジスタＭ２、Ｍ３
が第３のクロックＩＮ３によってオンになると、図１０
に示されるように、第３及び第４のノードＮ３、Ｎ４の
電位がそれぞれ０及びＶ_ＤＤレベルまでそれぞれ低下す
る。以後、第２のクロックＩＮ２がローレベルになるま
で、オン状態を継続し、第２及び第４のノードＮ２、Ｎ
４をＶ_ＤＤレベルに保持する。

【００８９】次に、図１０に示すように、第２、第３、
及び、第４のクロックＩＮ２、ＩＮ３、及びＩＮ４がロ
ーレベルになると、第１、第２のプリチャージＭＯＳト
ランジスタＭＰ１、ＭＰ２がオフ状態になると共に、第
１のＭＯＳトランジスタＭ１がオンとなり、第３のＭＯ
ＳトランジスタＭ３がオフ状態になる。

【００９０】第３のクロックＩＮ３がローレベルになる
と、第２のノードＮ２の電位により第３のノードＮ３が
充電されることにより、第３のノードＮ３の電位が接地
電位０から上昇し、この結果、第４のノードＮ４の電位
も、Ｖ_ＤＤから上昇し、チャージポンプが開始される。

【００９１】更に、第１のクロックＩＮ１がローレベル
になると、第１のノードＮ１及び第２のノードＮ２の電
位は、それぞれＶ_ＤＤ及び２Ｖ_ＤＤに昇圧され、チャー
ジポンプ状態となる。このとき、第１のＭＯＳトランジ
スタＭ１はオン状態にあるから、第３及び第４のノード
Ｎ３及びＮ４の電位は、ノードＮ２の電位の上昇に応じ
て、更に、上昇し、それぞれ、２Ｖ_ＤＤ、３Ｖ_ＤＤにな
る。したがって、図示された例では、第１のクロックＩ
Ｎ１のローレベル期間は、チャージポンプ期間を規定し
ていることが分る。

【００９２】次に、図１０に示すように、第１のクロッ
クＩＮ１がローレベルになり、第４のノードＮ４の電位
が３Ｖ_ＤＤに達すると、第５のクロックＩＮ５がハイレ
ベルになる。このように、トランスファＭＯＳトランジ
スタＭＴ１は、第１のクロックＩＮ１がローレベルの期
間に、オン状態となり、トランスファＭＯＳトランジス
タＭＴ１の電位は３Ｖ_ＤＤとなって電荷転送状態とな
る。

【００９３】電荷転送が終了し、第５のクロックＩＮ５
がローレベルになり、続いて、第１のクロックＩＮ１が
ハイレベルになる。この時点では、第２及び第４のクロ
ックＩＮ２、ＩＮ４で動作する第１及び第２のプリチャ
ージＭＯＳトランジスタＭＰ１、ＭＰ２はオフ状態にあ
り、他方、第３のクロックＩＮ３で動作する第３のＭＯ
ＳトランジスタＭ３はオン状態にある。この状態では、
第１のクロックＩＮ１がハイレベルになると、第１及び
第２のノードＮ１、Ｎ２の電位が、それぞれＶ _ＤＤから
接地電位、２Ｖ_ＤＤからＶ_ＤＤへと低下する。この結
果、第３及び第４のノードＮ３、Ｎ４の電位も、それぞ
れ２Ｖ_ＤＤからＶ_ＤＤへ、３Ｖ_ＤＤから２Ｖ_ＤＤへと変
化する。

【００９４】第１のクロックＩＮ１のハイレベル期間中
に、第２、第３、及び、第４のクロックＩＮ２、ＩＮ
３、及び、ＩＮ４がハイレベルになると、第３及び第４
のノードＮ３、Ｎ４の電位は、それぞれＶ_ＤＤから０電
位へ、２Ｖ_ＤＤからＶ_ＤＤへと更に低下して、第１及び
第２の容量ＭＯＳトランジスタＭＣ１、ＭＣ２はプリチ
ャージされる状態になる。以後、同様な動作が繰り返し
行われる。

【００９５】図１０に示された例では、第１のクロック
ＩＮ１のローレベル期間中に、第５のクロックＩＮ５が
ハイレベル（３Ｖ_ＤＤ）になっている。このことは、ト
ランスファＭＯＳトランジスタＭＴ１の電荷転送期間
と、第１のクロックＩＮ１のローレベル期間によって規
定されるチャージポンプ期間とがオーバーラップし、他
方、第１のクロックＩＮ１のハイレベル期間、第２及び
第４のクロックＩＮ２、ＩＮ４のハイレベル期間によっ
て規定されるプリチャージ期間と、電荷転送期間とが実
質上、オーバーラップしないように、制御されているこ
とが分る。

【００９６】尚、図１０では、第１のクロックＩＮ１と
第５のクロックＩＮ５とをオーバーラップしないように
制御しているが、第２の容量ＭＯＳトランジスタＭＣ２
として厚膜のゲート酸化膜を有するＭＯＳトランジスタ
を使用した場合、第１のクロックＩＮ１と第５のクロッ
クＩＮ５とが多少オーバーラップしても良い。

【００９７】図１１を参照すると、本発明の第６の実施
形態に係る昇圧電位発生回路２０ｅは、第１乃至第３の
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３及びそのゲート接
続回路を変更した以外、図９に示された昇圧電位発生回
路２０ｄと同様であり、図１０と同じ波形図で動作す
る。即ち、図１１に示された回路２０ｅでは、第１〜第
３のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を薄膜のゲー
ト絶縁膜を有するＭＯＳトランジスタによって構成し、
第１及び第２のＭＯＳトランジスタＭ１、Ｍ２のゲート
が外部電源電圧ＶＤＤを与える外部電源に共通に接続さ
れている点、及び、第３のクロックＩＮ３が第３のＭＯ
ＳトランジスタＭ３のゲートにだけ与えられている点
で、図９とは異なっている。この構成では、Ｐチャンネ
ルＭＯＳによって構成された第１のＭＯＳトランジスタ
Ｍ１のソース電位が、ゲート電位Ｖ_Ｄ _Ｄより、当該トラ
ンジスタの閾値電圧以上高くなった場合に、当該第１の
ＭＯＳトランジスタＭ１はオン状態になること以外、図
９の回路と同様である。図示された昇圧電位発生回路２
０ｅも、３倍圧の昇圧電位Ｖ_ＰＰを発生することができ
る。

【００９８】図１２及び１３を参照して、本発明の更に
別の実施形態（第７の実施形態）に係る昇圧電位発生回
路２０ｆを説明する。図１２に示された昇圧電位発生回
路２０ｆは、図１１と同様に３倍圧の昇圧電位Ｖ_ＰＰを
発生する回路である。具体的に説明すると、図１２に示
された昇圧電位発生回路２０ｆは、図１１と同様に、メ
モリセルを構成するＭＯＳトランジスタ、或いは、トラ
ンスファＭＯＳトランジスタのゲート絶縁膜より薄膜の
ゲート絶縁膜を有する第１〜第３のＭＯＳトランジスタ
Ｍ１、Ｍ２、Ｍ３によって構成され、第１及び第２のＭ
ＯＳトランジスタＭ１、Ｍ２のゲートは外部電源電圧Ｖ
_ＤＤを与える外部電源に共通に接続される一方、第３の
ＭＯＳトランジスタＭ３に第３のクロックＩＮ３が与え
られている。

【００９９】また、トランスファＭＯＳトランジスタＭ
Ｔ１として、ゲート絶縁膜の厚いＰチャンネルＭＯＳト
ランジスタが使用されている点で、前述した昇圧電位発
生回路２０ｅと相違している。尚、第１のＭＯＳトラン
ジスタＭ１はＰチャンネルＭＯＳトランジスタによって
構成され、第１及び第２の容量ＭＯＳトランジスタＭＣ
１、ＭＣ２、第１及び第２のプリチャージＭＯＳトラン
ジスタＭＰ１、ＭＰ２が設けられている点は、図１１と
同様である。

【０１００】図１３を参照して、図１２に示された昇圧
電位発生回路２０ｆの動作を説明する。まず、トランス
ファＭＯＳトランジスタＭＴ１のゲートには、図１０に
示された第５のクロックＩＮ５に対して反転した極性を
有するクロックが第５のクロックＩＮ５として与えられ
ている。更に、この例では、第５のクロックＩＮ５とし
て、Ｖ_ＤＤの電位をローレベルとし、３Ｖ_ＤＤの電位を
ハイレベルとするクロックが使用され、当該第５のクロ
ックＩＮ５は、第１のクロックＩＮ１のハイレベル期間
よりも幅広いハイレベル期間を有している。トランスフ
ァＭＯＳトランジスタＭＴ１では、第５のクロックＩＮ
５のローレベル期間に電荷の転送が行なわれるため、ト
ランスファＭＯＳトランジスタＭＴ１における電荷転送
時間は、第１のクロックＩＮ１のハイレベル期間とオー
バーラップしないことが分る。

【０１０１】尚、図１３に示された第２〜第４のクロッ
クＩＮ２、ＩＮ３、ＩＮ４は図１０に示された第２〜第
４のクロックとそれぞれ同様である。

【０１０２】図１２及び１３において、まず、第５のク
ロックＩＮ５がＶ_ＤＤから３Ｖ_ＤＤに変化して、トラン
スファＭＯＳトランジスタＭＴ１がオフ状態に保たれ
る。この状態で、第１のクロックＩＮ１が０レベルから
Ｖ_ＤＤレベルに変化すると、図１３に示すように、ノー
ドＮ１、Ｎ２の電位は、それぞれＶ_ＤＤから０へ、２Ｖ
_ＤＤからＶ_ＤＤへとそれぞれ変化する。

【０１０３】図示された昇圧電位発生回路２０ｆにおい
て、まず、第１のクロックＩＮ１がハイレベルになる。
この結果、第１及び第２のノードＮ１及びＮ２の電位
は、それぞれＶ_ＤＤから０、２Ｖ_ＤＤからＶ_ＤＤへとそ
れぞれ低下する。続いて、第２、第３、及び、第４のク
ロックＮ２、Ｎ３、及び、Ｎ４がハイレベルになると、
プリチャージＭＯＳトランジスタＭＰ１、ＭＰ２、及
び、第３のＭＯＳトランジスタＭ３はオン状態となり、
第３のノードＮ３は０電位に低下し、第２及び第４のノ
ードＮ２及びＮ４はＶ_ＤＤレベルにプリチャージされ
る。

【０１０４】次に、第２のクロックＩＮ２〜第４のクロ
ックＩＮ４がローレベルになると、プリチャージＭＯＳ
トランジスタＭＰ１、ＭＰ２、及び、第３のＭＯＳトラ
ンジスタＭ３はオフ状態となり、第２、第３、及び、第
４のノードＮ２、Ｎ３、及び、Ｎ４は、それぞれ
Ｖ_ＤＤ、０、及び、Ｖ_ＤＤレベルを保持する。

【０１０５】続いて、第１のクロックＩＮ１がローレベ
ルになると、ノードＮ１及びＮ２の電位がそれぞれＶ
_ＤＤ及び２Ｖ_ＤＤになる。ノードＮ２の電位が２Ｖ_ＤＤ
になると、第１のＭＯＳトランジスタＭ１がオン状態に
なって、ノードＮ３、Ｎ４の電位がそれぞれ２Ｖ_ＤＤ及
び３Ｖ_ＤＤに上昇する。この状態で、第５のクロックＩ
Ｎ５がローレベル（Ｖ_ＤＤ）に低下すると、トランスフ
ァＭＯＳトランジスタＭＴ１がオン状態となって電荷が
転送される。

【０１０６】この結果、昇圧電位発生回路２０ｆは、３
倍圧に昇圧された電位Ｖ_ＰＰを出力することができる。

【０１０７】図９、１１、及び１２に示すように、オン
／オフ動作を行うスイッチ素子としてのトランジスタを
介して、複数の容量ＭＯＳトランジスタＭＣ１、ＭＣ２
を実質上直列に接続した構成により、それぞれの容量を
チャージポンプすることにより、加算された電圧が得ら
れ、３倍圧の昇圧電位Ｖ_ＰＰを発生することができる。

【０１０８】図１４を参照すると、本発明の第８の実施
形態に係る昇圧電位発生回路２０ｇは、正電位のＶ_ＤＤ
及び接地電位Ｖ_ＳＳのほかに、−０.７Ｖ程度の基板電
圧（Ｖ_ＢＢ）をも使用している点で、前述した実施形態
とは異なっている。

【０１０９】具体的に説明すると、昇圧電位発生回路２
０ｇは、第１及び第２のクロックＩＮ１、ＩＮ２をそれ
ぞれゲートで受けて動作する第１及び第２のＭＯＳトラ
ンジスタＭ１、Ｍ２を備え、両ＭＯＳトランジスタＭ
１、Ｍ２は外部電源電圧Ｖ_ＤＤ端子と接地電位Ｖ_ＳＳと
の間に直列に接続され、両ＭＯＳトランジスタＭ１、Ｍ
２の共通接続点であるノードＮ１は容量ＭＯＳトランジ
スタＭＣ１の基板側に接続されている。また、ノードＮ
１と基板電位（Ｖ_ＢＢ）との間には、第３及び第４のＭ
ＯＳトランジスタＭ３、Ｍ４が直列に接続されている。
ここで、第３のＭＯＳトランジスタＭ３のゲートには、
外部電源電圧ＶＤＤが供給され、他方、第４のＭＯＳト
ランジスタＭ４のゲートには、第３のクロックＩＮ３が
与えられている。これら第１乃至第４のＭＯＳトランジ
スタＭ１〜Ｍ４は、薄いゲート絶縁膜を有しており、第
１のＭＯＳトランジスタＭ１だけがＰチャンネル、他の
ＭＯＳトランジスタＭ２〜Ｍ４はＮチャンネルＭＯＳト
ランジスタである。

【０１１０】容量ＭＯＳトランジスタＭＣ１のゲート側
はノードＮ２に接続され、当該ノードＮ２にはプリチャ
ージＭＯＳトランジスタＭＰ及びトランスファＭＯＳト
ランジスタＭＴが接続されている。両ＭＯＳトランジス
タＭＰ及びＭＴはＮチャンネルＭＯＳトランジスタであ
り、ＭＴは厚膜のゲート絶縁膜を有している。ＭＯＳト
ランジスタＭＰ及びＭＴのゲートには、それぞれ第４及
び第５のクロックＩＮ４及びＩＮ５が与えられている。

【０１１１】図１５をも併せ参照すると、第１のクロッ
クＩＮ１はＶ_ＤＤレベルとＶ_ＳＳレベルとの間で変化
し、第２のクロックＩＮ２はＶ_ＤＤレベルとＶ_ＢＢレベ
ルとの間で変化する。更に、第３のクロックＩＮ３はＶ
_ＤＤレベルとＶ_ＢＢレベルとの間で変化する振幅を有し
ている。

【０１１２】図１５からも明らかなように、第１のクロ
ックＩＮ１がハイレベルを取るプリチャージ期間に、第
２のクロックＩＮ２と第３のクロックＩＮ３はハイレベ
ルとなり、第１のノードＮ１をＶ_ＳＳレベル及びＶ_ＢＢ
レベルに引き下げる。

【０１１３】更に、第４のクロックＩＮ４は、図１５に
示すように、２Ｖ_ＤＤレベルとＶ_Ｄ _Ｄレベルとの間で変
化し、そのタイミングは第１のクロックＩＮ１と同じタ
イミングである。また、第１のクロックＩＮ１のローレ
ベル期間に、即ち、チャージポンプ期間にハイレベルに
なる第５のクロックＩＮ５はＶ_ＤＤと３Ｖ_ＤＤとの間で
変化している。

【０１１４】図１４において、第２のクロックＩＮ２の
電位がハイレベルの時、第１のノードＮ１はＶ_ＳＳレベ
ルにあり、第２のクロックＩＮ２がローレベルに変わる
と、第２のＭＯＳトランジスタＭ２はオフとなると共
に、第４のＭＯＳトランジスタＭ４に与えられている第
３のクロックＩＮ３がハイレベル（Ｖ_ＤＤ）になって、
第４のＭＯＳトランジスタＭ４は第３のＭＯＳトランジ
スタＭ３と共にオンになり、結果として、図１５に示す
ように、ノードＮ１の電位はＶ_ＢＢまで引き下げられ
る。このことは、一旦、Ｖ_ＳＳ（接地電位）まで低下し
たノードＮ１の電位が更にＶ_ＢＢまで引き下げられ、プ
リチャージが行われることを意味している。

【０１１５】続いて、第１、第３、及び、第４のクロッ
クＩＮ１、ＩＮ３、ＩＮ４がローレベルに低下すると、
プリチャージ期間が完了し、第３及び第４のＭＯＳトラ
ンジスタＭ３、Ｍ４、及び、プリチャージＭＯＳトラン
ジスタＭＰはオフ状態となる。このとき、第１のＭＯＳ
トランジスタＭ１がオンとなって、第１のノードＮ１の
電位は、Ｖ_ＤＤレベルの方向に上昇し始め、チャージポ
ンプ期間となる。この期間中、第１のノードＮ１のレベ
ルがＶ_ＢＢからＶ_ＤＤに引上げられることにより、第２
のノードＮ２の電位は２Ｖ_ＤＤ＋Ｖ_ＢＢレベルまで上昇
していく。このとき、第５のクロックＩＮ５が３Ｖ_ＤＤ
に達すると、トランスファＭＯＳトランジスタＭＴがオ
ンして、電荷の転送が行われる。

【０１１６】このように、この実施形態では、ノードＮ
１の電位を一旦接地電位（Ｖ_ＳＳ）まで、放電した後、
更に、負電位（Ｖ_ＢＢ）まで引き下げることにより、直
接、負電位に引き下げる場合に比べて、負電源に対する
負荷を減少させることができる。したがって、図１４に
示された昇圧電位発生回路２０ｇはＶ_ＢＢ電源を利用し
て、即ち、１個の容量ＭＯＳトランジスタだけを用い
て、２Ｖ_ＤＤ＋Ｖ_ＢＢの昇圧レベルを得ることができ
る。この場合、容量ＭＯＳトランジスタに印加される電
位差はＶ_ＤＤよりは大きくなるが、２Ｖ_ＤＤよりは小さ
いため薄膜ゲートを使用できる。

【０１１７】上述した各実施形態に係る昇圧電位発生回
路を製造するためには、互いに異なるゲート絶縁膜を有
するＭＯＳトランジスタを製作する必要がある。

【０１１８】図１６（ａ）〜（ｆ）を参照して、膜厚の
互いに異なるＭＯＳトランジスタを製作するために使用
されるマルチオキサイドプロセスについて説明する。ま
ず、図１６（ａ）に示すように、シリコン基板３１上
に、ＳＴＩ（shallow trenchisolation）により、選択
的に絶縁領域３２を設ける。これによって、シリコン基
板３１は互いに絶縁された複数の領域に区画される。次
に、シリコン基板３１及び絶縁領域３２の表面上に、第
１の絶縁膜３３を形成する（図１６（ｂ））。

【０１１９】続いて、図１６（ｃ）に示すように、第１
の絶縁膜３３上に、選択的にレジスト膜３４を塗布した
後、レジスト膜３４によって覆われていない部分の第１
の絶縁膜３３をエッチングして、シリコン基板３１及び
絶縁領域３２を部分的に露出させる（図１６（ｄ））。
この状態で、レジスト膜３４を除去して、第１の絶縁膜
３３を露出させ（図１６（ｅ））、露出した第１の絶縁
膜３３、シリコン基板３１、及び、絶縁領域３２上に第
２の絶縁膜３５を形成する。

【０１２０】この結果、第１及び第２の絶縁膜３３及び
３５が積層された領域には、厚い絶縁膜が形成され、第
１の絶縁膜３３が形成されていない領域には、薄い絶縁
膜が形成される。このように、マルチオキサイドプロセ
スを利用することにより、厚い絶縁膜及び薄い絶縁膜を
形成できる。また、これら厚い絶縁膜及び薄い絶縁膜を
昇圧電位発生回路を構成するＭＯＳトランジスタのゲー
ト絶縁膜として利用することにより、前述した実施形態
に使用されるＭＯＳトランジスタを製作することができ
る。

【０１２１】図１７を参照して、本発明の更に別の実施
形態（第９の実施形態）に係る昇圧電位発生回路につい
て説明する。この実施形態に係る昇圧電位発生回路は、
ビット線センスアンプ（ＳＡ）のオーバードライブ電源
回路として使用されている。図示された例では、外部電
源電圧Ｖ_ＤＤを降圧して、内部降圧電位Ｖ_ＤＬを得るた
めの内部降圧回路４１がオーバードライブ電源回路に接
続されている。この例では、外部電源を直接利用する代
わりに、内部降圧した電位Ｖ_ＤＬをオーバードライブ電
源回路に供給して、当該オーバードライブ電源回路によ
り昇圧電位ＶＤＡＲＹは、駆動用ＭＯＳトランジスタＭ
Ｄを介してセンスアンプＳＡに与えられる。この構成で
は、外部電源のレベルの変動による昇圧電位ＶＤＡＲＹ
のレベル変動の影響を抑制できる。また、内部降圧回路
４１を使用することにより、外部電源を利用した場合に
比較して、ビット線に必要な容量を有する容量ＭＯＳト
ランジスタＭＣ１のゲート絶縁膜の膜厚を薄くすること
ができ、容量ＭＯＳトランジスタＭＣ１に要する面積を
縮小することができる。

【０１２２】図１７に示されたオーバードライブ電源回
路は、内部降圧電位Ｖ_ＤＬと接地間に接続されたＰチャ
ンネルの第１のＭＯＳトランジスタＭ１とＮチャンネル
の第２のＭＯＳトランジスタＭ２との直列回路を備え、
両ＭＯＳトランジスタＭ１及びＭ２の共通接続点に、上
記した容量ＭＯＳトランジスタＭＣ１が接続されてい
る。当該容量ＭＯＳトランジスタＭＣ１のゲート側に
は、プリチャージＭＯＳトランジスタＭＰ１及びトラン
スファＭＯＳトランジスタＭＴ１が接続されている。更
に、図示された回路は、Ｖ_ＤＬ電位を選択的に供給する
スイッチングＭＯＳトランジスタＭＳを備えている。

【０１２３】ここで、ＭＯＳトランジスタＭ１及びＭ２
のゲートには、第１のクロックＩＮ１、プリチャージＭＯＳトランジスタＭＰ１のゲートに
は、第２のクロックＩＮ２、トランスファＭＯＳトランジスタＭＴ１のゲートに
は、第３のクロックＩＮ３、スイッチングＭＯＳトランジスタＭＳには、第４の
クロックＩＮ４、及び、駆動用ＭＯＳトランジスタＭＤ
には第５のクロックＩＮ５が供給されている。

【０１２４】より具体的に、図１８をも参照して、図１
７の動作を説明すると、外部電源電圧Ｖ_ＤＤは内部降圧
回路４１によりＶ_ＤＬに降圧されてオーバードライブ電
源回路に与えられている。この状態で、プリチャージＭ
ＯＳトランジスタＭＰ１には、プリチャージ（ＰＲＥ）
期間、図１８に示すように、第２のクロックＩＮ２がハ
イレベルの状態にあり、プリチャージＭＯＳトランジス
タＭＰ１はオン状態となって、容量ＭＯＳトランジスタ
ＭＣ１をプリチャージする。また、この状態では第１の
クロックＩＮ１がハイレベルにあるため、第１のＭＯＳ
トランジスタＭ１はオフの状態にある。

【０１２５】次に、第１のクロックＩＮ１及び第２のク
ロックＩＮ２がローレベルになって、プレチャージ期間
からチャージポンプ期間に移行する。この期間中、第３
のクロックＩＮ３がハイレベルになる。このチャージポ
ンプ期間、プリチャージＭＯＳトランジスタＭＰ１は第
２のクロックＩＮ２によりオフとなり、第１のクロック
ＩＮ１のローレベルがＡＣＴＶ信号として第１及び第２
のＭＯＳトランジスタＭ１、Ｍ２のゲートに入力され
る。この結果、第１のＭＯＳトランジスタＭ１がオンと
なり、他方、第２のクロックＩＮ２によりプリチャージ
ＭＯＳトランジスタＭＰ１はオフとなり、トランスファ
ＭＯＳトランジスタＭＴ１はオンとなる。したがって、
この期間中に昇圧が行われ、昇圧電位ＶＤＡＲＹがトラ
ンスファＭＯＳトランジスタＭＴ１から出力される。

【０１２６】このとき、第４のクロックＩＮ４がローレ
ベル状態にあるため、スイッチングＭＯＳトランジスタ
ＭＳはオフの状態にある。一方、駆動用ＭＯＳトランジ
スタＭＤが第５のクロックＩＮ５により、オンの状態に
あり、オーバードライブの電荷がトランスファＭＯＳト
ランジスタＭＴ１から、駆動用ＭＯＳトランジスタＭＤ
を介してセンスアンプ（ＳＡ）に供給される。

【０１２７】図示された例では、ビット線の増幅終了と
前後して、第１のクロックＩＮ１、第２のクロックＩＮ
２はハイレベル、第３のクロックＩＮ３はローレベルに
変化し、更に、再書き込み期間を指示する信号が第４の
クロックＩＮ４としてスイッチングＭＯＳトランジスタ
ＭＳに与えられ、当該スイッチングＭＯＳトランジスタ
ＭＳがオンとなって、Ｖ_ＤＬ（ビット線ハイレベル供給
電源）に切り替えられる。切替終了により容量ＭＯＳト
ランジスタはプリチャージ状態になる。

【０１２８】このように、図示されたオーバードライブ
電源回路は、Ｖ_ＤＬと昇圧されたオーバードライブ電源
電圧ＶＤＡＲＹを選択的に供給できるため、従来のよう
に、オーバードライブ用電源線とＶ_ＤＬ電源線を個別に
配線する必要がないと言う利点を備えている。

【０１２９】また、図示されたオーバードライブ電源回
路を構成する容量ＭＯＳトランジスタのゲート絶縁膜
は、ＤＲＡＭのメモリセルを構成するＭＯＳトランジス
タのゲート絶縁膜より薄くしているが、同じ厚さであっ
ても良い。

【０１３０】

【発明の効果】以上説明したように、本発明によれば、
容量ＭＯＳトランジスタのゲート絶縁膜の厚さを薄く
し、小面積で大きな容量を実現することができると言う
利点がある。また、本発明では、大きな容量を要する３
倍圧の昇圧電位発生回路を容易に構成できると言う利点
もある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る昇圧電位発生回
路を説明するための図である。

【図２】図１に示された昇圧電位発生回路の動作を説明
するための波形図である。

【図３】本発明の第２の実施形態に係る昇圧電位発生回
路を説明するための回路図である。

【図４】図３に示された昇圧電位発生回路の動作を説明
するための波形図である。

【図５】本発明の第３の実施形態に係る昇圧電位発生回
路を説明するための回路図である。

【図６】図５に示された昇圧電位発生回路の動作を説明
するための波形図である。

【図７】本発明の第４の実施形態に係る昇圧電位発生回
路を説明するための回路図である。

【図８】図７に示された昇圧電位発生回路の動作を説明
するための波形図である。

【図９】本発明の第５の実施形態に係る昇圧電位発生回
路を説明するための回路図である。

【図１０】図９に示された昇圧電位発生回路の動作を説
明するための波形図である。

【図１１】本発明の第６の実施形態に係る昇圧電位発生
回路を説明するための回路図である。

【図１２】本発明の第７の実施形態に係る昇圧電位発生
回路を説明するための回路図である。

【図１３】図１２に示された昇圧電位発生回路の動作を
説明するための波形図である。

【図１４】本発明の第８の実施形態に係る昇圧電位発生
回路を説明するための回路図である。

【図１５】図１４に示された昇圧電位発生回路の動作を
説明するための波形図である。

【図１６】（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）は本発明に係る昇圧電位発生回路に使用されるＭ
ＯＳトランジスタを製造する方法を工程順に説明するた
めの図である。

【図１７】本発明の第９の実施形態に係る昇圧電位発生
回路を説明するための回路図である。

【図１８】図１７に示された昇圧電位発生回路の動作を
説明するための波形図である。

【符号の説明】

ＭＣ１容量ＭＯＳトランジスタＭＴ１トランスファＭＯＳトランジス
タＭＰ１プリチャージＭＯＳトランジス
タ２０、２０ａ〜２０ｇ昇圧電位発生回路２１クロック発振器２２容量回路２０１、２０２インバータＭ１〜Ｍ６ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 ＣＨ０２Ｍ 3/07 (72)発明者成井誠司東京都中央区八重洲二丁目２番１号エルピーダメモリ株式会社内 (72)発明者前健治東京都小平市上水本町五丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者森野誠東京都小平市上水本町五丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者久保内修一東京都小平市上水本町五丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F038 AC03 AC05 AC08 AC14 AC15 AC17 BG02 BG03 BG05 CD06 DF05 EZ20 5F083 GA19 LA05 LA08 LA10 NA01 ZA07 ZA08 5H730 AA14 AA15 BB02 BB57 DD04 EE07 EE59 FD01 FG01 5M024 AA04 AA58 BB29 BB35 BB36 FF03 FF13 FF22 HH01 PP01 PP03 PP05 PP07

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタによって構成された
メモリセルを含む半導体装置に使用される昇圧電位発生
回路において、容量素子として使用され、第１及び第２
のノード間に接続された容量ＭＯＳトランジスタと、前
記第２のノードに接続されたトランスファＭＯＳトラン
ジスタと、更に、前記第２のノードに接続されたプリチ
ャージＭＯＳトランジスタとを備え、前記容量ＭＯＳト
ランジスタの前記第１及び第２のノード間の電位差が、
前記容量ＭＯＳトランジスタのゲート絶縁膜の耐圧を越
えないように、前記容量ＭＯＳトランジスタ、前記トラ
ンスファＭＯＳトランジスタ、及び、前記プリチャージ
ＭＯＳトランジスタのゲートが制御されることを特徴と
する昇圧電位発生回路。
【請求項２】請求項１において、前記容量ＭＯＳトラ
ンジスタは、前記メモリセルを構成するＭＯＳトランジ
スタ、或いは、前記トランスファＭＯＳトランジスタの
ゲート絶縁膜の膜厚より薄いゲート絶縁膜を有している
ことを特徴とする昇圧電位発生回路。
【請求項３】請求項１又は２において、前記第１のノ
ードには、第１のクロックとして制御信号が与えられ、
前記プリチャージＭＯＳトランジスタのゲートには、第
２のクロックとして制御信号が与えられ、更に、前記ト
ランスファＭＯＳトランジスタのゲートには、第３のク
ロックとして制御信号が与えられる構成を備え、前記第
１のクロックによって規定される前記容量ＭＯＳトラン
ジスタのチャージポンプ期間は、前記第２のクロックに
よって規定されるプリチャージＭＯＳトランジスタのプ
リチャージ期間とオーバーラップしないように制御され
ると共に、前記第３のクロックによって規定されるトラ
ンスファ期間は、前記チャージポンプ期間より短いこと
を特徴とする昇圧電位発生回路。
【請求項４】請求項１乃至３のいずれかにおいて、前
記プリチャージＭＯＳトランジスタには、外部電源電圧
が与えられる構成を備え、前記トランスファＭＯＳトラ
ンジスタからは、前記外部電源電圧に対して２倍の電位
を発生できることを特徴とする昇圧電位発生回路。
【請求項５】請求項４において、前記トランスファＭ
ＯＳトランジスタは、前記メモリセルと同等の厚膜のゲ
ート絶縁膜を備え、当該トランスファＭＯＳトランジス
タのゲートに与えられる第３のクロックは、前記外部電
源電圧の２倍の振幅を有していることを特徴とする昇圧
電位発生回路。
【請求項６】請求項４において、前記トランスファＭ
ＯＳトランジスタは、前記容量ＭＯＳトランジスタと同
等の薄膜のゲート絶縁膜を備え、当該トランスファＭＯ
Ｓトランジスタのゲートに与えられる第３のクロック
は、前記外部電源電圧に等しい振幅を有していることを
特徴とする昇圧電位発生回路。
【請求項７】外部電源電圧を昇圧する昇圧電位発生回
路において、第１及び第２のノードの間に接続された第
１の容量ＭＯＳトランジスタ、第３及び第４のノード間
に接続された第２の容量ＭＯＳトランジスタ、前記外部
電源電圧が与えられる電源端子と前記第２のノード間に
接続された第１のプリチャージＭＯＳトランジスタ、前
記電源端子と第４のノード間に接続された第２のプリチ
ャージＭＯＳトランジスタ、及び、前記第４のノードに
接続されたトランスファＭＯＳトランジスタとを備え、
前記第２のノードと前記第３のノードの間には、スイッ
チ回路が接続された構成を備え、前記トランスファＭＯ
Ｓトランジスタからは前記外部電源電圧の３倍圧の電位
を発生できることを特徴とする昇圧電位発生回路。
【請求項８】請求項７において、前記第１及び第２の
容量ＭＯＳトランジスタは、前記メモリセルを構成する
ＭＯＳトランジスタ、或いは、前記トランスファＭＯＳ
トランジスタのゲート絶縁膜よりも薄いゲート絶縁膜を
有するＭＯＳトランジスタによって構成されていること
を特徴とする昇圧電位発生回路。
【請求項９】請求項７又は８において、前記スイッチ
回路は、前記第２のノードと前記第３のノード間に接続
された第１のＭＯＳトランジスタと、第３のノードと接
地間に接続された第２及び第３のＭＯＳトランジスタと
を有していることを特徴とする昇圧電位発生回路。
【請求項１０】請求項９において、前記第１のＭＯＳ
トランジスタは、ＰチャンネルＭＯＳであり、他方、第
２及び第３のＭＯＳトランジスタはＮチャンネルＭＯＳ
であることを特徴とする昇圧電位発生回路。
【請求項１１】請求項１０において、前記第１乃至第
３のＭＯＳトランジスタは厚膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。
【請求項１２】請求項１０において、前記第１乃至第
３のＭＯＳトランジスタは薄膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。
【請求項１３】請求項７において、前記第１の容量Ｍ
ＯＳトランジスタ、前記第１のプリチャージＭＯＳトラ
ンジスタ、前記スイッチ回路、前記第２のプリチャージ
ＭＯＳトランジスタ、及び、前記トランスファＭＯＳト
ランジスタには、制御信号として、それぞれ、第１、第
２、第３、第４、及び、第５のクロックが与えられる構
成を有し、前記第５のクロックで規定されるトランスフ
ァＭＯＳトランジスタの電荷転送期間は、前記第１のク
ロックで規定される第１の容量ＭＯＳトランジスタのチ
ャージポンプ期間と実質的にオーバーラップし、前記第
２及び第４のクロックで規定されるプリチャージ期間と
実質的にオーバーラップしないことを特徴とする昇圧電
位発生回路。
【請求項１４】請求項１３において、前記スイッチ回
路は、第２及び第４のクロックで規定されるプリチャー
ジ期間において、第２のノードと第３のノード間を非導
通とし、第３のノードをローレベルとし、前記チャージ
ポンプ期間においては、第２のノードと第３のノード間
を導通させることを特徴とする昇圧電位発生回路。
【請求項１５】請求項１３において、前記トランスフ
ァＭＯＳトランジスタは、ＰチャンネルＭＯＳによって
構成され、前記スイッチ回路は、第２及び第３のノード
間に接続されたＰチャンネルの第１のＭＯＳトランジス
タと、第３のノードと接地間に直列に接続されたＮチャ
ンネルの第２及び第３のＭＯＳトランジスタとを有して
いることを特徴とする昇圧電位発生回路。
【請求項１６】請求項１５において、前記第１及び第
２のＭＯＳトランジスタのゲートは、共通に電源電圧端
子に接続される一方、前記第３のＭＯＳトランジスタの
ゲートには、第３のクロックが与えられ、第２及び第４
のクロックで規定されるプリチャージ期間において第２
のノードと第３のノード間を非導通にすると共に、第３
のノードをローレベルとし、チャージポンプ期間におい
ては、第２のノードと第３のノード間を導通させること
を特徴とする昇圧電位発生回路。
【請求項１７】請求項１６において、前記第１乃至第
３のＭＯＳトランジスタ、並びに、前記第１及び第２の
容量ＭＯＳトランジスタは薄膜のゲート絶縁膜を有して
いることを特徴とする昇圧電位発生回路。
【請求項１８】請求項１７において、前記第１のプリ
チャージＭＯＳトランジスタは薄膜のゲート絶縁膜を有
し、他方、第２のプリチャージＭＯＳトランジスタ及び
トランスファＭＯＳトランジスタは厚膜のゲート絶縁膜
を有していることを特徴とする昇圧電位発生回路。
【請求項１９】予め定められた膜厚を有するゲート絶
縁膜を備えた容量ＭＯＳトランジスタ、当該容量ＭＯＳ
トランジスタのゲート絶縁膜より厚い膜厚を有するゲー
ト絶縁膜を備えたトランスファＭＯＳトランジスタ、及
び、前記容量ＭＯＳトランジスタと前記トランスファＭ
ＯＳトランジスタに結合されたプリチャージＭＯＳトラ
ンジスタとを含む昇圧電位発生回路の制御方法におい
て、チャージポンプ期間を規定する第１のクロックを前
記容量ＭＯＳトランジスタに供給するステップ、前記第
１のクロックによるチャージポンプ期間の開始前に終了
するようなプリチャージ期間を決定する第２のクロック
をプリチャージＭＯＳトランジスタに与えるステップ、
及び、前記第１のクロックによるチャージポンプ期間内
に、電荷転送期間を規定する第３のクロックを前記トラ
ンスファＭＯＳトランジスタに供給するステップとを備
え、これによって、前記昇圧期間内、容量ＭＯＳトラン
ジスタに加わる電圧を制限することを特徴とする制御方
法。
【請求項２０】請求項１９において、前記第３のクロ
ックは第１のクロックに比較して大きい振幅を有してい
ることを特徴とする制御方法。
【請求項２１】請求項１９又は２０において、前記チ
ャージポンプ期間及びプリチャージ期間に、前記容量Ｍ
ＯＳトランジスタに加わる電圧は、前記容量ＭＯＳトラ
ンジスタのゲート絶縁膜の耐圧より低くなるように制御
されることを特徴とする制御方法。
【請求項２２】ＭＯＳトランジスタによって構成され
たメモリセルを含む半導体装置に使用される昇圧電位発
生回路において、容量素子として使用され、第１及び第
２のノード間に接続された容量ＭＯＳトランジスタと、
前記第２のノードに接続されたトランスファＭＯＳトラ
ンジスタと、更に、前記第２のノードに接続されたプリ
チャージＭＯＳトランジスタとを備え、前記容量ＭＯＳ
トランジスタの前記第１のノードに接続され、当該容量
ＭＯＳトランジスタを昇圧する回路と、第１のノードの
電位を接地電位以下の基板電位にする回路とを有してい
ることを特徴とする昇圧電位発生回路。