JPH11110992A - 昇圧回路、半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 テストに時間をかけることなく、昇圧回路を
構成する低圧側の容量の不良を確実に検出すること。 【解決手段】 クロックラインに５Ｖのクロックを供給
すると、容量Ｃ１〜Ｃ２０に充電される電圧が順次上昇
して、容量Ｃ２０からは２０Ｖ程度の高電圧のＶｐｐが
出力される。Ａグループ、Ｂグループ及びＣグループの
各容量の酸化膜の膜厚は、グループ単位で段階的に厚く
なっているため、各酸化膜にかかる電界は、低圧側のＡ
グループ、中圧側のＢグループ及び高圧側のＣグループ
の全て容量でほとんど同じになる。このため、出荷前の
短時間のテストでも、全ての容量に十分な電界ストレス
をかけることができるため、低圧側の偶発不良モードの
酸化膜を持った容量を確実に検出でき、欠陥のある昇圧
回路、又はこの昇圧回路を含んだ半導体装置を出荷前に
確実に排除して、より信頼性の高い昇圧回路又はこの昇
圧回路を含んだ半導体装置を市場に供給することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧に比べて
高圧の電圧が動作に必要な時、この高電圧を発生する昇
圧回路及びこの昇圧回路を半導体チップ上に組み込んだ
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来からＥＥＰＲＯＭなどでは、書き込
み消去動作時に電源電圧に比較して高電圧が必要なた
め、この高電圧を電源電圧から装置内部の昇圧回路によ
り昇圧して得ている。

【０００３】図７は上記した昇圧回路の従来構成例であ
る。Ｖｃｃ＝５Ｖの電源を昇圧して、Ｖｐｐ＝２０Ｖの
高電圧を得る回路である。上記回路は複数個の容量Ｃ１
〜Ｃｎと、これら容量への電流充電経路となるダイオー
ド接続された複数のトランジスタから成っている。

【０００４】上記昇圧回路に図８に示すような交互に逆
位相になる５Ｖのクロックφ、φを加えると、クロック
周期ｔ１，ｔ２，ｔ３，ｔ４，…，と周期が進むに連れ
て、容量Ｃ１、Ｃ２，Ｃ３，…，Ｃｎの順番で、各容量
に徐々に高い電圧が充電され、容量Ｃｎには最終的に２
０Ｖの電圧が充電され、Ｖｐｐとして２０Ｖを得ること
ができる。

【０００５】図９は上記した昇圧回路の容量の段数と昇
圧電圧の関係を示した特性図であり、入力側の何段かで
急激に電圧が昇圧されると、以降の段数では徐々に電圧
が上がる特性となることが分かる。

【０００６】上記昇圧回路で使用されている容量Ｃ１〜
ＣｎはＭＯＳキャパシタである。このＭＯＳキャパシタ
は拡散層の下部電極と上部電極の間に誘電体層である酸
化膜を挟さんだ構成を有している。前記酸化膜は耐高電
圧のために比較的膜厚の厚い（４００オングストローム
程度）高耐圧トランジスタのゲート酸化膜を使用してい
る。従って、クロックφ、φの入力側に近い低圧側の容
量も、高電圧が充電される出力側に近い高圧側の容量も
前記酸化膜の膜厚が同一で厚いＭＯＳキャパシタが用い
られている。

【０００７】ところで、上記のような昇圧回路を含んだ
半導体装置が製造されてから出荷される前に、偶発不良
モードの酸化膜を持ったＭＯＳキャパシタを検出して、
そのチップを排除する書き換えテストが行われている。
しかし、上記のように、ＭＯＳキャパシタの前記酸化膜
の膜厚が低圧側でも高圧側でも均一で厚いと、短時間の
書き換えテストでは、例え低圧側のＭＯＳキャパシタの
酸化膜に偶発不良モードがあっても、このＭＯＳキャパ
シタの酸化膜には５Ｖ付近の低い電圧しか印加されず、
十分な電界ストレスをかけられないため、酸化膜に偶発
不良モードがあっても検出されず、昇圧回路に欠陥のあ
る半導体装置が市場に出てしまう恐れがあった。そこ
で、これを回避するために、長時間のテストを行えばよ
いが、これではテストに時間及び労力が掛り、半導体装
置のコストが高くなってしまうという不具合があった。

【０００８】

【発明が解決しようとする課題】上記のように電源電圧
より高い電圧を発生する昇圧回路を含んだ半導体装置で
は、昇圧回路を構成する複数のＭＯＳキャパシタの誘電
体層である酸化膜の膜厚が低圧側でも高圧側でも同一で
厚いため、低圧側のＭＯＳキャパシタの前記酸化膜にか
かる電界が弱く、十分な電界ストレスをかけられないた
め、出荷前に行われる短時間の書き換えテストでは、例
え低圧側のＭＯＳキャパシタの酸化膜に偶発不良モード
があっても、前記偶発不良モードが検出されにくく、テ
スト段階で昇圧回路の容量の一部に欠陥がある半導体装
置をリジェクトすることが困難となり、信頼性の劣る半
導体装置が市場に出てしまう恐れがあった。

【０００９】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、テストに時間を
かけることなく、低圧側の容量の欠陥を確実に検出する
ことができる昇圧回路及びこの昇圧回路を含む半導体装
置及びその製造方法を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１、第２のクロックライン
に、１個おきに交互に接続された複数の容量を有し、前
記第１、第２のクロックラインに、交互に逆位相になる
第１、第２のクロックを印加することにより、初段の容
量には前記第１クロックの電圧を充電し、以降２段目の
容量から順番に段階的に高くなる電圧を充電して、最終
段の容量から昇圧した高電圧を取り出す昇圧回路におい
て、前記複数の容量の誘電体層の厚みを充電電圧に応じ
て異ならせたことにある。

【００１１】この第１の発明によれば、前記第１、第２
のクロックラインに、交互に逆位相になる第１、第２の
クロックを印加すると、初段の容量から最終段の容量に
向かって、各容量の充電電圧が順番に高くなり、最終段
の容量に目標の高電圧が充電される。この際、充電電圧
が低くなるにつれて、各容量の誘電体層を薄くすれば、
各容量の誘電体層にかかる電界をほぼ同じにすることが
できる。

【００１２】ここで、前記誘電体層に存在する偶発不良
モードを十分に検出できる電界ストレスが前記各容量の
誘電体層にかかるように前記電界を設定しておけば、初
段付近の低電圧側の容量の誘電体層に存在する偶発不良
モードを出荷前の短時間のテストでも確実に検出できる
ようになり、容量に欠陥のある昇圧回路が市場に出回る
可能性を極めて低くすることができる。

【００１３】第２の発明の特徴は、前記複数の容量は全
てＭＯＳキャパシタで構成され、各ＭＯＳキャパシタの
誘電体層である酸化膜の厚みを、充電される電圧が低く
なるにつれて薄くしたことにある。

【００１４】この第２の発明によれば、充電電圧が低く
なるにつれて、各ＭＯＳキャパシタの酸化膜を薄くすれ
ば、各ＭＯＳキャパシタの酸化膜にかかる電界をほぼ同
じにすることができる。ここで、前記酸化膜に存在する
偶発不良モードを十分に検出できる電界ストレスが前記
各ＭＯＳキャパシタの酸化膜にかかるように前記電界を
設定しておけば、初段付近の低電圧側のＭＯＳキャパシ
タの酸化膜に存在する偶発不良モードを出荷前の短時間
のテストでも確実に検出できるようになり、ＭＯＳキャ
パシタに欠陥のある昇圧回路が市場に出回ることがな
い。

【００１５】第３の発明の特徴は、請求項１記載の昇圧
回路と、この昇圧回路により昇圧された高電圧を用いる
回路とをひとつの半導体チップ上に備えたことにある。

【００１６】第４の発明の特徴は、前記昇圧された電圧
を用いる回路は、前記高電圧を用いて記憶動作を行うメ
モリ領域を有する記憶回路である。

【００１７】この第４の発明によれば、前記メモリ回路
が例えばコントロールゲートとフローティングゲートを
備えたＥＥＰＲＯＭなどのメモリ回路であった場合、前
記昇圧回路から発生された高電圧をコントロールゲート
に印加することにより、フローティングゲートに電子を
注入して情報が書き込まれる。

【００１８】第５の発明の特徴は、シリコン基板に形成
された不純物拡散層である下層電極の上に酸化膜を形成
する工程と、前記酸化膜の一部範囲の上に新たな酸化膜
を少なくとも１層以上積層することにより、２種類以上
の異なる膜厚の酸化膜を形成する工程とを含むことにあ
る。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の一実施の形態に
係る昇圧回路の要部の構成例を示した回路図である。ク
ロックライン１、２にｎ個のＭＯＳキャパシタで構成さ
れた容量Ｃ１〜Ｃ２０が接続されており、最終段の容量
Ｃ２０の端子電圧Ｖｐｐがタイオード接続されたトラン
ジスタＴｒを介して引き出されている。クロックライン
１、２には、交互に逆位相になる５Ｖのクロックφ、φ
（図８参照）が印加されている。容量Ｃ１〜Ｃ２０は三
つのグループＡ，Ｂ、Ｃに分けられ、各グループ毎に、
容量の誘電体層である酸化膜の厚みが異なり、図３に示
すようにグループＡ、Ｂ，Ｃの順番に酸化膜の膜厚が厚
くなっている。

【００２０】図２は上記したＭＯＳキャパシタの構造例
を示した断面図である。ＭＯＳキャパシタはシリコン基
板の上部に形成された拡散層の下部電極１１と、上部電
極１２との間に誘電体層である酸化膜１３をサンドイッ
チ状に挟んだ構造を有している。尚、拡散層の下部電極
１１は引き出し電極１４に接続されて、電圧が印加され
るようになっている。この酸化膜１３の厚みがＭＯＳキ
ャパシタの耐圧を決定し、厚いほど耐圧が高くなる。

【００２１】次に本実施の形態について更に詳細に説明
する。交互に逆位相になる５Ｖのクロックφ、φがクロ
ックライン１、２に印加されると、容量Ｃ１〜Ｃ２０に
順番に、順次高い電圧が充電され、最終段の容量Ｃ２０
から２０ＶのＶｐｐが出力される。

【００２２】この例では、グループＡは容量Ｃ１、Ｃ２
から成る２段、グループＢは容量Ｃ３〜Ｃ１０から成る
３段〜１０段、グループＣは容量Ｃ１１〜Ｃ２０から成
る１１段〜２０段の容量群でそれぞれ構成される。グル
ープＡの容量Ｃ１、Ｃ２の酸化膜１３の厚みは例えば９
０オングストローム、グループＢの容量Ｃ３〜Ｃ１０の
酸化膜１３の厚みは例えば１５０オングストローム、グ
ループＣの容量Ｃ１１〜Ｃ２０の酸化膜１３の厚みは例
えば４００オングストロームとなっており、図３に示し
たようにグループ間で酸化膜１３の厚みが段階的に変化
している。

【００２３】グループＡの容量Ｃ１、Ｃ２の酸化膜１３
は９０オングストロームと薄いため、容量Ｃ１、Ｃ２の
耐圧は低くなるが、これら容量Ｃ１、Ｃ２は５Ｖ付近の
低電圧しか印加されないため耐圧は低くても問題は生じ
ない。同様に、グループＢの容量Ｃ３〜Ｃ１０の酸化膜
が１５０オングストロームしかない場合も問題はない。
一方、グループＣの容量Ｃ１１〜Ｃ２０の酸化膜１３の
厚みは４００オングストロームと厚いため、２０Ｖ付近
の高電圧がかかっても十分な耐圧を有しているので問題
はない。

【００２４】上記した昇圧回路が動作している時、各容
量Ｃ１〜Ｃ２０は充電されるため、各容量の酸化膜には
電界がかかるが、上記したように低圧側のＡグループの
容量の酸化膜は薄く、中圧側、高圧側のＢ，Ｃグループ
の容量の酸化膜は厚くなっているため、結局、各容量の
酸化膜にかかる電界は図４に示すようにほとんど同じで
あり、特に低圧側のＡグループの容量Ｃ１、Ｃ２にかか
る電界が高圧側のそれと同じで従来よりも十分に大きく
なっている。

【００２５】図５は上記したＭＯＳキャパシタの誘電体
層である酸化膜の厚みをコントロールしながら形成する
製造方法を示した図である。図５（Ａ）では、シリコン
基板５０に３００オングストロームの酸化膜４１を形成
した後、中央の酸化膜４１上にレジスト６０を塗布し、
図５（Ｂ）では、中央の酸化膜４１を残して、両側の酸
化膜をエッチングする。その後、レジスト６０を除去し
た後、図５（Ｃ）では、１００オングストロームの酸化
膜４２を積層する。

【００２６】次に、中央の酸化膜４２と右側の酸化膜４
２上にレジスト６０を塗布してから、図５（Ｄ）では、
左側の酸化膜４２をエッチングして除去する。その後、
図５（Ｅ）に示すように９０オングストロームの酸化膜
４３を積層し、図中左から９０、４００、１５０オング
ストロームの３段階に厚みの異なる酸化膜が形成され
る。

【００２７】尚、図５（Ｅ）にて、酸化膜４３、４１、
４２の下側のシリコン基板５０には最初から不純物拡散
層の下層電極（図示せず）が形成されているものとす
る。

【００２８】ところで、上記した昇圧回路を有する例え
ばＥＥＰＲＯＭなどの半導体装置を製造すると、その出
荷前に、前記昇圧回路に偶発モード不良の酸化膜を持っ
た容量が存在するかどうかをテストすることが行われる
が、この場合に、前記昇圧回路の低圧側の容量の酸化膜
が薄いため、この酸化膜にも十分な電界ストレスを前記
テストでかけられるため、偶発モード不良の酸化膜を持
った容量が低圧側にあった場合、これは容易に検出され
る。

【００２９】本実施の形態によれば、昇圧回路の各容量
Ｃ１〜Ｃ２０の充電電圧に応じて誘電体層である酸化膜
の厚みを変化させているため、各段数の容量の前記酸化
膜にかかる電界がほぼ同じになり、これまでスクリーニ
ング効果が効かなかった低圧側の容量Ｃ１、Ｃ２、Ｃ３
辺りにも十分な電解ストレスをかけることができるよう
になった。それ故、出荷前の短時間の書き換えテストで
も、低圧側の偶発不良モードの酸化膜を持った容量を容
易に検出でき、欠陥のある昇圧回路、又はこの昇圧回路
を含んだ半導体装置を確実に排除することができ、より
信頼性の高い半導体装置を市場に供給することができ
る。

【００３０】また、低圧側、中圧側では、薄い酸化膜厚
のＭＯＳキャパシタを用いることにより、電気容量を大
きくすることができ、同じ性能では従来より面積の小さ
い、小型の昇圧回路を実現でき、その分、半導体チップ
の集積度を上げることができる。

【００３１】尚、各容量Ｃ１〜Ｃ２０の酸化膜厚のコン
トロールは上記実施の形態では３段階に行ったが、これ
は２段階、又は４段階以上としても、同様の効果を得る
ことができる。

【００３２】図６は本発明の昇圧回路をひとつの半導体
チップ上に含む半導体装置の一実施の形態を示したブロ
ック図であり、ＥＥＰＲＯＭの構成例を示してある。昇
圧回路６１が上記の図１に示したものと同じ昇圧回路
で、電源電圧Ｖｃｃを昇圧して高電圧のＶｐｐを出力す
る。アドレスバッファ及びラッチ６２にラッチされた例
えば書き込みアドレスは、ロー・デコード６３とカラム
・デコード６４にデコードされて、メモリアレイ６５の
前記アドレスに対応する書き込み場所を指定し、この書
き込み場所にコントロールデータ６６からデータが書き
込まれる。このコントロールデータ６６には、入出力バ
ッファデータラッチ６８を介して外部から書き込みデー
タが送られてくる。この際、タイミング及びコントロー
ルロジック６８が前記データの書き込みタイミングを制
御する。昇圧回路６１で発生された高電圧のＶｐｐはメ
モリアレイ６５への上記したデータ書き込み時に使用さ
れる。

【００３３】又、メモリアレイ６５の書き込みデータを
消去する際にも、昇圧回路６１で発生された高電圧のＶ
ｐｐが使用される。

【００３４】本実施の形態によれば、昇圧回路６１の欠
陥を出荷前の短時間の書き換えテストで確実に検出でき
るため、コストなどの上昇なく、より信頼性の高いＥＥ
ＰＲＯＭなどの半導体装置を市場に出すことができる。

【００３５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、低圧側の容量の酸化膜の厚みを薄くしたことによ
り、テストに時間をかけることなく、昇圧回路を構成す
る容量の欠陥を確実に検出でき、市場に出る昇圧回路や
この昇圧回路を含んだ半導体装置の信頼性を向上させる
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る昇圧回路の要部の
構成例を示した回路図である。

【図２】図１に示したＭＯＳキャパシタの構造例を示し
た断面図である。

【図３】図１に示した容量の段数と酸化膜厚の関係を示
した特性図である。

【図４】図１に示した容量の段数と各段の容量の酸化膜
にかかる電界との関係を示した特性図である。

【図５】図１に示した容量における厚みの異なる酸化膜
を製造する方法を示した説明図である。

【図６】本発明の一実施の形態にかかる半導体装置の構
成例を示したブロック図である。

【図７】従来の昇圧回路の構成例を示した回路図であ
る。

【図８】図７に示した回路に供給されるクロックの波形
図である。

【図９】図７に示した昇圧回路の容量の段数と昇圧電圧
との関係を示した特性図である。

【符号の説明】

１、２ クロックライン １１ 下部電極 １２ 上部電極 １３ 酸化膜 １４ 引き出し電極 ４１、４２、４３ 酸化膜 ５０ シリコン基板 ６０ レジスト ６１ 昇圧回路 ６２ アドレスバッファ及びラッチ ６３ ロー・デコード ６４ カラム・デコード ６５ メモリーアレイ ６６ コントロールデータ ６７ 入出力データラッチ ６８ タイミング及びコントロールロジック Ｃ１〜Ｃ２０ 容量（ＭＯＳキャパシタ） Ｔｒ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０２Ｍ 3/07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１、第２のクロックラインに、１個お
   きに交互に接続された複数の容量を有し、前記第１、第
   ２のクロックラインに、交互に逆位相になる第１、第２
   のクロックを印加することにより、初段の容量には前記
   第１クロックの電圧を充電し、以降２段目の容量から順
   番に段階的に高くなる電圧を充電して、最終段の容量か
   ら昇圧した高電圧を取り出す昇圧回路において、 前記複数の容量の誘電体層の厚みを充電電圧に応じて異
   ならせたことを特徴とする昇圧回路。
2. 【請求項２】 前記複数の容量は全てＭＯＳキャパシタ
   で構成され、各ＭＯＳキャパシタの誘電体層である酸化
   膜の厚みを、充電される電圧が低くなるにつれて薄くし
   たことを特徴とする請求項１記載の昇圧回路。
3. 【請求項３】 請求項１記載の昇圧回路と、 この昇圧回路により昇圧された高電圧を用いる回路とを
   ひとつの半導体チップ上に備えたことを特徴とする半導
   体装置。
4. 【請求項４】 前記昇圧された電圧を用いる回路は、前
   記高電圧を用いて記憶動作を行うメモリ領域を有する記
   憶回路であることを特徴とする請求項３記載の半導体装
   置。
5. 【請求項５】 シリコン基板に形成された不純物拡散層
   である下層電極の上に酸化膜を形成する工程と、 前記酸化膜の一部範囲の上に新たな酸化膜を少なくとも
   １層以上積層することにより、２種類以上の異なる膜厚
   の酸化膜を形成する工程とを含むことを特徴とする請求
   項３記載の半導体装置の製造方法。