TWI430430B - 記憶體細胞結構，運用該記憶體細胞結構的記憶體裝置以及具有該記憶體裝置的積體電路 - Google Patents

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Description

記憶體細胞結構，運用該記憶體細胞結構的記憶體裝置以及具有該記憶體裝置的積體電路
本發明係關於記憶體細胞結構，運用該記憶體細胞結構的記憶體裝置，及具有該記憶體裝置的積體電路。
許多資料處理系統需求嵌入式非揮發性記憶體，用於儲存藉由資料處理系統之其他邏輯組件存取的資料。例如，積體電路可能包括一或多數處理電路，用於執行資料處理操作，其中該等資料處理電路係耦合至嵌入式非揮發性記憶體，用於儲存藉由該等資料處理電路使用之資料。
然而，例如EEPROM及快閃之習知嵌入式非揮發性記憶體係昂貴，當與將需用以生產積體電路之其他邏輯組件的標準互補金氧半導體(CMOS)邏輯製程相比較，其在製造期間需要額外遮罩與製程步驟。因此，需要運用該額外遮罩及製程步驟用於積體電路之整個晶粒，或提供離晶粒之EEPROM或快閃記憶體。
然而，由J Raszka等人在2004年IEEE國際固態電路會議中之文件「在0.13μmCMOS邏輯製程中之安全應用的嵌入式快閃記憶體(Embedded Flash Memory for Security Applications in a 0.13μm CMOS Logic Process)」中描述一種非揮發性嵌入式快閃記憶體，其可使用標準CMOS邏輯製程製成而無特殊遮罩或額外製程步驟。該快閃記憶體的記憶體細胞之各者需要一比習知快閃記憶體更大之區域，且因此典型將適用於需要適當(而非大)量非揮發性記憶體之積體電路中。在此等具體實施例中，嵌入式快閃記憶體可使用標準CMOS邏輯製程製成之事實係高度有利，因為其將明顯地減少複雜性，且因此減少製造成本。
第1圖概要說明在以上文件中描述之記憶體細胞結構的斷面。第2圖提供第1圖之記憶體細胞結構的簡化說明。如從第1及2圖係明瞭，CMOS非揮發性記憶體細胞結構具有一其中儲存電荷之浮動閘極節點(FG)140、一耦合電容器100、一穿隧電容器130及一PMOS讀取電晶體120。兩電容器用厚氧化物MOS製成以使該裝置之整個使用壽命中的洩漏減至最少，且為了從以下程式化製程之討論將會瞭解的原因，耦合電容器100係製成以具有一比穿隧電容器130之電容大約十至二十倍之電容。讀取電晶體120亦製成為一厚氧化物裝置。
為了程式化該記憶體細胞結構，一7至8伏特之量級的相對較高電壓差係建立在穿隧電容器130之程式化端子B 160及耦合電容器100的程式化端子T 150間。由於耦合電容器100及穿隧電容器130間之電容差，大多數程式化偏壓係施加至穿隧電容器130，導致電荷穿隧透過穿隧電容器130之閘極氧化物發生。此製程導致電荷被儲存在浮動閘極節點140內，其在程式化電壓自程式化端子150、160移走後保持。若需用於程式化之電壓差係藉由將程式化端子160置於一比程式化端子150更高之電壓處而建立，則一正電荷將於程式化操作期間在浮動閘極節點140上建立，而若反之一較大電壓係相對於程式化端子160置於程式化端子150上，則一負電荷將在浮動閘極節點140上建立。
在程式化操作已完成後，儲存在浮動閘極節點140上之電荷可使用讀取電晶體120讀取。在一具體實施例中，此係藉由橫跨節點170、180間之電晶體120置放一足以造成電晶體接通的電位差，之後通過讀取電晶體之電流被感測出以偵測在浮動閘極節點140處儲存的電荷(且因此電壓)。
如先前所述。雖然該記憶體細胞結構致使非揮發性記憶體能使用標準CMOS製造步驟製造，缺點之一係記憶體細胞係相對較大。在此方面中之一明顯因素係耦合電容器必須製成相當大以產生所需耦合比(耦合電容器100之電容對穿隧電容器130的電容之比)需要致使記憶體細胞之程式化如以上概述進行。
因此將會需要致能達到該非揮發性記憶體之製造益處，但該記憶體之個別記憶體細胞結構具有減少的尺寸。
從一第一態樣中檢視，本發明提供一種用於一記憶體裝置之記憶體細胞結構，其包含：一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯地配置在該浮動閘極節點及該第二程式化端子之間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容；在一程式化操作期間，一電壓差係建立在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過該穿隧電容器發生，以致在該程式化操作後，一電荷係儲存在該浮動閘極節點中；及在一讀取操作期間，該讀取電晶體被啟動以產生一儲存在該浮動閘極節點中之該電荷的指示之輸出訊號。
依據本發明，一堆疊結構係運用於耦合電容器。尤其係，一耦合電容器堆疊係由至少兩耦合電容器形成，其係串聯配置在浮動閘極節點及一第二程式化端子間。耦合電容器堆疊具有一比該穿隧電容器更大之電容，以致提供一適當耦合比以致使記憶體細胞結構之程式化能發生。本發明之發明者瞭解藉由採用此一結構用於記憶體細胞結構內之耦合電容器，為了以下更詳細討論之原因，可明顯地減少記憶體細胞結構之尺寸。
在如前參考第1及2圖描述之先前技術非揮發性記憶體細胞結構中，在程式化操作之後，耦合電容器100變成在浮動閘極節點140處儲存之電荷的主要洩漏路徑，此係由於因為當與穿隧電容器130比較時耦合電容器100之相對較大面積。藉由用一依據本發明之耦合電容器堆疊(其中至少兩耦合電容器係串聯配置在浮動閘極節點及第二程式化端子間)替換耦合電容器100，橫跨該堆疊中各電容器之電壓降係小於橫跨先前技術耦合電容器100所發生者。因為洩漏電流隨著橫跨此一電容器的電壓降呈指數地升高，接著此在橫跨各個別電容器之電壓中的下降引起洩漏電流中的明顯下降。已瞭解藉由使用一耦合電容器堆疊，可觀察到洩漏電流中的明顯下降，本發明者則更瞭解不再需要將如此多之電荷儲存於浮動閘極節點中，因為凡是在程式化操作期間置於該處之電荷將會較慢地放電，且因此讀取電晶體將仍能正如第1及2圖之先前技術裝置般正確地感測儲存狀態，但在程式化操作後具有較少初始電荷。
在瞭解程式化操作期間不再需要將如此多電荷儲存於浮動閘極節點140中，本發明之發明者則瞭解不再需要此一大耦合比，即耦合電容器堆疊之電容無須如先前技術耦合電容器100之電容一般大。為了用一堆疊配置替換一單一電容器，其典型將需要堆疊中之個別電容器具有一比被替換之單一電容器較大的電容(因為串聯中之較大電容器需要達到總計如被替換之單一電容器的電容)。然而，提出以上可減少耦合比(且因此耦合電容器堆疊之總電容)之瞭解，本發明之發明者瞭解在許多實例中將可能構造耦合電容器堆疊以致比先前技術耦合電容器100佔用較少面積，因而減少記憶體細胞結構之總尺寸。
因此，透過本發明之耦合電容器堆疊的使用，可提供一具有少於第1或2圖之先前技術的記憶體細胞結構之面積的記憶體細胞結構，而保持此等非揮發性記憶體細胞結構之製造益處。
應注意到，除了減少區域(或取代其的係)當與一使用第1或2圖之先前技術記憶體細胞結構所構造的記憶體裝置相比，本發明之記憶體細胞結構可用以增加記憶體裝置的使用壽命。此係由於一非揮發性記憶體細胞之使用壽命係藉由減少浮動閘極洩漏而增加的事實。由於本發明之裝置產生較少洩漏，此可用以延伸記憶體細胞之使用壽命。然而，典型將係在使用壽命及電容器尺寸間之折衷，因為較小細胞尺寸意指較小耦合比，其繼而意指在程式化期間累積較少電荷且因此較短使用壽命。然而，藉由仔細控制電容器尺寸及使用壽命，在一些事例中將可能產生一比先前技術記憶體細胞較小及具有更長使用壽命兩者之記憶體細胞設計。
記憶體細胞結構典型將在一基材上形成，且於一具體實施例中，耦合電容器堆疊中之相鄰耦合電容器間的各中間節點係與基材隔離。藉由隔離此等中間節點與基材，此藉由避免任何來自中間節點之洩漏繞行在耦合電容器堆疊中之另外耦合電容器，確保於一堆疊中配置耦合電容器所產生之洩漏電流減少益處。
在一具體實施例中，讀取電晶體、穿隧電容器及在一耦合電容器堆疊中之至少一第一耦合電容器係在該基材上形成。在一特定具體實施例中，形成在基材上之讀取電晶體及任何電容器係形成為金氧半導體(MOS)結構，其中該等裝置之某些部分藉由改變基材之相關區中的摻雜位準形成。然而，此一配置並非本發明之一需求，且藉由舉例說明，在一具體實施例，無須任何耦合電容器依此一方式在基材上形成。
耦合電容器堆疊之各種耦合電容器可依各種方式配置。然而，在一具體實施例中，係使用多於一類型之電容器以形成耦合電容器堆疊之耦合電容器，以便允許耦合電容器之實體重疊。尤其係，該記憶體結構典型將藉由應用多層至基材，且藉由使用不同類型之電容器來製成，該耦合電容器堆疊中之某些電容器可形成在對於耦合電容器堆疊中之其他電容器係不同層內，因而允許耦合電容器之實體重疊，且致能達到進一步的尺寸減少。
雖然原則上耦合電容器堆疊可包含多於兩耦合電容器，但在一具體實施例中，該耦合電容器堆疊包含串聯配置在浮動閘極節點及第二程式化端子間之兩耦合電容器。頃發現此一方式致使耦合比能維持在一足夠高之位準處以允許記憶體細胞結構之易於程式化，而亦造成明顯尺寸減少益處。
在一具體實施例中，該耦合電容器堆疊中之一第一耦合電容器係形成在一基材上，且耦合電容器堆疊中在第一耦合電容器及一第二耦合電容器間之一中間節點係與基材隔離。如先前所提，藉由隔離中間節點與基材，產生自耦合電容器堆疊之使用的洩漏電流減少益處可最大。
第一及第二耦合電容器可依各種方式提供。然而，在一具體實施例中，該第二耦合電容器係一金屬-絕緣體-金屬(MIM)電容器。藉由配置此第二耦合電容器成為一MIM電容器，MIM電容器可形成在記憶體細胞結構之上金屬層中，且因此可易於與基材隔離。
在一些具體實施例中，耦合電容器堆疊中之兩耦合電容器可形成為MIM電容器。然而，在一具體實施例中，第一耦合電容器係一金氧半導體(MOS)電容器，MIM電容器係在MOS電容器上之一或多數層中形成。已發現藉由提供耦合電容器之一成為一MOS電容器，且其他耦合電容器為MIM電容器，此提供用於形成耦合電容器堆疊之特別空間有效率機構。尤其係，在一具體實施例中，該MIM電容器至少部分實體覆蓋MOS電容器，因而產生特別在面積上有效率之耦合電容器堆疊。因此，在此等具體實施例中，面積節省達到兩倍，一第一面積節省產生自當使用一耦合電容器堆疊所需之減少耦合比(且因此耦合電容器之減少尺寸)，且第二空間節省產生自於耦合電容器堆疊中之個別電容器的實體重疊。
耦合電容器堆疊中之各耦合電容器的實體設計可取決於實施而變。然而，在一具體實施例中，耦合電容器堆疊中之各耦合電容器具有約相同電容。藉由配置耦合電容器堆疊中之各耦合電容器以具有相同電容，橫跨耦合電容器之各者的電壓降則係相對地相等，因此透過耦合電容器堆疊之各種耦合電容器平衡洩漏電流。然而，可藉由一些程度變化各個別耦合電容器之電容，例如以適應可應用在其中欲提供一特定耦合電容器之裝置的特定層中的尺寸限制。
從一第二態樣檢視，本發明提供一種記憶體裝置，其包含一記憶體細胞陣列，各記憶體細胞包含至少一記憶體細胞結構，且各記憶體細胞結構包含：一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯地配置在該浮動閘極節點及該第二程式化端子之間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容；在一程式化操作期間，一電壓差係建立在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過穿隧電容器發生，以致在程式化操作之後，一電荷係儲存在該浮動閘極節點中；及在一讀取操作期間，讀取電晶體被啟動以產生一儲存在浮動閘極節點中之電荷的指示之輸出訊號。
在一具體實施例中，各記憶體細胞可從一單一記憶體細胞結構形成。然而，在一替代具體實施例中，各記憶體細胞包含一第一記憶體細胞結構及一第二記憶體細胞結構，在程式化操作期間，建立在第一記憶體細胞結構及第二記憶體細胞結構之第一及第二程式化端子間的電壓差，係使得在程式化操作後，一正電荷係儲存於第一記憶體細胞結構之浮動閘極節點中，且一負電荷係儲存於第二記憶體細胞結構之浮動閘極節點中。在讀取操作期間，藉由第一及第二記憶體細胞結構之讀取電晶體產生的輸出訊號間之差異指示一儲存在記憶體細胞中的資料值。藉由依此一方式配對記憶體細胞結構，且在相反感知中程式化該對中之各記憶體細胞結構，此提供用於藉由識別在讀取操作期間藉由該對記憶體細胞結構產生的輸出訊號中之差異，來偵測儲存資料值之一簡單機構。
從一第三態樣中檢視，本發明提供一種積體電路，其包含：處理電路，其係用於執行資料處理操作；及一記憶體裝置，其係用於儲存藉由該處理電路存取之資料；該記憶體裝置包含一記憶體細胞陣列，各記憶體細胞包含至少一記憶體細胞結構，且各記憶體細胞結構包含：一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯地配置在該浮動閘極節點及該第二程式化端子間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容；在一程式化操作期間，一電壓差建立係在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過該穿隧電容器發生，以致在該程式化操作後，一電荷係儲存在該浮動閘極節點中；及在一讀取操作期間，該讀取電晶體被啟動以產生一指示儲存在該浮動閘極節點中之電荷的輸出訊號。
第3圖概要說明依據本發明之具體實施例的記憶體細胞結構。與第2圖中之先前技術記憶體細胞結構相同的該等組件係用相同參考數字指示。如可自第3圖與第2圖之比較中見到，第2圖之先前技術的單一耦合電容器100係用本發明之具體實施例中的耦合電容器堆疊200替換。如先前討論，藉由使用該耦合電容器堆疊，可達到耦合電容器堆疊且因此併入該等記憶體細胞結構之記憶體裝置之面積的減少。尤其在第2圖之先前技術裝置中，由於耦合電容器之大面積，耦合電容器100引起在浮動閘極節點140中儲存之電荷的主要洩漏路徑。藉由用一耦合電容器堆疊(其包含串聯配置在浮動閘極節點140及程式化端子150間之至少兩耦合電容器)替換該耦合電容器，橫跨該堆疊中各電容器之電壓降相對於橫跨先前技術的耦合電容器100發生之電壓降會減少。
第4圖係顯示洩漏電流如何隨著橫跨一MOS電容器之電壓降變化的圖表。如可見到，洩漏電流隨著該電壓降呈指數地提升。假定一其中耦合電容器堆疊200含有相等電容之兩耦合電容器，應瞭解橫跨耦合電容器堆疊200中各個別電容器之電壓降，當與橫跨先前技術耦合電容器100比較時將會大約減半。因此，若箭頭215代表橫跨先前技術耦合電容器100之電壓降，且在對於曲線210上指示耦合電容器之洩漏電流的位置之特定點，則其可見到箭頭220指示藉由在耦合電容器堆疊200中各耦合電容器觀察到之洩漏電流，其假設各電容器具有耦合電容器100的電壓降之半。如自第4圖中將會瞭解，洩漏電流中之減少係相當明顯。
洩漏電流中之此下降的效應可從第5圖之圖表見到，其顯示在浮動閘極節點140處之電壓如何隨著時間放電，首先對於一如第2圖之先前技術的未堆疊配置(藉由第5圖中之線230顯示)，且其次對於一如第3圖中所示之堆疊配置(藉由第5圖中之線240顯示)。在兩情況下，係假設浮動閘極節點140在程式化操作已完成後具有0.5伏特之電壓。如可見到，使用本發明之具體實施例的堆疊配置，電壓中之放電係比未堆疊配置明顯更少。
考慮先前技術配置，有關可橫跨程式化端子施加之最大電壓(通常6至8伏特)，一耦合比係選定以致程式化操作期間充電浮動閘極節點140之電壓係在一位準(據以對於記憶體細胞結構預期保持其值之持續時間(典型係以年來測量))處，該電壓將永不會放電至一其中讀取電晶體120將不再能偵測儲存值或將偵測一錯誤值之位準。藉由舉例說明，考慮第5圖的實例，在浮動閘極節點140處用於儲存資料值之正確感測所需的最小電壓可為0.1伏特。考慮第5圖中之線230，此將暗示浮動閘極節點140在程式化操作之結束處需要被充電至0.5伏特。
然而，如自第5圖中之線240可見到，給定產生自一耦合電容器堆疊200之使用而在洩漏電流中的減少，將不再需要浮動閘極節點被程式化至0.5伏特之一電壓位準，且反而一較小電壓可用在浮動閘極節點140處。若在浮動閘極節點140處使用一較小電壓位準(且因此電荷)，當使用一耦合電容器堆疊200時可減少耦合比(即耦合電容器對於穿隧電容器之電容的比)。結果，耦合電容器堆疊200所需之面積可相對於第2圖之先前技術的單一耦合電容器100需用之面積減少，因而致使一使用本發明之具體實施例的耦合電容器堆疊200產生的記憶體細胞結構，能佔用比第2圖之先前技術記憶體細胞結構更小的面積。
至於最佳結果，耦合電容器堆疊中之相鄰耦合電容器間的中間節點應與記憶體細胞結構之基材本體隔離。雖然耦合電容器可依各種方式配置以達到此，達到此隔離之一配置係顯示於第6圖中。在此實例中，耦合電容器堆疊200係藉由一第一MOS電容器250形成，其係與一金屬-絕緣體-金屬(MIM)電容器260串聯連接。因為MIM電容器可形成在該裝置之上金屬層中，其可易於與基材本體隔離。此係藉由第7圖概要地說明。如第7圖中顯示，MOS電容器250係形成在基材300上，如在本發明之說明性具體實施例中確實係PMOS讀取電晶體120及穿隧電容器130。然而，MIM電容器260係藉由用一MIM介電質分開之MIM金屬層形成，且在MIM電容器260係定位在第五金屬層及第六金屬層間之一特定實例具體實施例中，用於MIM電容器之所需MIM金屬層可在裝置之上層中形成。
在一具體實施例中，耦合電容器堆疊中之兩耦合電容器可藉由MIM電容器形成。然而，在第6及7圖所示之具體實施例中，該等電容器之一係藉由一MOS電容器250形成，且另一者係藉由一MIM電容器260形成，因為此不僅允許中間節點之隔離，亦允許當製造記憶體裝置時兩電容器之一些實體重疊。尤其係，如可自第7圖瞭解，MIM電容器260可至少部分地覆蓋MOS電容器250，且的確在一些具體實施例中將會完全覆蓋MOS電容器250(及可能在如MOS電容器250之相同層處提供的一或多數其他組件)。此可提供當使用一耦合電容器堆疊時達到在產生自減少耦合比(及因此耦合電容器尺寸)之該等的高架、之上及上方的面積中之進一步減少。
一記憶體裝置典型將包括一如第8圖中說明之記憶體陣列300，該記憶體陣列具有一遍及記憶體陣列定位之記憶體細胞305之陣列。各記憶體細胞在本發明之一具體實施例中可藉由第3圖中所示之記憶體細胞結構形成。在一替代具體實施例中，一對此記憶體細胞結構可用以形成各記憶體細胞，如第9圖中概要顯示。在此實例中，一第一記憶體細胞結構由耦合電容器堆疊310、讀取電晶體315及穿隧電容器320組成。同樣地，一第二記憶體細胞結構由耦合電容器堆疊330、讀取電晶體335及穿隧電容器340組成。第一及第二記憶體細胞結構之B與T程式化端子係依相反感知連接至程式化電位，在第9圖中所示之此特定實例中，第一記憶體細胞結構之T端子在程式化操作期間係連接至+7伏特，而B端子係連接至0伏特，而對於第二記憶體細胞結構，係B端子連接至+7伏特，以T端子連接至0伏特。對於此配置之結果，在程式化操作之結束處，第一記憶體細胞結構之浮動閘極節點325將使一負電荷儲存於其內，而第二記憶體細胞結構之浮動閘極節點345將使一正電荷儲存於其內。
程式化操作之後，當發生一讀取操作時，兩讀取電晶體315、335之源極端子係連接至一讀取電壓，且透過兩讀取電晶體之汲極路徑抽取的電流係接著藉由感測放大電路監控以偵測儲存資料值。應瞭解無須感測兩線間之電流差，而是兩線間之電壓差應藉由感測放大電路監控。
第10圖概要說明其中一如處理器405之處理裝置係藉由一具有非揮發性記憶體420之路徑410耦合的積體電路。非揮發性記憶體420包括一如第8圖中所示之記憶體陣列300，以致記憶體細胞之各者係使用本發明之具體實施例的記憶體細胞結構構成。藉由使用此等記憶體細胞結構，可使用標準CMOS邏輯製程製造整個積體電路，且無須例如EEPROM及快閃記憶體之習知非揮發性記憶體所需的額外遮罩與製程步驟。此外，藉由使用本發明之具體實施例的記憶體細胞結構，而非第2圖之先前技術記憶體細胞結構，非揮發性記憶體420之尺寸可明顯地減少，因而造成較小的積體電路。或者，記憶體之尺寸可保持類似於將可用第2圖之先前技術記憶體細胞結構達到的尺寸，但該記憶體裝置之使用壽命可由於當使用耦合電容器堆疊時發生之減少洩漏電流而明顯地增加。如先前所提，典型係有一在使用壽命及電容器尺寸間之折衷，且藉由仔細控制電容器尺寸及使用壽命，在一些事例中將可能產生一係較小及具有比已知先前技術記憶體細胞更長使用壽命兩者之記憶體細胞設計。
本發明之具體實施例的技術可運用在一些積體電路中，但尤其係有利於需求適量非揮發性記憶體且其需要簡單且成本節省地生產之積體電路中。實例應用將係其中製造之低成本且減少尺寸係尤其有利的RFID標籤。其他應用者將係需要一小的晶載非揮發性記憶體之單晶片系統(SoC)電路。
儘管已在此描述本發明之一特定具體實施例，應瞭解本發明不受限於其，且許多修改及增加可在本發明之範疇中進行。例如，以下附屬請求項之特徵的各種組合可用獨立請求項之特徵進行而不脫離本發明的範疇。
100．．．耦合電容器
120．．．PMOS讀取電晶體
130．．．穿隧電容器
140．．．浮動閘極節點
150．．．程式化端子
160．．．程式化端子
170．．．節點
180．．．節點
200．．．耦合電容器堆疊
250．．．第一MOS電容器
260．．．MIM電容器
300．．．基材/記憶體陣列
305．．．記憶體細胞
310．．．耦合電容器堆疊
315．．．讀取電晶體
320．．．穿隧電容器
325．．．浮動閘極節點
330．．．耦合電容器堆疊
335．．．讀取電晶體
340．．．穿隧電容器
345．．．浮動閘極節點
405．．．處理器
410．．．路徑
420．．．非揮發性記憶體
本發明已進一步參考如附圖中說明之其具體實施例僅藉由舉例描述於上，其中：
第1圖係一依據已知先前技術配置之記憶體細胞結構的斷面圖；
第2圖概要說明第1圖之記憶體細胞結構；
第3圖概要說明依據本發明之一具體實施例的記憶體細胞結構；
第4圖係一說明介於洩漏電流及橫跨一電容器之電壓間的相關；
第5圖係一說明比較本發明之具體實施例的堆疊配置與第2圖之先前技術配置，在一記憶體細胞結構之浮動閘極節點的放電中之差異的圖表；
第6圖概要說明一依據本發明之具體實施例的記憶體細胞結構之特定具體實施例；
第7圖說明當運用第6圖之具體實施例時MIM電容器可如何配置以覆蓋耦合電容器堆疊內之MOS電容器；
第8圖概要說明一併入使用本發明之具體實施例的記憶體細胞結構所構造之記憶體細胞的記憶體陣列；
第9圖說明第8圖之記憶體細胞的具體實施例，其使用依據本發明之具體實施例的一對記憶體細胞結構；及
第10圖說明一併入使用依據本發明之具體實施例的記憶體細胞結構所構造之非揮發性記憶體的積體電路。
120．．．PMOS讀取電晶體
130．．．穿隧電容器
140．．．浮動閘極節點
150．．．程式化端子
160．．．程式化端子
170．．．節點
180．．．節點
200．．．耦合電容器堆疊

Claims (12)

  1. 一種用於一記憶體裝置之記憶體細胞結構，其包含：一基材；一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯配置在該浮動閘極節點及該第二程式化端子之間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容；在一程式化操作期間，一電壓差係建立在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過該穿隧電容器發生，以致一電荷係在該程式化操作後儲存於該浮動閘極節點中；在一讀取操作期間，該讀取電晶體被啟動以產生一指示儲存在該浮動閘極節點中之該電荷的輸出訊號；及該耦合電容器堆疊中之相鄰耦合電容器間的各中間節點係與基材隔離，且該中間節點為浮動節點，該浮動節點於該記憶體裝置操作期間具有浮動電壓。
  2. 如申請專利範圍第1項所述之記憶體細胞結構，其中該讀取電晶體、該穿隧電容器及在該耦合電容器堆疊中之至少一第一耦合電容器係在該基材上形成。
  3. 如申請專利範圍第1項所述之記憶體細胞結構，其中多於一類型之電容器係用以形成該耦合電容器堆疊之該等耦合電容器，以允許耦合電容器之實體重疊。
  4. 如申請專利範圍第1項所述之記憶體細胞結構，其中該耦合電容器堆疊包含兩耦合電容器，其係串聯配置在該浮動閘極節點及該第二程式化端子間。
  5. 如申請專利範圍第4項所述之記憶體細胞結構，其中該耦合電容器堆疊中之一第一耦合電容器係形成在一基材上，且在該耦合電容器堆疊中之該第一耦合電容器及一第二耦合電容器間之一中間節點係與該基材隔離。
  6. 如申請專利範圍第5項所述之記憶體細胞結構，其中該第二耦合電容器係一金屬-絕緣體-金屬(MIM)電容器。
  7. 如申請專利範圍第6項所述之記憶體細胞結構，其中 該第一耦合電容器係一金氧半導體(MOS)電容器，該MIM電容器係形成在該MOS電容器上之一或多數層中。
  8. 如申請專利範圍第7項所述之記憶體細胞結構，其中該MIM電容器至少部分地實體覆蓋該MOS電容器。
  9. 如申請專利範圍第1項所述之記憶體細胞結構，其中該耦合電容器堆疊中之各耦合電容器具有約相同電容。
  10. 一種包含一記憶體細胞陣列的記憶體裝置，各記憶體細胞包含至少一記憶體細胞結構，且各記憶體細胞結構包含：一基材；一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯配置在該浮動閘極節點及該第二程式化端子之間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容； 在一程式化操作期間，一電壓差係建立在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過該穿隧電容器發生，以致一電荷係在該程式化操作後儲存於該浮動閘極節點中；在一讀取操作期間，該讀取電晶體被啟動以產生一指示儲存在該浮動閘極節點中之該電荷的輸出訊號；及該耦合電容器堆疊中之相鄰耦合電容器間的各中間節點係與基材隔離，且該中間節點為浮動節點，該浮動節點於該記憶體裝置操作期間具有浮動電壓。
  11. 如申請專利範圍第10項所述之記憶體裝置，其中：各記憶體細胞包含一第一記憶體細胞結構及一第二記憶體細胞結構；在該程式化操作期間，建立在該第一記憶體細胞結構及該第二記憶體細胞結構之該第一及第二程式化端子間的該等電壓差，係使得在該程式化操作後，一正電荷係儲存於該第一記憶體細胞結構之該浮動閘極節點中，且一負電荷係儲存於該第二記憶體細胞結構之該浮動閘極節點中；及在該讀取操作期間，藉由該第一及第二記憶體細胞結構之該等讀取電晶體產生的該等輸出訊號間之差異指示一儲存在該記憶體細胞中的資料值。
  12. 一種積體電路，其包含：處理電路，其係用於執行資料處理操作；及一記憶體裝置，其係用於儲存藉由該處理電路存取之資料；該記憶體裝置包含一記憶體細胞陣列，各記憶體細胞包含至少一記憶體細胞結構，且各記憶體細胞結構包含：一基材；一讀取電晶體，其具有一浮動閘極節點；一穿隧電容器，其係連接至該浮動閘極節點且具有一第一程式化端子；一耦合電容器堆疊，其係連接至該浮動閘極節點及具有一第二程式化端子，該耦合電容器堆疊包含至少兩耦合電容器，其係串聯配置在該浮動閘極節點及該第二程式化端子間，該耦合電容器堆疊具有一比該穿隧電容器更大之電容；在一程式化操作期間，一電壓差係建立在該第一程式化端子及該第二程式化端子間，以造成電荷穿隧透過該穿隧電容器發生，以致一電荷係在該程式化操作後儲存於該浮動閘極節點中；及 在一讀取操作期間，該讀取電晶體被啟動以產生一指示儲存在該浮動閘極節點中之該電荷的輸出訊號；及該耦合電容器堆疊中之相鄰耦合電容器間的各中間節點係與基材隔離，且該中間節點為浮動節點，該浮動節點於該記憶體裝置操作期間具有浮動電壓。
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