JP2003022679A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003022679A JP2003022679A JP2001206327A JP2001206327A JP2003022679A JP 2003022679 A JP2003022679 A JP 2003022679A JP 2001206327 A JP2001206327 A JP 2001206327A JP 2001206327 A JP2001206327 A JP 2001206327A JP 2003022679 A JP2003022679 A JP 2003022679A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- circuit
- memory cells
- memory device
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 オフリーク電流による読み出し誤動作を抑止
する。 【解決手段】 ビット線ＢＬ１１にドレイン電極を介し
て複数個のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，
Ｍ１１４が並列接続され、当該複数個のメモリセルの各
ソース電極に電源電圧ＶDDを印加して各メモリセルより
供給される電流を検知することでメモリセルに書き込ま
れたデータを読み出す読み出し回路１２を備えた半導体
記憶装置において、ワード選択されたメモリセルのソー
ス電極にのみ電源電圧ＶDDを印加して成る電源電圧印加
回路１３を具備したことを特徴とする。
する。 【解決手段】 ビット線ＢＬ１１にドレイン電極を介し
て複数個のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，
Ｍ１１４が並列接続され、当該複数個のメモリセルの各
ソース電極に電源電圧ＶDDを印加して各メモリセルより
供給される電流を検知することでメモリセルに書き込ま
れたデータを読み出す読み出し回路１２を備えた半導体
記憶装置において、ワード選択されたメモリセルのソー
ス電極にのみ電源電圧ＶDDを印加して成る電源電圧印加
回路１３を具備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に詳しく言えば、メモリセルより供給される電
流を検知することでメモリセルに書き込まれたデータを
読み出す際の誤読み出しを抑止するＲＯＭの読み出し回
路に関する。
関し、更に詳しく言えば、メモリセルより供給される電
流を検知することでメモリセルに書き込まれたデータを
読み出す際の誤読み出しを抑止するＲＯＭの読み出し回
路に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の構成について図
面を参照しながら説明する。
面を参照しながら説明する。
【０００３】図２は、複数個のメモリセルが並列に配列
されて成るＲＯＭ（リード・オンリー・メモリ）におい
て、当該メモリセルより供給される電流を検知すること
で、各メモリセルに記憶されたデータを読み出す方式の
半導体記憶装置の回路構成である。
されて成るＲＯＭ（リード・オンリー・メモリ）におい
て、当該メモリセルより供給される電流を検知すること
で、各メモリセルに記憶されたデータを読み出す方式の
半導体記憶装置の回路構成である。
【０００４】即ち、複数個のメモリセル（本実施形態で
は、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジ
スタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１
４を例示してある。）の各ドレイン電極がそれぞれスイ
ッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介して
ビット線ＢＬ１に接続可能に形成されている。尚、図２
では、ビット線ＢＬ１のみを便宜的に図示しているが、
他のビット線（図示省略）も同様に複数個のメモリセル
が配置されている。
は、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジ
スタから成るメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１
４を例示してある。）の各ドレイン電極がそれぞれスイ
ッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４を介して
ビット線ＢＬ１に接続可能に形成されている。尚、図２
では、ビット線ＢＬ１のみを便宜的に図示しているが、
他のビット線（図示省略）も同様に複数個のメモリセル
が配置されている。
【０００５】また、ソース電極側は、常に電源電圧ＶDD
が印加されている。そして、前記各メモリセルＭ１１，
Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワ
ード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されてい
る。
が印加されている。そして、前記各メモリセルＭ１１，
Ｍ１２，Ｍ１３，Ｍ１４の各ゲート電極は、それぞれワ
ード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続されてい
る。
【０００６】更に、前記ビット線ＢＬ１・・等は、それ
ぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソ
ース電極に接続され、当該選択トランジスタＭ１５，Ｍ
１６，Ｍ１７等の各ドレイン電極を介してデータ読み出
し線１に接続されている。
ぞれ選択トランジスタＭ１５，Ｍ１６，Ｍ１７等の各ソ
ース電極に接続され、当該選択トランジスタＭ１５，Ｍ
１６，Ｍ１７等の各ドレイン電極を介してデータ読み出
し線１に接続されている。
【０００７】２は、前記データ読み出し線１に接続され
る読み出し回路で、当該読み出し回路２は、ソース電極
が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトラン
ジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソ
ース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯ
ＳトランジスタＭ３が直列接続され、前記Ｎチャネル型
ＭＯＳトランジスタＭ１のゲート電極に基準電圧（ＶRE
F）を供給するためのＰチャネル型ＭＯＳトランジスタ
Ｍ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続
されている。
る読み出し回路で、当該読み出し回路２は、ソース電極
が電源電圧ＶDDに接続されたＰチャネル型ＭＯＳトラン
ジスタＭ２，Ｎチャネル型ＭＯＳトランジスタＭ１，ソ
ース電極が接地電圧ＶSSに接続されたＮチャネル型ＭＯ
ＳトランジスタＭ３が直列接続され、前記Ｎチャネル型
ＭＯＳトランジスタＭ１のゲート電極に基準電圧（ＶRE
F）を供給するためのＰチャネル型ＭＯＳトランジスタ
Ｍ４，Ｎチャネル型ＭＯＳトランジスタＭ５が直列接続
されている。
【０００８】更に、前記Ｐチャネル型ＭＯＳトランジス
タＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート
電極には回路内部で作られたクロック（ＣＬＫ）信号が
反転された／ＣＬＫ信号が供給されている。
タＭ２，Ｐチャネル型ＭＯＳトランジスタＭ４のゲート
電極には回路内部で作られたクロック（ＣＬＫ）信号が
反転された／ＣＬＫ信号が供給されている。
【０００９】そして、前記Ｐチャネル型ＭＯＳトランジ
スタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交
点から各メモリセルからの読み出し結果が出力（ＯＵ
Ｔ）される。
スタＭ２とＮチャネル型ＭＯＳトランジスタＭ１との交
点から各メモリセルからの読み出し結果が出力（ＯＵ
Ｔ）される。
【００１０】このようなメモリセルの電流を検知する読
み出し方式の利点は、高速化が図れ、読み出しスピード
がビット線の容量に大きく依存しないため、大容量化が
可能になるということである。
み出し方式の利点は、高速化が図れ、読み出しスピード
がビット線の容量に大きく依存しないため、大容量化が
可能になるということである。
【００１１】
【発明が解決しようとする課題】ここで、前記半導体記
憶装置の構成において、各メモリセルのソース電極には
常に電源電圧ＶDDが印加されている。このため、ビット
線ＢＬ１・・・等に接続される各トランジスタのオフリ
ーク電流の総和により、前記読み出し回路２が誤動作す
る可能性がある。即ち、メモリセルのトランジスタは、
チャネル長（ＧＬ）が最小デザインルール（またはメモ
リセル部内に特殊ルールを用いた場合は、最小ＧＬ以
下）を用いるためである。
憶装置の構成において、各メモリセルのソース電極には
常に電源電圧ＶDDが印加されている。このため、ビット
線ＢＬ１・・・等に接続される各トランジスタのオフリ
ーク電流の総和により、前記読み出し回路２が誤動作す
る可能性がある。即ち、メモリセルのトランジスタは、
チャネル長（ＧＬ）が最小デザインルール（またはメモ
リセル部内に特殊ルールを用いた場合は、最小ＧＬ以
下）を用いるためである。
【００１２】このオフリーク電流による誤動作につい
て、メモリセルＭ１１に書き込まれた「０」データを読
み出す場合を例にして説明すると、例えば、当該メモリ
セルＭ１１に「０」データが書き込まれている（図２に
示すように前記スイッチＳＷ１１によりメモリセルＭ１
１のドレイン電極とビット線ＢＬ１とが接続されていな
い）状態で、他のメモリセルＭ１２，Ｍ１３，Ｍ１４・
・・に「１」データが書き込まれている（図２に示すよ
うに前記スイッチＳＷ１２，ＳＷ１３，ＳＷ１４・・・
がセットされている）状態において、選択のメモリセル
Ｍ１１に比して非選択のメモリセルＭ１２，Ｍ１３，Ｍ
１４・・・が大多数を占めると、その非選択のメモリセ
ルＭ１２，Ｍ１３，Ｍ１４・・・のオフリーク電流の総
和により、選択されたメモリセルＭ１１にはデータが書
き込まれていないにも拘わらず、あたかもデータが書き
込まれているかのように誤読み出ししてしまう現象であ
る。
て、メモリセルＭ１１に書き込まれた「０」データを読
み出す場合を例にして説明すると、例えば、当該メモリ
セルＭ１１に「０」データが書き込まれている（図２に
示すように前記スイッチＳＷ１１によりメモリセルＭ１
１のドレイン電極とビット線ＢＬ１とが接続されていな
い）状態で、他のメモリセルＭ１２，Ｍ１３，Ｍ１４・
・・に「１」データが書き込まれている（図２に示すよ
うに前記スイッチＳＷ１２，ＳＷ１３，ＳＷ１４・・・
がセットされている）状態において、選択のメモリセル
Ｍ１１に比して非選択のメモリセルＭ１２，Ｍ１３，Ｍ
１４・・・が大多数を占めると、その非選択のメモリセ
ルＭ１２，Ｍ１３，Ｍ１４・・・のオフリーク電流の総
和により、選択されたメモリセルＭ１１にはデータが書
き込まれていないにも拘わらず、あたかもデータが書き
込まれているかのように誤読み出ししてしまう現象であ
る。
【００１３】尚、この現象は、微細化する程、大きくな
る傾向がある。
る傾向がある。
【００１４】
【課題を解決するための手段】そこで、前記課題に鑑み
本発明の半導体記憶装置は、ビット線にドレイン電極も
しくはソース電極を介して複数個のメモリセルが並列接
続され、当該複数個のメモリセルの各ソース電極もしく
は各ドレイン電極に所定電圧を印加して各メモリセルよ
り供給される電流を検知することでメモリセルに書き込
まれたデータを読み出す読み出し回路を備えたものにお
いて、ワード選択されたメモリセルのソース電極もしく
はドレイン電極にのみ所定電圧を印加して成る所定電圧
印加回路を具備したことを特徴とする。
本発明の半導体記憶装置は、ビット線にドレイン電極も
しくはソース電極を介して複数個のメモリセルが並列接
続され、当該複数個のメモリセルの各ソース電極もしく
は各ドレイン電極に所定電圧を印加して各メモリセルよ
り供給される電流を検知することでメモリセルに書き込
まれたデータを読み出す読み出し回路を備えたものにお
いて、ワード選択されたメモリセルのソース電極もしく
はドレイン電極にのみ所定電圧を印加して成る所定電圧
印加回路を具備したことを特徴とする。
【００１５】また、前記所定電圧印加回路が、対をなす
複数個のメモリセルのいずれかがワード選択された際
に、当該対をなす複数個のメモリセルの各ドレイン電極
もしくは各ソース電極に所定電圧を印加するように構成
されていることを特徴とする。
複数個のメモリセルのいずれかがワード選択された際
に、当該対をなす複数個のメモリセルの各ドレイン電極
もしくは各ソース電極に所定電圧を印加するように構成
されていることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の半導体記憶装置の
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【００１７】図１は、複数個のメモリセルが並列に配列
されて成るＲＯＭ（リード・オンリー・メモリ）におい
て、当該メモリセルより供給される電流を検知すること
で、各メモリセルに記憶されたデータを読み出す方式の
半導体記憶装置の回路構成である。
されて成るＲＯＭ（リード・オンリー・メモリ）におい
て、当該メモリセルより供給される電流を検知すること
で、各メモリセルに記憶されたデータを読み出す方式の
半導体記憶装置の回路構成である。
【００１８】ここで、本発明の特徴を為す回路構成は、
図１に示すようにビット線ＢＬ１１・・・等に複数個の
メモリセルが並列配置されて成るＲＯＭ構造において、
前記ビット線ＢＬ１１・・・等に接続される各トランジ
スタのオフリーク電流の総和による読み出し回路１２の
誤動作を防止するために、従来の（図２に示す）ような
複数個のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４・
・・のソース電極に常に電源電圧ＶDDを印加するのでは
なく、ワード選択されたメモリセルのソース電極のみに
電源電圧ＶDDを印加する回路を追加したことである。
図１に示すようにビット線ＢＬ１１・・・等に複数個の
メモリセルが並列配置されて成るＲＯＭ構造において、
前記ビット線ＢＬ１１・・・等に接続される各トランジ
スタのオフリーク電流の総和による読み出し回路１２の
誤動作を防止するために、従来の（図２に示す）ような
複数個のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４・
・・のソース電極に常に電源電圧ＶDDを印加するのでは
なく、ワード選択されたメモリセルのソース電極のみに
電源電圧ＶDDを印加する回路を追加したことである。
【００１９】即ち、複数個のメモリセル（本実施形態で
は、各トランジスタのオフリーク電流の総和によって読
み出し回路１２による誤動作が起きない数の一例とし
て、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジ
スタから成るメモリセルＭ１１１，Ｍ１１２，Ｍ１１
３，Ｍ１１４を例示してある。）の各ドレイン電極がそ
れぞれスイッチＳＷ１１１，ＳＷ１１２，ＳＷ１１３，
ＳＷ１１４を介してビット線ＢＬ１１に接続可能に形成
されている。尚、図１では、ビット線ＢＬ１１のみを便
宜的に図示しているが、他のビット線（図示省略）も同
様に複数個のメモリセルが配置されている。
は、各トランジスタのオフリーク電流の総和によって読
み出し回路１２による誤動作が起きない数の一例とし
て、４個の（２対をなす）Ｎチャネル型ＭＯＳトランジ
スタから成るメモリセルＭ１１１，Ｍ１１２，Ｍ１１
３，Ｍ１１４を例示してある。）の各ドレイン電極がそ
れぞれスイッチＳＷ１１１，ＳＷ１１２，ＳＷ１１３，
ＳＷ１１４を介してビット線ＢＬ１１に接続可能に形成
されている。尚、図１では、ビット線ＢＬ１１のみを便
宜的に図示しているが、他のビット線（図示省略）も同
様に複数個のメモリセルが配置されている。
【００２０】そして、スイッチＳＷ１１１，ＳＷ１１
２，ＳＷ１１３，ＳＷ１１４・・・を介して各メモリセ
ルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に書き込ま
れるデータ内容が決定される。即ち、「１」データを書
き込みたいメモリセルはスイッチをつなぎ、「０」デー
タを書き込みたいメモリセルはスイッチをつながないよ
うにすることで、各メモリセルへのデータ書き込みが完
了する。尚、本工程は、生産段階におけるコンタクトマ
スク（例えば、第２層金属配線と第３層金属配線を接続
する）によるマスク切り替えにて、任意に設定される。
２，ＳＷ１１３，ＳＷ１１４・・・を介して各メモリセ
ルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に書き込ま
れるデータ内容が決定される。即ち、「１」データを書
き込みたいメモリセルはスイッチをつなぎ、「０」デー
タを書き込みたいメモリセルはスイッチをつながないよ
うにすることで、各メモリセルへのデータ書き込みが完
了する。尚、本工程は、生産段階におけるコンタクトマ
スク（例えば、第２層金属配線と第３層金属配線を接続
する）によるマスク切り替えにて、任意に設定される。
【００２１】また、ソース電極側は、本発明の特徴であ
る電源電圧印加回路１３に接続され、当該電源電圧印加
回路１３を介してワード選択されたメモリセルのソース
電極にのみ電源電圧ＶDDが印加される。
る電源電圧印加回路１３に接続され、当該電源電圧印加
回路１３を介してワード選択されたメモリセルのソース
電極にのみ電源電圧ＶDDが印加される。
【００２２】この電源電圧印加回路１３は、各ワード線
（本実施形態では、前記メモリセルＭ１１１，Ｍ１１
２，Ｍ１１３，Ｍ１１４に対応した４個のワード線ＷＬ
１１，ＷＬ１２，ＷＬ１３，ＷＬ１４を例示してあ
る。）と接続されたＮＯＲ回路１４の出力がインバータ
１５を介してグループ分けされたメモリセル群Ｍ１１
１，Ｍ１１２，Ｍ１１３，Ｍ１１４の各ソース電極に接
続されている。尚、前記ＮＯＲ回路１４及びインバータ
１５については、最小ＧＬよりも太いＧＬを用い、この
回路ではリークが発生しないようにしている。
（本実施形態では、前記メモリセルＭ１１１，Ｍ１１
２，Ｍ１１３，Ｍ１１４に対応した４個のワード線ＷＬ
１１，ＷＬ１２，ＷＬ１３，ＷＬ１４を例示してあ
る。）と接続されたＮＯＲ回路１４の出力がインバータ
１５を介してグループ分けされたメモリセル群Ｍ１１
１，Ｍ１１２，Ｍ１１３，Ｍ１１４の各ソース電極に接
続されている。尚、前記ＮＯＲ回路１４及びインバータ
１５については、最小ＧＬよりも太いＧＬを用い、この
回路ではリークが発生しないようにしている。
【００２３】また、前記メモリセルＭ１１１，Ｍ１１
２，Ｍ１１３，Ｍ１１４の各ゲート電極は、それぞれワ
ード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４に接続
されている。
２，Ｍ１１３，Ｍ１１４の各ゲート電極は、それぞれワ
ード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４に接続
されている。
【００２４】更に、前記ビット線ＢＬ１１・・等は、そ
れぞれ選択トランジスタＭ１１５，Ｍ１１６，Ｍ１１７
・・・等の各ソース電極に接続され、当該選択トランジ
スタＭ１１５，Ｍ１１６，Ｍ１１７・・・等の各ドレイ
ン電極を介してデータ読み出し線１１に接続されてい
る。尚、図示した説明は省略するが、前記選択トランジ
スタＭ１１５，Ｍ１１６，Ｍ１１７・・・の各ゲート電
極には、回路内部で作られた信号が入力され、当該信号
を受けて、読み出し動作を行いたいビット線が選択され
る。また、前記データ読み出し線１１には読み出し動作
を行う前に、当該データ読み出し線１１の電位を所定電
位（本実施形態では、ロウ“Ｌ”レベル）にするための
プリディスチャージトランジスタ（図示省略）が接続さ
れている。
れぞれ選択トランジスタＭ１１５，Ｍ１１６，Ｍ１１７
・・・等の各ソース電極に接続され、当該選択トランジ
スタＭ１１５，Ｍ１１６，Ｍ１１７・・・等の各ドレイ
ン電極を介してデータ読み出し線１１に接続されてい
る。尚、図示した説明は省略するが、前記選択トランジ
スタＭ１１５，Ｍ１１６，Ｍ１１７・・・の各ゲート電
極には、回路内部で作られた信号が入力され、当該信号
を受けて、読み出し動作を行いたいビット線が選択され
る。また、前記データ読み出し線１１には読み出し動作
を行う前に、当該データ読み出し線１１の電位を所定電
位（本実施形態では、ロウ“Ｌ”レベル）にするための
プリディスチャージトランジスタ（図示省略）が接続さ
れている。
【００２５】１２は、前記データ読み出し線１１に接続
される電流センス型の読み出し回路で、当該読み出し回
路１２は、ソース電極が電源電圧ＶDDに接続されたＰチ
ャネル型ＭＯＳトランジスタＭ１０２，Ｎチャネル型Ｍ
ＯＳトランジスタＭ１０１，ソース電極が接地電圧ＶSS
に接続されたＮチャネル型ＭＯＳトランジスタＭ１０３
が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタ
Ｍ１０１のゲート電極に基準電圧（ＶREF）を供給する
ためのＰチャネル型ＭＯＳトランジスタＭ１０４，Ｎチ
ャネル型ＭＯＳトランジスタＭ１０５が直列接続され
た、その交点が接続されている。
される電流センス型の読み出し回路で、当該読み出し回
路１２は、ソース電極が電源電圧ＶDDに接続されたＰチ
ャネル型ＭＯＳトランジスタＭ１０２，Ｎチャネル型Ｍ
ＯＳトランジスタＭ１０１，ソース電極が接地電圧ＶSS
に接続されたＮチャネル型ＭＯＳトランジスタＭ１０３
が直列接続され、前記Ｎチャネル型ＭＯＳトランジスタ
Ｍ１０１のゲート電極に基準電圧（ＶREF）を供給する
ためのＰチャネル型ＭＯＳトランジスタＭ１０４，Ｎチ
ャネル型ＭＯＳトランジスタＭ１０５が直列接続され
た、その交点が接続されている。
【００２６】更に、前記Ｐチャネル型ＭＯＳトランジス
タＭ１０２，Ｐチャネル型ＭＯＳトランジスタＭ１０４
のゲート電極には回路内部で作られたクロック（ＣＬ
Ｋ）信号が反転された／ＣＬＫ信号が供給されている。
タＭ１０２，Ｐチャネル型ＭＯＳトランジスタＭ１０４
のゲート電極には回路内部で作られたクロック（ＣＬ
Ｋ）信号が反転された／ＣＬＫ信号が供給されている。
【００２７】そして、前記Ｐチャネル型ＭＯＳトランジ
スタＭ１０２とＮチャネル型ＭＯＳトランジスタＭ１０
１との交点から各メモリセルからの読み出し結果が出力
（ＯＵＴ）される。
スタＭ１０２とＮチャネル型ＭＯＳトランジスタＭ１０
１との交点から各メモリセルからの読み出し結果が出力
（ＯＵＴ）される。
【００２８】以上のように構成される半導体記憶装置で
は、読み出し時にワード線がアクティブになった（ワー
ド選択された）メモリセルのソース電極にのみ電源電圧
ＶDDが印加される。
は、読み出し時にワード線がアクティブになった（ワー
ド選択された）メモリセルのソース電極にのみ電源電圧
ＶDDが印加される。
【００２９】即ち、前記半導体記憶装置は、４つのワー
ド線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４のいずれ
かがアクティブになったときに、前記電源電圧印加回路
１３と接続された所望のグループ分けされたメモリセル
群Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に電源電圧
ＶDDが供給される（前記ＮＯＲ回路１４が“Ｌ”を出力
し、インバータ１５を介してハイ（“Ｈ”）レベルの電
位が出力される）ように構成されている。
ド線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４のいずれ
かがアクティブになったときに、前記電源電圧印加回路
１３と接続された所望のグループ分けされたメモリセル
群Ｍ１１１，Ｍ１１２，Ｍ１１３，Ｍ１１４に電源電圧
ＶDDが供給される（前記ＮＯＲ回路１４が“Ｌ”を出力
し、インバータ１５を介してハイ（“Ｈ”）レベルの電
位が出力される）ように構成されている。
【００３０】尚、前記メモリセルをいくつかの群にグル
ープ分けする構成は、パターンレイアウト的な制約から
であり、本実施形態では４個の（２対を成す）メモリセ
ル毎に前記電源電圧印加回路１３を追加している。これ
は、ＮＯＲ回路１４とインバータ１５とで構成する前記
電源電圧印加回路１３に必要なパターンレイアウト面積
の幅サイズと前記４個の（２対を成す）メモリセルＭ１
１１，Ｍ１１２，Ｍ１１３，Ｍ１１４を構成するために
必要なパターンレイアウト面積の幅（高さ）サイズと
が、ほぼ同等であるため、パターンレイアウト的に効率
よく整列配置可能になっている。
ープ分けする構成は、パターンレイアウト的な制約から
であり、本実施形態では４個の（２対を成す）メモリセ
ル毎に前記電源電圧印加回路１３を追加している。これ
は、ＮＯＲ回路１４とインバータ１５とで構成する前記
電源電圧印加回路１３に必要なパターンレイアウト面積
の幅サイズと前記４個の（２対を成す）メモリセルＭ１
１１，Ｍ１１２，Ｍ１１３，Ｍ１１４を構成するために
必要なパターンレイアウト面積の幅（高さ）サイズと
が、ほぼ同等であるため、パターンレイアウト的に効率
よく整列配置可能になっている。
【００３１】また、前記電源電圧印加回路１３が接続さ
れるメモリセル群の最小個数は、２個（１対）となり、
この場合には２入力型のＮＯＲ回路を準備すれば良い。
更に、例えば、メモリセル群を３対にグループ分けする
際には、６入力型のＮＯＲ回路を準備すれば良く、以下
同様である。
れるメモリセル群の最小個数は、２個（１対）となり、
この場合には２入力型のＮＯＲ回路を準備すれば良い。
更に、例えば、メモリセル群を３対にグループ分けする
際には、６入力型のＮＯＲ回路を準備すれば良く、以下
同様である。
【００３２】このように本発明では、従来のような全数
のメモリセルのソース電極に、常に電源電圧ＶDDを供給
するものに比して、オフリーク電流による読み出し誤動
作の発生率を格段に低下させることができる。
のメモリセルのソース電極に、常に電源電圧ＶDDを供給
するものに比して、オフリーク電流による読み出し誤動
作の発生率を格段に低下させることができる。
【００３３】尚、本実施形態では、複数個のＮチャネル
型ＭＯＳトランジスタを並列配置することでＲＯＭを構
成しているが、複数個のＰチャネル型ＭＯＳトランジス
タを並列配置するものであっても良く、この場合には、
ビット線にソース電極を介して複数個のメモリセルが並
列接続され、当該複数個のメモリセルの各ドレイン電極
に電源電圧ＶDDを印加して各メモリセルより供給される
電流を検知することでメモリセルに書き込まれたデータ
を読み出す読み出し回路を備えることになる。
型ＭＯＳトランジスタを並列配置することでＲＯＭを構
成しているが、複数個のＰチャネル型ＭＯＳトランジス
タを並列配置するものであっても良く、この場合には、
ビット線にソース電極を介して複数個のメモリセルが並
列接続され、当該複数個のメモリセルの各ドレイン電極
に電源電圧ＶDDを印加して各メモリセルより供給される
電流を検知することでメモリセルに書き込まれたデータ
を読み出す読み出し回路を備えることになる。
【００３４】
【発明の効果】本発明によれば、従来のような全数のメ
モリセルのソース電極もしくはドレイン電極に、常に所
定電圧を供給するものに比して、オフリーク電流による
読み出し誤動作の発生率を抑止できる。
モリセルのソース電極もしくはドレイン電極に、常に所
定電圧を供給するものに比して、オフリーク電流による
読み出し誤動作の発生率を抑止できる。
【図１】本発明の一実施形態の半導体記憶装置を説明す
るための回路図である。
るための回路図である。
【図２】従来の半導体記憶装置を説明するための回路図
である。
である。
Ｍ１１１ メモリセル
Ｍ１１２ メモリセル
Ｍ１１３ メモリセル
Ｍ１１４ メモリセル
ＷＬ１１ ワード線
ＷＬ１２ ワード線
ＷＬ１３ ワード線
ＷＬ１４ ワード線
ＢＬ１１ ビット線
１１ データ読み出し線
１２ 読み出し回路
１３ 電源電圧印加回路
１４ ＮＯＲ回路
１５ インバータ
Claims (2)
- 【請求項１】 ビット線にドレイン電極もしくはソース
電極を介して複数個のメモリセルが並列接続され、当該
複数個のメモリセルの各ソース電極もしくは各ドレイン
電極に所定電圧を印加して各メモリセルより供給される
電流を検知することでメモリセルに書き込まれたデータ
を読み出す読み出し回路を備えた半導体記憶装置におい
て、 ワード選択されたメモリセルのソース電極もしくはドレ
イン電極にのみ所定電圧を印加して成る所定電圧印加回
路を具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記所定電圧印加回路が、対をなす複数
個のメモリセルのいずれかがワード選択された際に、当
該対をなす複数個のメモリセルの各ソース電極もしくは
ドレイン電極に所定電圧を印加するように構成されてい
ることを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206327A JP4854140B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206327A JP4854140B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003022679A true JP2003022679A (ja) | 2003-01-24 |
| JP4854140B2 JP4854140B2 (ja) | 2012-01-18 |
Family
ID=19042483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001206327A Expired - Fee Related JP4854140B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4854140B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658605A (zh) * | 2013-11-18 | 2015-05-27 | 智原科技股份有限公司 | 非易失性存储器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147098A (ja) * | 1993-11-24 | 1995-06-06 | Hitachi Ltd | 半導体記憶装置 |
| JPH08106791A (ja) * | 1994-10-03 | 1996-04-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の駆動方法 |
| JPH09115292A (ja) * | 1995-10-18 | 1997-05-02 | Sony Corp | 半導体不揮発性記憶装置 |
| JPH09213094A (ja) * | 1995-11-27 | 1997-08-15 | Sony Corp | 半導体記憶装置および半導体記憶装置の情報読出方法 |
-
2001
- 2001-07-06 JP JP2001206327A patent/JP4854140B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147098A (ja) * | 1993-11-24 | 1995-06-06 | Hitachi Ltd | 半導体記憶装置 |
| JPH08106791A (ja) * | 1994-10-03 | 1996-04-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の駆動方法 |
| JPH09115292A (ja) * | 1995-10-18 | 1997-05-02 | Sony Corp | 半導体不揮発性記憶装置 |
| JPH09213094A (ja) * | 1995-11-27 | 1997-08-15 | Sony Corp | 半導体記憶装置および半導体記憶装置の情報読出方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658605A (zh) * | 2013-11-18 | 2015-05-27 | 智原科技股份有限公司 | 非易失性存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4854140B2 (ja) | 2012-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4418254B2 (ja) | 半導体集積回路 | |
| TWI485705B (zh) | 具備列式讀取及／或寫入輔助電路之記憶體電路 | |
| US6363006B2 (en) | Asymmetric RAM cell | |
| JP5035335B2 (ja) | Ｓｒａｍ装置 | |
| US20040125681A1 (en) | Semiconductor memory device | |
| KR20070038015A (ko) | 반도체기억장치 | |
| JP2004327574A (ja) | 半導体記憶装置および半導体集積回路 | |
| US7123504B2 (en) | Semiconductor integrated circuit device having static random access memory mounted thereon | |
| US20050002225A1 (en) | Semiconductor memory device | |
| US8111543B2 (en) | Semiconductor memory device | |
| US10559350B2 (en) | Memory circuit and electronic device | |
| US20060092719A1 (en) | Semiconductor memory device | |
| KR100618066B1 (ko) | 반도체 기억 장치 | |
| JP5134845B2 (ja) | 半導体装置 | |
| JP5306125B2 (ja) | 半導体記憶装置 | |
| JP4854140B2 (ja) | 半導体記憶装置 | |
| JP2009272587A (ja) | 半導体記憶装置 | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JP4075090B2 (ja) | 半導体装置 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| KR100927396B1 (ko) | 반도체 메모리 장치 | |
| KR100407382B1 (ko) | 반도체 메모리의 컬럼 선택 회로 | |
| KR20000003648A (ko) | 센싱 전류의 소모를 줄이는 반도체 메모리 장치 | |
| US9640229B2 (en) | Memory circuit and layout structure of a memory circuit | |
| JP2007058965A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080701 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110302 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110526 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110526 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111019 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141104 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |