JPH07147098A

JPH07147098A - 半導体記憶装置

Info

Publication number: JPH07147098A
Application number: JP5318988A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 1995-06-06

Abstract

(57)【要約】（修正有）【目的】浮遊ゲート型メモリセルを基本に構成される
ＥＰＲＯＭ及びフラッシュメモリ等の書き込み時及び読
み出し時におけるリーク電流による誤動作を防止し、そ
の信頼性を高める。【構成】ＥＰＲＯＭ及びフラッシュメモリ等のメモリ
アレイＭＡＲＹを、例えば２本のワード線に結合される
２×（ｎ＋１）個のメモリセルＭＣを単位として複数の
メモリブロックＭＢ０〜ＭＢｐに分割し、各メモリブロ
ックを構成するメモリセルのソースを対応するソース線
Ｓ０〜Ｓｐに共通結合するとともに、選択メモリセルを
含むメモリブロックＭＢ０のソース線Ｓ０に例えば接地
電位ＶＳＳを供給し、選択メモリセルを含まないメモリ
ブロックＭＢ１等のソース線Ｓ１等に、選択メモリセル
のドレイン電圧と同電位又はこれより低い電位の電圧を
供給する。これにより、非選択メモリセルが消去状態に
ありそのしきい値電圧が低い場合でも、そのしきい値電
圧を高くする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ＥＰＲＯＭ又はフラッシュメモリに利用し
て特に有効な技術に関するものである。

【０００２】

【従来の技術】ＦＡＭＯＳ（Ｆｌｏａｔｉｎｇｇａｔ
ｅＡｖａｌａｎｃｈｅｉｎｊｅｃｔｉｏｎＭｅｔ
ａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）等の
浮遊ゲート型メモリセルが格子状に配置されてなるメモ
リアレイをその基本構成要素とし、記憶データを紫外線
によって消去し電気的に書き込み可能なＥＰＲＯＭ（Ｕ
ＶＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂ
ｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）がある。ま
た、ＭＮＯＳ（ＭｅｔａｌＮｉｔｒｉｄｅＯｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）が格子状に配置され
てなるメモリアレイをその基本構成要素とし、記憶デー
タを電気的に消去しかつ書き込み可能なＥＥＰＲＯＭ
（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎ
ｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）がある。さらに、ＥＰＲＯＭと同様浮遊
ゲート型メモリセルが格子状に配置されてなるメモリア
レイをその基本構成要素とし、記憶データを電気的にし
かも一括して又は所定のブロックごとに消去しかつ書き
込み可能ないわゆるフラッシュメモリがある。

【０００３】ＥＰＲＯＭについては、例えば、１９９１
年９月、株式会社日立製作所発行の『日立ＩＣメモリデ
ータブック１』に記載されている。また、記憶データを
一括消去可能なフラッシュメモリについては、例えば特
開平２−２８９９９７号公報に記載されており、所定の
ブロックごとに消去可能なフラッシュメモリについて
は、例えば米国特許第５０６５３６５号に記載されてい
る。

【０００４】

【発明が解決しようとする課題】上記に記載されるよう
な従来のＥＰＲＯＭにおいて、メモリアレイを構成する
メモリセルのソースはすべて共通結合され、例えば接地
電位ＶＳＳが共通に供給される。また、ブロックごとに
消去可能な従来のフラッシュメモリの場合、メモリアレ
イは、図１２に示されるように、例えば２本のビット線
を単位として言わばビット線方向にブロック分割され、
メモリブロックＭＢ０〜ＭＢｑを構成する２×（ｍ＋
１）個のメモリセルＭＣのソースは、対応するソース線
Ｓ０〜Ｓｑにそれぞれ共通結合される。これらのソース
線には、図１３及び図１４に示されるように、書き込み
時及び読み出し時には例えば接地電位ＶＳＳが供給さ
れ、消去時には、対応するメモリブロックが消去対象と
されるとき例えば所定の消去電圧が、消去対象とされな
いとき接地電位ＶＳＳが供給される。ＥＰＲＯＭ及びフ
ラッシュメモリを構成するメモリセルは、それが消去状
態にあるとき比較的低いしきい値電圧を持つものとさ
れ、例えば論理“１”のデータを保持するものとされ
る。また、それが書き込み状態にあるとき比較的高いし
きい値電圧を持つものとされ、例えば論理“０”のデー
タを保持するものとされる。

【０００５】ＥＰＲＯＭ及びブロック消去型フラッシュ
メモリの書き込み時、選択状態とすべきメモリセルつま
り選択メモリセルが結合されるワード線Ｗ０には、図１
３に示されるように、例えば＋１０Ｖのように比較的絶
対値の大きな高電圧ＶＰＰが供給され、選択状態とされ
ないメモリセルつまり非選択メモリセルが結合されるワ
ード線Ｗ１〜Ｗｍには、接地電位ＶＳＳが供給される。
このとき、選択メモリセルのドレインが結合されるビッ
ト線Ｂ０には上記高電圧ＶＰＰが供給され、その他のビ
ット線Ｂ１等は開放状態ＯＰＥＮとされる。これによ
り、ワード線Ｗ０及びビット線Ｂ０の交点に配置された
選択メモリセルには、比較的大きな書き込み電流Ｉｗｃ
が流され、論理“０”データの書き込みが行われる。

【０００６】一方、ＥＰＲＯＭ及びブロック消去型フラ
ッシュメモリの読み出し時、選択メモリセルが結合され
るワード線Ｗ０には、図１４に示されるように、例えば
＋３Ｖのような電源電圧ＶＣＣが供給され、非選択メモ
リセルが結合されるワード線Ｗ１〜Ｗｍには、接地電位
ＶＳＳが供給される。このとき、選択メモリセルのドレ
インが結合されるビット線Ｂ０には、＋１Ｖのように比
較的小さな絶対値とされる読み出し電圧ＶＤＲが供給さ
れ、その他のビット線Ｂ１等は開放状態ＯＰＥＮとされ
る。これにより、ビット線Ｂ０には、ワード線Ｗ０との
交点に配置された選択メモリセルが消去状態にあり論理
“１”のデータを保持するとき比較的大きな読み出し電
流Ｉｒが流され、選択メモリセルが書き込み状態にあり
論理“０”のデータを保持するとき比較的小さな読み出
し電流Ｉｒが流される。これらの読み出し電流Ｉｒは、
センスアンプＳＡによってセンスされ、これをもとに選
択メモリセルの保持データの論理レベルが判定される。

【０００７】ところが、その微細化・高集積化が進み電
源電圧の低電圧化が進むにしたがって、上記のような従
来のＥＰＲＯＭ及びフラッシュメモリには次のような問
題点が生ずることが本願発明者等によって明らかとなっ
た。すなわち、低電圧化によってその電源電圧を例えば
１Ｖ程度とした場合、ＥＰＲＯＭ及びフラッシュメモリ
のメモリアレイを構成するメモリセルは、消去状態で０
Ｖに近いかなり低いしきい値電圧を持つことが必須条件
となる。このため、図１３の書き込みモードの場合、非
選択メモリセルには、対応するワード線Ｗ１〜Ｗｍが接
地電位ＶＳＳのような非選択レベルとされるにもかかわ
らず、そのドレインつまり対応するビット線Ｂ０に＋１
０Ｖのような高電圧ＶＰＰが印加されドレイン・浮遊ゲ
ート間容量を介して浮遊ゲートの電位が押し上げられる
ことで、図に点線で示されるようなリーク電流が流され
る。これらのリーク電流は、特に書き込み電流Ｉｗの供
給源となる書き込み回路の電流供給能力が制限されると
き、選択メモリセルに流される書き込み電流Ｉｗｃの値
を相応して小さくする。この結果、選択メモリセルの浮
遊ゲートに対するホットエレクトロンの注入量が少なく
なり、書き込みが不充分となって、ＥＰＲＯＭ及びフラ
ッシュメモリの誤動作を招く。

【０００８】一方、図１４の読み出しモードの場合、非
選択メモリセルには、対応するワード線Ｗ１〜Ｗｍが接
地電位ＶＳＳとされるにもかかわらず、そのドレインつ
まり対応するビット線Ｂ０に＋１Ｖの読み出し電圧ＶＤ
Ｒが印加されドレイン・浮遊ゲート間容量を介して浮遊
ゲートの電位が押し上げられることで、図に点線で示さ
れるような比較的小さなリーク電流が流される。これら
のリーク電流は、特に選択メモリセルが書き込み状態に
ありそのしきい値電圧が比較的高くされることで論理
“０”のデータを保持する場合でも、対応するビット線
Ｂ０を介してセンスアンプＳＡに与えられる読み出し電
流Ｉｒの値を相応して大きくする。この結果、センスア
ンプＳＡが選択メモリセルの保持データを論理“１”と
誤認し、ＥＰＲＯＭ及びフラッシュメモリの誤動作を招
くものとなる。

【０００９】この発明の目的は、浮遊ゲート型メモリセ
ルを基本に構成されるＥＰＲＯＭ及びフラッシュメモリ
等の書き込み時及び読み出し時におけるリーク電流によ
る誤動作を防止し、その信頼性を高めることにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、浮遊ゲート型メモリセルを基
本に構成されるＥＰＲＯＭ及びフラッシュメモリ等のメ
モリアレイを、所定数のワード線に結合される所定数の
メモリセルを単位として複数のメモリブロックに分割
し、各メモリブロックを構成するメモリセルのソースを
対応するソース線にそれぞれ共通結合するとともに、選
択メモリセルを含むメモリブロックのソース線に例えば
回路の接地電位を供給し、選択メモリセルを含まないメ
モリブロックのソース線に、選択メモリセルのドレイン
電圧と同電位又はこれより低い電位の電圧を供給する。

【００１２】

【作用】上記した手段によれば、そのコントロールゲー
トつまり対応するワード線に例えば回路の接地電位を受
ける非選択メモリセルが消去状態にありそのしきい値電
圧が比較的低くされる場合でも、ソースをバイアスする
ことでしきい値電圧が高くなり、書き込み時及び読み出
し時におけるリーク電流の発生を抑制することができ
る。この結果、ＥＰＲＯＭ及びフラッシュメモリ等のリ
ーク電流による誤動作を防止し、その信頼性を高めるこ
とができる。

【００１３】

【実施例】図１には、この発明が適用されたＥＰＲＯＭ
の一実施例のブロック図が示されている。また、図２に
は、図１のＥＰＲＯＭに含まれるメモリアレイＭＡＲＹ
の一実施例の回路図が示され、図３には、図２のメモリ
アレイＭＡＲＹに含まれるメモリセルの一実施例の断面
構造図が示されている。これらの図をもとに、まずこの
実施例のＥＰＲＯＭの構成及び動作の概要を説明する。
なお、図２の各回路素子ならびに図１の各ブロックを構
成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする。以下同様）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。

【００１４】図１において、この実施例のＥＰＲＯＭ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹをその基本構成要素とする。メモリアレイＭ
ＡＲＹは、図２に示されるように、図の水平方向に配置
されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に配
置されるｎ＋１本のビット線Ｂ０〜Ｂｎならびにこれら
のワード線及びビット線の交点に格子状に配置される
（ｍ＋１）×（ｎ＋１）個の不揮発性の浮遊ゲート型メ
モリセルＭＣとを含む。

【００１５】ここで、メモリアレイＭＡＲＹを構成する
メモリセルＭＣは、図３に示されるように、Ｐ型半導体
基板ＰＳＵＢに形成された一対のＮ型拡散層ＮＤ１及び
ＮＤ２をそのソースＳ及びドレインＤとする。これらの
拡散層の間つまりチャンネル領域の上層には、所定の絶
縁膜をはさんで浮遊ゲートＦＧが形成され、その上層に
は、さらに所定の絶縁膜をはさんでコントロールゲート
ＣＧが形成される。メモリセルＭＣは、それが書き込み
状態とされるとき、ソースＳ及びドレインＤ間に形成さ
れたチャンネルから浮遊ゲートＦＧにホットエレクトロ
ンが注入されることで、そのしきい値電圧が比較的高く
され、論理“０”のデータを保持するものとされる。ま
た、それが消去状態とされるとき、浮遊ゲートＦＧに蓄
積された電子がソースＳに引き抜かれることで、そのし
きい値電圧が比較的低くされ、論理“１”のデータを保
持するものとされる。浮遊ゲート型メモリセルの具体的
な書き込み動作及び読み出し動作については、後で詳細
に説明する。

【００１６】この実施例において、メモリアレイＭＡＲ
Ｙを構成するメモリセルは、所定数つまり２本のワード
線に結合される所定数つまり２×（ｎ＋１）個を単位と
してｐ＋１個のメモリブロックＭＢ０〜ＭＢｐに分割さ
れる。メモリアレイＭＡＲＹの同一の行に配置されるｎ
＋１個のメモリセルＭＣのコントロールゲートは、対応
するワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。ま
た、同一の列に配置されるｍ＋１個のメモリセルＭＣの
ドレインは、対応するビット線Ｂ０〜Ｂｎにそれぞれ共
通結合される。さらに、メモリブロックＭＢ０〜ＭＢｐ
を構成する２×（ｎ＋１）個のメモリセルＭＣのソース
は、対応するソース線Ｓ０〜Ｓｐにそれぞれ共通結合さ
れる。なお、ソース線Ｓ０〜Ｓｐの数ｐ＋１が、ｐ＋１＝（ｍ＋１）／２なる関係にあることは言うまでもない。

【００１７】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その左方でＸアドレスデコーダＸＤに結
合され、選択的に所定の選択又は非選択レベルとされ
る。また、ソース線Ｓ０〜Ｓｐは、その右方でソースス
イッチＳＳに結合され、選択的に所定の選択又は非選択
レベルとされる。ＸアドレスデコーダＸＤには、Ｘアド
レスバッファＸＢからｉ＋１ビットの内部アドレス信号
Ｘ０〜Ｘｉが供給され、タイミング発生回路ＴＧから内
部制御信号ＣＳ及びＷＭが供給される。また、外部端子
ＶＰＰを介して高電圧ＶＰＰが供給され、読み出し電圧
発生回路ＶＤＲＧから読み出し電圧ＶＤＲが供給され
る。同様に、ソーススイッチＳＳには、Ｘアドレスバッ
ファＸＢから内部アドレス信号Ｘ０〜Ｘｉが供給され、
タイミング発生回路ＴＧから内部制御信号ＣＳ及びＷＭ
が供給される。また、外部端子ＶＣＣを介して電源電圧
ＶＣＣが供給され、読み出し電圧発生回路ＶＤＲＧから
読み出し電圧ＶＤＲが供給される。Ｘアドレスバッファ
ＸＢには、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸ
アドレス信号ＡＸ０〜ＡＸｉが供給される。

【００１８】ここで、高電圧ＶＰＰは、＋１０Ｖのよう
な比較的絶対値の大きな正電位とされ、読み出し電圧Ｖ
ＤＲは、＋１Ｖのような比較的絶対値の小さな正電位と
される。一方、内部制御信号ＣＳは、ＥＰＲＯＭがチッ
プイネーブル信号ＣＥＢ（ここで、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号等に
ついては、その名称の末尾にＢを付して表す。以下同
様）のロウレベルを受けて選択状態とされるとき、所定
のタイミングで選択的にハイレベルとされる。また、内
部制御信号ＷＭは、ＥＰＲＯＭがチップイネーブル信号
ＣＥＢ及びライトイネーブル信号ＷＥＢのロウレベルを
受けて書き込みモードで選択状態とされるとき、所定の
タイミングで選択的にハイレベルとされる。

【００１９】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み・保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳに供給する。

【００２０】ＸアドレスデコーダＸＤは、内部制御信号
ＣＳのハイレベルを受けて選択的に動作状態とされ、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対
応するワード線Ｗ０〜Ｗｍを選択的に所定の選択又は非
選択レベルとする。この実施例において、ワード線Ｗ０
〜Ｗｍの非選択レベルは、動作モードに関係なく０Ｖつ
まり接地電位ＶＳＳとされる。また、その選択レベル
は、ＥＰＲＯＭが書き込みモードとされ内部制御信号Ｗ
Ｍがハイレベルとされるとき高電圧ＶＰＰとされ、ＥＰ
ＲＯＭが読み出しモードとされ内部制御信号ＷＭがロウ
レベルとされるとき電源電圧ＶＣＣとされる。なお、こ
の実施例のＥＰＲＯＭでは動作電源の低電圧化が図ら
れ、電源電圧ＶＣＣは＋３Ｖのような比較的絶対値の小
さな正電位とされる。

【００２１】一方、ソーススイッチＳＳは、内部制御信
号ＣＳのハイレベルを受けて選択的に動作状態とされ、
ＸアドレスバッファＸＢから供給される内部アドレス信
号Ｘ０〜Ｘｉをデコードして、対応するソース線Ｓ０〜
Ｓｐを選択的に所定の選択又は非選択レベルとする。こ
の実施例において、ソース線Ｓ０〜Ｓｐの選択レベルの
電圧は、０Ｖつまり接地電位ＶＳＳとされる。また、そ
の非選択レベルとなる第１の電圧は、ＥＰＲＯＭが書き
込みモードとされ内部制御信号ＷＭがハイレベルとされ
るとき＋３Ｖつまり電源電圧ＶＣＣ（第１の電位）とさ
れ、ＥＰＲＯＭが読み出しモードとされ内部制御信号Ｗ
Ｍがロウレベルとされるとき＋１Ｖつまり読み出し電圧
ＶＤＲ（第２の電位）とされる。

【００２２】次に、メモリアレイＭＡＲＹを構成するｎ
＋１本のビット線は、ＹスイッチＹＳに結合され、さら
にその指定される８本がＹスイッチＹＳを介して選択的
に共通データ線ＣＤ０〜ＣＤ７に接続状態とされる。Ｙ
スイッチＹＳには、ＹアドレスデコーダＹＤから所定数
のビット線選択信号が供給される。また、Ｙアドレスデ
コーダＹＤには、ＹアドレスバッファＹＢからｊ＋１ビ
ットの内部アドレス信号Ｙ０〜Ｙｊが供給され、タイミ
ング発生回路ＴＧから内部制御信号ＣＳが供給される。
さらに、ＹアドレスバッファＹＢには、アドレス入力端
子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹ
ｊが供給される。

【００２３】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み・保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、内部制御信号ＣＳのハ
イレベルを受けて選択的に動作状態とされ、内部アドレ
ス信号Ｙ０〜Ｙｊをデコードして、対応するビット線選
択信号を択一的にハイレベルとする。

【００２４】一方、ＹスイッチＹＳは、メモリアレイＭ
ＡＲＹのビット線Ｂ０〜Ｂｎに対応して設けられるｎ＋
１個のスイッチＭＯＳＦＥＴを含む。これらのスイッチ
ＭＯＳＦＥＴの一方は、メモリアレイＭＡＲＹの対応す
るビット線Ｂ０〜Ｂｎに結合され、その他方は、順次８
個おきに共通データ線ＣＤ０〜ＣＤ７に共通結合され
る。また、そのゲートは、８個ずつ順次共通結合され、
ＹアドレスデコーダＹＤから対応するビット線選択信号
が供給される。これにより、各スイッチＭＯＳＦＥＴ
は、対応するビット線選択信号が択一的にハイレベルと
されることで８個ずつ選択的にオン状態となり、メモリ
アレイＭＡＲＹの対応する８本のビット線と共通データ
線ＣＤ０〜ＣＤ７との間を選択的に接続状態とする。

【００２５】共通データ線ＣＤ０〜ＣＤ７は、書き込み
回路ＷＣの出力端子に結合されるとともに、センスアン
プＳＡの入力端子に結合される。書き込み回路ＷＣの入
力端子は、データ入力バッファＩＢの出力端子に結合さ
れ、センスアンプＳＡの出力端子は、データ出力バッフ
ァＯＢの入力端子に結合される。

【００２６】ここで、書き込み回路ＷＣ及びセンスアン
プＳＡならびにデータ入力バッファＩＢ及びデータ出力
バッファＯＢは、共通データ線ＣＤ０〜ＣＤ７に対応し
て設けられる８個の単位回路をそれぞれ含む。このう
ち、書き込み回路ＷＣの各単位回路の出力端子ならびに
センスアンプＳＡの各単位回路の入力端子は、対応する
共通データ線ＣＤ０〜ＣＤ７に結合される。また、デー
タ入力バッファＩＢの各単位回路の入力端子は、対応す
るデータ入出力端子Ｄ０〜Ｄ７に結合され、その出力端
子は書き込み回路ＷＣの対応する単位回路の入力端子に
結合される。さらに、センスアンプＳＡの各単位回路の
出力端子はデータ出力バッファＯＢの対応する単位回路
の入力端子に結合され、データ出力バッファＯＢの各単
位回路の出力端子は対応するデータ入出力端子Ｄ０〜Ｄ
７に結合される。書き込み回路ＷＣの各単位回路には、
内部制御信号ＷＭ及び高電圧ＶＰＰが共通に供給され
る。また、センスアンプＳＡの各単位回路には、電源電
圧ＶＣＣ又は読み出し電圧ＶＤＲが供給され、データ出
力バッファＯＢの各単位回路には内部制御信号ＯＣが共
通に供給される。なお、内部制御信号ＯＣは、ＥＰＲＯ
Ｍが読み出しモードで選択状態とされるとき、所定のタ
イミングで選択的にハイレベルとされる。

【００２７】データ入力バッファＩＢの各単位回路は、
ＥＰＲＯＭが書き込みモードで選択状態とされるとき、
データ入出力端子Ｄ０〜Ｄ７を介して入力される書き込
みデータを取り込み、書き込み回路ＷＣの対応する単位
回路に伝達する。このとき、書き込み回路ＷＣの各単位
回路は、内部制御信号ＷＭのハイレベルを受けて選択的
に動作状態とされ、データ入力バッファＩＢの対応する
単位回路から伝達される書き込みデータを所定の書き込
み信号に変換する。この実施例において、書き込み回路
ＷＣの各単位回路から出力される書き込み信号のレベル
は、書き込みデータの対応するビットが論理“０”とさ
れるとき、選択的に高電圧ＶＰＰのようなハイレベルと
される。これらの書き込み信号は、共通データ線ＣＤ０
〜ＣＤ７からＹスイッチＹＳを介してメモリアレイＭＡ
ＲＹの選択された８個のメモリセルに伝達され、選択的
に論理“０”データの書き込みが行われる。

【００２８】一方、センスアンプＳＡの各単位回路は、
ＥＰＲＯＭが読み出しモードで選択状態とされるとき、
メモリアレイＭＡＲＹの選択された８本のビット線つま
りは選択された８個のメモリセルのドレインに読み出し
電圧ＶＤＲを供給するとともに、これらのメモリセルか
ら共通データ線ＣＤ０〜ＣＤ７を介して出力される読み
出し電流を電圧信号に変換した後、増幅する。このと
き、データ出力バッファＯＢの各単位回路は、内部制御
信号ＯＣのハイレベルを受けて選択的に動作状態とさ
れ、センスアンプＳＡの対応する単位回路から出力され
る読み出しデータをデータ入出力端子Ｄ０〜Ｄ７からＥ
ＰＲＯＭの外部に送出する。

【００２９】タイミング発生回路ＴＧは、起動制御信号
として供給されるチップイネーブル信号ＣＥＢ，ライト
イネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢを
もとに、上記内部制御信号を選択的に形成し、ＥＰＲＯ
Ｍの各部に供給する。

【００３０】ＥＰＲＯＭは、さらに読み出し電圧発生回
路ＶＤＲＧを備える。読み出し電圧発生回路ＶＤＲＧ
は、外部端子ＶＣＣを介して供給される＋３Ｖの電源電
圧ＶＣＣを降圧して＋１Ｖの読み出し電圧ＶＤＲを形成
し、ＸアドレスデコーダＸＤ，ソーススイッチＳＳ及び
センスアンプＳＡに供給する。

【００３１】図４には、図２のメモリアレイＭＡＲＹの
書き込み時における一実施例の接続図が示され、図５及
び図６には、図４のメモリアレイＭＡＲＹに含まれる選
択メモリセル及び非選択メモリセルの一実施例の接続図
がそれぞれ示されている。また、図７には、図２のメモ
リアレイＭＡＲＹの読み出し時における一実施例の接続
図が示され、図８及び図９には、図７のメモリアレイＭ
ＡＲＹに含まれる選択メモリセル及び非選択メモリセル
の一実施例の接続図がそれぞれ示されている。これらの
図をもとに、この実施例のＥＰＲＯＭの書き込み時及び
読み出し時における具体的動作ならびにその特徴につい
て説明する。なお、以下の実施例では、ワード線Ｗ０及
びビット線Ｂ０の交点に配置される１個のメモリセルＭ
Ｃが選択メモリセルとされ、その他のメモリセルは非選
択メモリセルとされる。また、これらの非選択メモリセ
ルは、すべて消去状態にあって論理“１”のデータを保
持するものとされ、比較的低いしきい値電圧を有するも
のとされる。

【００３２】まず、図４の書き込みモードにおいて、メ
モリアレイＭＡＲＹの選択メモリセルのコントロールゲ
ートが結合されるワード線Ｗ０は、Ｘアドレスデコーダ
ＸＤによって高電圧ＶＰＰつまり＋１０Ｖのような選択
レベルとされ、その他のワード線Ｗ１〜Ｗｍは、接地電
位ＶＳＳつまり０Ｖのような非選択レベルとされる。ま
た、選択メモリセルのドレインが結合されるビット線Ｂ
０には、書き込み回路ＷＣの対応する単位回路から高電
圧ＶＰＰつまり＋１０Ｖが供給され、その他のビット線
Ｂ１〜Ｂｎは開放状態ＯＰＥＮとされる。このとき、選
択メモリセルが含まれるメモリブロックＭＢ０のソース
線Ｓ０は、ソーススイッチＳＳによって接地電位ＶＳＳ
のような選択レベルとされ、その他のメモリブロックＭ
Ｂ０〜ＭＢｐのソース線Ｓ１〜Ｓｐには、上記選択メモ
リセルのドレインつまりビット線Ｂ０より低い電位の第
１の電圧つまり電源電圧ＶＣＣが供給される。

【００３３】これにより、ワード線Ｗ０及びビット線Ｂ
０の交点に配置された選択メモリセルでは、図５に示さ
れるように、そのソースＳとなるＮ型拡散層ＮＤ１とド
レインＤとなるＮ型拡散層ＮＤ２との間にチャンネルＣ
Ｈが形成され、このチャンネルＣＨに発生したホットエ
レクトロンがコントロールゲートＣＧの高電圧ＶＰＰに
ひかれて浮遊ゲートＦＧに注入される。この結果、選択
メモリセルは、そのしきい値電圧が高くなり、論理
“０”のデータを保持するものとなる。

【００３４】一方、ワード線Ｗ１〜Ｗｍならびにビット
線Ｂ０の交点に配置された非選択メモリセルでは、図６
に示されるように、コントロールゲートＣＧが接地電位
ＶＳＳのような非選択レベルとはされるものの、そのド
レインＤに＋１０Ｖの高電圧ＶＰＰが印加されるため、
ドレイン・浮遊ゲート間の容量を介して浮遊ゲートＦＧ
の電位が上昇し、比較的低いしきい値電圧を有する非選
択メモリセルはなオン状態になろうとする。しかし、こ
の実施例では、前述のように、非選択メモリセルのソー
スにドレイン電圧より低い電位の電源電圧ＶＣＣが印加
されるため、これらの非選択メモリセルはしきい値電圧
が高くなり、そのソースＳとなるＮ型拡散層ＮＤ１とド
レインＤとなるＮ型拡散層ＮＤ２との間にはリーク経路
となるチャンネルが形成されない。したがって、非選択
メモリセルのリーク電流が阻止され、書き込み回路ＷＣ
からビット線Ｂ０を介して与えられる書き込み電流Ｉｗ
はそのほとんどが選択メモリセルに対する書き込み電流
Ｉｗｃとなる。この結果、選択メモリセルに対する書き
込みが充分なものとなり、これによってＥＰＲＯＭの書
き込み時における誤動作を防止することができる。

【００３５】次に、図７の読み出しモードにおいて、メ
モリアレイＭＡＲＹの選択メモリセルのコントロールゲ
ートが結合されるワード線Ｗ０は、Ｘアドレスデコーダ
ＸＤによって電源電圧ＶＣＣつまり＋３Ｖのような選択
レベルとされ、その他のワード線Ｗ１〜Ｗｍは、接地電
位ＶＳＳつまり０Ｖのような非選択レベルとされる。ま
た、選択メモリセルのドレインが結合されるビット線Ｂ
０には、センスアンプＳＡの対応する単位回路から読み
出し電圧ＶＤＲつまり＋１Ｖが供給され、その他のビッ
ト線Ｂ１〜Ｂｎは開放状態ＯＰＥＮとされる。このと
き、選択メモリセルが含まれるメモリブロックＭＢ０の
ソース線Ｓ０は、ソーススイッチＳＳによって接地電位
ＶＳＳのような選択レベルとされ、その他のメモリブロ
ックＭＢ０〜ＭＢｐのソース線Ｓ１〜Ｓｐには、選択メ
モリセルのドレインつまりビット線Ｂ０と同電位の第１
の電圧つまり読み出し電圧ＶＤＲが供給される。

【００３６】これにより、ワード線Ｗ０及びビット線Ｂ
０の交点に配置された選択メモリセルでは、図８に示さ
れるように、それが消去状態にあることを条件に、その
ソースＳとなるＮ型拡散層ＮＤ１とドレインＤとなるＮ
型拡散層ＮＤ２との間にチャンネルＣＨが選択的に形成
され、このチャンネルＣＨを介して所定の読み出し電流
Ｉｒｃが流される。この読み出し電流Ｉｒｃは、ビット
線Ｂ０に対する読み出し電流Ｉｒとなってセンスアンプ
ＳＡに伝達され、電圧信号に変換された後、増幅され
る。なお、選択メモリセルが書き込み状態にある場合、
しきい値電圧が高いためにチャンネルは形成されず、読
み出し電流Ｉｒも得られない。

【００３７】一方、ワード線Ｗ１〜Ｗｍならびにビット
線Ｂ０の交点に配置された非選択メモリセルでは、図９
に示されるように、そのコントロールゲートＣＧが接地
電位ＶＳＳのような非選択レベルとはされるものの、そ
のドレインＤに＋１Ｖの読み出し電圧ＶＤＲが印加され
るため、ドレイン・浮遊ゲート間の容量を介して浮遊ゲ
ートＦＧの電位が上昇し、比較的低いしきい値電圧を有
する非選択メモリセルはオン状態になろうとする。しか
し、この実施例では、前述のように、非選択メモリセル
のソースにドレイン電圧と同電位の読み出し電圧ＶＤＲ
が印加されるため、これらの非選択メモリセルのしきい
値電圧が高くなって、そのソースＳとなるＮ型拡散層Ｎ
Ｄ１とドレインＤとなるＮ型拡散層ＮＤ２との間にはリ
ーク経路となるチャンネルが形成されない。したがっ
て、非選択メモリセルのリーク電流が阻止され、ビット
線Ｂ０を介してセンスアンプＳＡの対応する単位回路に
与えられる読み出し電流Ｉｒは、選択メモリセルの読み
出し電流Ｉｒｃそのものとなる。この結果、センスアン
プＳＡによる読み出しデータの誤認を防止し、ＥＰＲＯ
Ｍの読み出し時における誤動作を防止することができ
る。

【００３８】ところで、フラッシュメモリの場合、メモ
リアレイＭＡＲＹを構成するメモリセルは、図１０に示
されるように、浮遊ゲートＦＧ及びチャンネル領域間に
設けられる絶縁膜がトンネル酸化膜ＴＯからなるが、上
記ＥＰＲＯＭのように非選択メモリセルが含まれるメモ
リブロックのソース線に電源電圧ＶＣＣ又は読み出し電
圧ＶＤＲを印加することで、同様な効果を得ることがで
きる。この場合、メモリセルの消去は、図１１に示され
るように、消去対象となるメモリセルのソースＳに高電
圧ＶＰＰを印加し、そのドレインＤを開放状態とし、そ
のコントロールゲートＣＧに接地電位ＶＳＳを印加し
て、浮遊ゲートＦＧに蓄積された電子をいわゆるＦＮ
（Ｆｏｗｌｅｒ・Ｎｏｒｄｈｅｉｍ：ファウラー・ノル
トハイム）トンネル現象によりソースＳに引き抜くこと
によって実現される。

【００３９】以上の本実施例に示されるように、この発
明をＥＰＲＯＭ等の半導体記憶装置に適用することで、
次のような作用効果が得られる。すなわち、（１）浮遊ゲート型メモリセルを基本に構成されるＥＰ
ＲＯＭ又はフラッシュメモリ等のメモリアレイを、所定
数のワード線に結合される所定数のメモリセルを単位と
して複数のメモリブロックに分割し、各メモリブロック
を構成するメモリセルのソースを対応するソース線にそ
れぞれ共通結合するとともに、選択メモリセルを含むメ
モリブロックのソース線に例えば回路の接地電位を供給
し、その他のメモリブロックのソース線に、選択メモリ
セルのドレイン電圧と同電位又はこれより低い電位の電
圧を供給することで、そのコントロールゲートつまり対
応するワード線に回路の接地電位を受ける非選択メモリ
セルが消去状態にありそのしきい値電圧が比較的低くさ
れる場合でも、そのしきい値電圧を高くし、ソース及び
ドレイン間にリーク経路となるチャンネルが形成される
のを防止することができるという効果が得られる。

【００４０】（２）上記（１）項により、書き込み時及
び読み出し時における非選択メモリセルのリーク電流を
阻止することができるという効果が得られる。（３）上記（１）項及び（２）項により、ＥＰＲＯＭ等
のリーク電流による誤動作を防止し、その信頼性を高め
ることができるという効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＥＰＲＯＭは、例えば×１６ビット
又は×３２ビット等、任意のビット構成を採ることがで
きる。また、メモリアレイＭＡＲＹは、例えば同時に入
出力される記憶データの各ビットに対応して複数のサブ
メモリアレイに分割できるし、直接周辺回路を含めたマ
ット構成も任意である。ＥＰＲＯＭは、任意のブロック
構成を採りうるし、電源電圧ＶＣＣ，高電圧ＶＰＰ及び
読み出し電圧ＶＤＲ等の極性及び絶対値ならびに起動制
御信号の組み合わせ等は、種々の実施形態を採りうる。

【００４２】図２において、ＥＰＲＯＭのメモリアレイ
ＭＡＲＹは、任意数のワード線に結合される任意数のメ
モリセルを単位として任意数のメモリブロックに分割す
ることができる。また、図３において、メモリセルは任
意の断面構造を採りうるし、図４及び図７において、選
択メモリセルを含まないメモリブロックのソース線に供
給される第１の電圧は、選択メモリセルのドレイン電圧
に近接する電位とすることができる。さらに、図４ない
し図１１に示されるメモリアレイ及びメモリセルの具体
的な接続形態は、これらの実施例による制約を受けな
い。

【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＥＰ
ＲＯＭに適用した場合について説明したが、それに限定
されるものではなく、例えば、前述したフラッシュメモ
リ等の各種メモリ集積回路装置やこのようなメモリ集積
回路装置を搭載するマイクロコンピュータ等の論理集積
回路装置にも適用できる。この発明は、少なくとも浮遊
ゲート型メモリセルが格子状に配置されてなるメモリア
レイを備える半導体記憶装置ならびにこのような半導体
記憶装置を内蔵する装置・システム等に広く適用でき
る。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、浮遊ゲート型メモリセルを
基本に構成されるＥＰＲＯＭ及びフラッシュメモリ等の
メモリアレイを、所定数のワード線に結合される所定数
のメモリセルを単位として複数のメモリブロックに分割
し、各メモリブロックを構成するメモリセルのソースを
対応するソース線にそれぞれ共通結合するとともに、選
択メモリセルを含むメモリブロックのソース線に例えば
回路の接地電位を供給し、選択メモリセルを含まないメ
モリブロックのソース線に、選択メモリセルのドレイン
電圧と同電位又はこれより低い電位の電圧を供給するこ
とで、そのコントロールゲートつまり対応するワード線
に例えば回路の接地電位を受ける非選択メモリセルが消
去状態にありそのしきい値電圧が比較的低くされる場合
でも、そのしきい値電圧を高くし、ソース及びドレイン
間にリーク経路となるチャンネルが形成されるのを防止
することができるため、書き込み時及び読み出し時にお
けるリーク電流の発生を抑制することができる。この結
果、ＥＰＲＯＭ及びフラッシュメモリ等のリーク電流に
よる誤動作を防止し、その信頼性を高めることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたＥＰＲＯＭの一実施例を
示すブロック図である。

【図２】図１のＥＰＲＯＭに含まれるメモリアレイの一
実施例を示す回路図である。

【図３】図２のメモリアレイに含まれる浮遊ゲート型メ
モリセルの一実施例を示す断面構造図である。

【図４】図２のメモリアレイの書き込み時の一実施例を
示す接続図である。

【図５】図４のメモリアレイに含まれる選択メモリセル
の接続図である。

【図６】図４のメモリアレイに含まれる非選択メモリセ
ルの接続図である。

【図７】図２のメモリアレイの読み出し時の一実施例を
示す接続図である。

【図８】図７のメモリアレイに含まれる選択メモリセル
の接続図である。

【図９】図７のメモリアレイに含まれる非選択メモリセ
ルの接続図である。

【図１０】この発明が適用されたフラッシュメモリのメ
モリアレイに含まれる浮遊ゲート型メモリセルの一実施
例を示す断面構造図である。

【図１１】図１１のフラッシュメモリの消去時における
選択メモリセルの一実施例を示す接続図である。

【図１２】従来のフラッシュメモリに含まれるメモリア
レイの一例を示す回路図である。

【図１３】図１２のメモリアレイの書き込み時の一例を
示す接続図である。

【図１４】図１２のメモリアレイの読み出し時の一例を
示す接続図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＳＳ・・・ソーススイッチ、ＸＢ・・・Ｘアド
レスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＣＤ
０〜ＣＤ７・・・共通データ線、ＷＣ・・・書き込み回
路、ＳＡ・・・センスアンプ、ＩＢ・・・データ入力バ
ッファ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タ
イミング発生回路、ＶＤＲＧ・・・読み出し電圧発生回
路。ＭＢ０〜ＭＢｐ・・・メモリブロック、ＭＣ・・・
メモリセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ０〜Ｂｎ・
・・ビット線、Ｓ０〜Ｓｐ・・・ソース線。ＰＳＵＢ・
・・Ｐ型半導体基板、ＮＤ１〜ＮＤ２・・・Ｎ型拡散
層、ＦＧ・・・浮遊ゲート、ＣＧ・・・コントロールゲ
ート、Ｓ・・・ソース、Ｄ・・・ドレイン、ＣＨ・・・
チャンネル、ＴＯ・・・トンネル酸化膜。ＭＢ０〜ＭＢ
ｑ・・・メモリブロック、Ｓ０〜Ｓｑ・・・ソース線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 7210−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】所定数のワード線に結合される所定数を
単位として複数のメモリブロックに分割されかつそのソ
ースがメモリブロックごとに対応するソース線に共通結
合される不揮発性のメモリセルを含むメモリアレイを具
備し、かつ、選択状態とされるメモリセルを含まないメ
モリブロックのソース線に、選択状態とされるメモリセ
ルのドレイン電圧と同電位又はこれより低い電位とされ
る第１の電圧が供給されることを特徴とする半導体記憶
装置。
【請求項２】上記選択状態とされるメモリセルのドレ
イン電圧は、書き込み時において比較的絶対値の大きな
第１の電位とされ、読み出し時において比較的絶対値の
小さな第２の電位とされるものであって、上記第１の電
圧は、書き込み時において上記第１の電位と同電位又は
これより低い電位とされ、読み出し時において上記第２
の電位と同電位又はこれより低い電位とされるものであ
ることを特徴とする請求項１の半導体記憶装置。
【請求項３】上記半導体記憶装置は、ＥＰＲＯＭ又は
フラッシュメモリであり、上記メモリセルは、浮遊ゲー
ト型メモリセルであって、選択状態とされるメモリセル
を含むメモリブロックのソース線には、回路の接地電位
が供給されるものであることを特徴とする請求項１又は
請求項２の半導体記憶装置。