CN110890122B - 一种1s1r单元读控制电路 - Google Patents

一种1s1r单元读控制电路 Download PDF

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Abstract

本发明公开了一种1S1R单元读控制电路，至少包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列；阵列控制电路、第一低压差线性稳压器和灵敏放大器均与选中单元读控制电路连接；第二低压差线性稳压器和1S1R阵列均与阵列控制电路连接。实现了对选通器件不同状态的不同电压控制，保证了1S1R单元能被正确读取；在选通器件导通时，避免了存储器件两端的高电压，避免了读干扰，降低了功耗。

Description

一种1S1R单元读控制电路
技术领域
本发明涉及集成电路技术领域，特别是涉及一种1S1R单元读控制电路。
背景技术
平面和三维1-选通管-1-电阻(1S1R)阵列在高密度存储和神经网络计算领域有很大的应用潜力。1S1R阵列存储单元由串联的存储器件和选通管组成。存储器件可以使用磁存储器(MRAM)、阻变存储器(RRAM)、相变存储器(PCM)等。选通器件可以使用OTS、MIEC等。
OTS是双向导通器件，拥有高阈值电压和低保持电压，长开启和关闭时间等，电学特性和操作方法与传统选通管如晶体管有很大的差别。1S1R单元在读操作时，首先需要高电压加载在单元两端，且维持时间大于选通管的开启时间，使OTS从关闭状态切换为导通状态；OTS在导通状态的保持电压低，使存储电阻器件两端的电压升高，造成读干扰和功耗损失。
因此，如何提供一种1S1R单元读控制电路，改善当前1S1R单元读干扰和高功耗问题，并发展有效的电路控制技术，实已成为本领域技术人员亟待解决的技术课题。
发明内容
为了解决上述技术问题，本发明公开一种1S1R单元读控制电路，所述1S1R为选通管-电阻器，包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列，其中，所述1S1R阵列包括多个相互连接的1S1R单元；
所述阵列控制电路、所述第一低压差线性稳压器和所述灵敏放大器均与所述选中单元读控制电路连接；所述第二低压差线性稳压器和所述1S1R阵列均与所述阵列控制电路连接；
所述选中单元读控制电路，用于根据选中单元的不同状态在位线施加不同的读操作电压，并产生读电流信号；
所述阵列控制电路，用于选中位线和字线，并向未选中的位线施加读不选择字线电压，并向未选中的字线读不选择字线电压；
所述第一低压差线性稳压器，用于提供不同的读操作电压给选中单元读控制电路；
所述第二低压差线性稳压器，用于提供不同的读不选择字线电压和读不选择位线电压给阵列控制电路；
灵敏放大器，将读电流信号和读参考电流信号比较，产生所述被选中的存储单元的读出信号。
进一步地、所述选中单元读控制电路在选通管开启阶段给选中位线施加第一读操作电压，用于将1S1R单元开启。
进一步地、所述选中单元读控制电路在读取阶段给选中位线施加第二读操作电压，用于产生选中单元读电流信号。
进一步地、所述选中单元读控制电路包括：第一传输门、第二传输门和钳位管；
所述第一传输门的输入端接所述第一低压差线性稳压器的第一读操作电压端，所述第一传输门的输出端接钳位电压端，所述第一传输门的控制端接第一读控制信号端；
所述第二传输门的输入端接所述第一低压差线性稳压器的第二读操作电压段，所述第二传输门的输出端接所述钳位电压端，所述第二传输门的控制端接第二读控制信号端；
所述钳位管的栅极接所述钳位电压端，源极通过第一读位线连接所述阵列控制电路，漏极通过第二读位线端连接所述灵敏放大器。
进一步地、所述读不选择字线电压包括：第一读不选择字线电压、第二读不选择字线电压；所述读不选择位线电压包括：第一读不选择位线电压和第二读不选择位线电压。
进一步地、所述第一读操作电压大于选通管阈值电压与钳位管阈值电压的和值，且所述第一读操作电压小于选通管阈值电压、钳位管阈值电压与存储器件阈值电压的和值。
进一步地、所述第一读操作电压还小于所述选通管阈值电压、所述第一读不选择字线电压与所述钳位管阈值电压的和值。
进一步地、所述第一读不选择字线电压的电压值等于三分之二倍的所述第一读操作电压。
进一步地、所述第一读不选择位线电压的电压值小于所述选通管阈值电压。
进一步地、所述第一读不选择位线电压的电压值等于三分之二倍的所述第一读操作电压。
进一步地、所述第二读操作电压等于选通管保持电压、存储器件两端读取电压与钳位管阈值电压的和值，且第二读操作电压小于所述选通管保持电压、所述存储器件阈值电压与所述钳位管阈值电压的和值。
进一步地、所述第二读操作电压还小于所述选通管保持电压、第二读不选择字线电压与所述钳位管阈值电压的和值。
进一步地、所述第二读不选择字线电压的电压值等于三分之二倍的所述第二读操作电压。
进一步地、所述第二读不选择位线电压的电压值小于所述选通管保持电压。
进一步地、所述第二读不选择位线电压的电压值等于三分之二倍的所述第二读操作电压。
进一步地、所述第一读控制信号在0至Ton之间为高电平，以使所述1S1R单元读控制电路输出所述第一读操作电压，0代表读操作的开始时刻，Ton代表选通管的开启时间。
进一步地、所述第二读控制信号在Ton至读操作的结束时刻之间为高电平，以使所述1S1R单元读控制电路输出所述第二读操作电压。
实施本发明，具有如下有益效果：
实现了对选通器件不同状态的不同电压控制，保证了1S1R单元能被正确读取；
在选通器件导通时，避免了存储器件两端的高电压，避免了读干扰，降低了功耗。
附图说明
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
图1为本发明提供的一种1S1R单元读控制电路的结构示意图；
图2为本发明提供的一种选中单元读控制电路的电路图；
图3本发明提供的一种第一低压差线性稳压器电路图；
图4为本发明提供的一种灵敏放大器电路图；
图5为本发明提供的一种1S1R阵列三维交叉堆叠的阵列结构示意图；
图6为为本发明提供的一种选中单元控制电路的时序图；
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，当一个元件被认为是“耦接”另一个元件时，它可以是直接耦接到另一个元件或者可能同时存在居中元件。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
图1为本发明提供的一种1S1R单元读控制电路的结构示意图，如图1所示，本发明提供一种1S1R单元读控制电路，所述1S1R为选通管-电阻器，至少包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列，其中，所述1S1R阵列包括多个相互连接的1S1R单元；
所述阵列控制电路、所述第一低压差线性稳压器和所述灵敏放大器均与所述选中单元读控制电路连接；所述第二低压差线性稳压器和所述1S1R阵列均与所述阵列控制电路连接；
所述选中单元读控制电路，用于根据选中单元的不同状态在位线施加不同的读操作电压，并产生读电流信号；
所述阵列控制电路，用于选中位线和字线，并向未选中的位线施加读不选择字线电压，并向未选中的字线读不选择字线电压；
所述第一低压差线性稳压器，用于提供不同的读操作电压给选中单元读控制电路；
所述第二低压差线性稳压器，用于提供不同的读不选择字线电压和读不选择位线电压给阵列控制电路；
灵敏放大器，将读电流信号和读参考电流信号比较，产生所述被选中的存储单元的读出信号。
具体的，如图5所示，图5为本发明提供的一种1S1R阵列三维交叉堆叠的阵列结构示意图，1S1R阵列可以采用三维交叉堆叠阵列结构，行控制信号为字线信号WLUP_1～WLUP_2和WLDN_1～WLDN_2，列传输信号为位线信号BL1～BLm。在三维交叉堆叠(cross point)的阵列结构中，字线和位线呈90度夹角，并层层堆叠，存储单元存在于各个交点。
具体的，所述阵列控制电路可以包括字线驱动单元、位线驱动单元、译码器和传输门；所述字线驱动单元用于对所述1S1R阵列的字线施加读不选择字线电压，所述位线驱动单元用于对所述1S1R阵列的位线施加读不选择位线电压，以使未选中单元不被选中；所述译码器用于将地址信号转换为控制信号，以操作字线驱动单元、位线驱动单元、和传输门选中一根位线和一根字线；所述传输门用于使读电路和选中单元读控制电路操作被选中单元；
其中，位线是BL～BLm，选中位线是它们中的某一根，处于选中状态。我们可以选定位线为BL1，WLUP_1选中的单元为选中单元，这两条线分别为选中位线和字线。
如图3所示，图3本发明提供的一种第一低压差线性稳压器电路图，图中示出了OPA是运算放大器，Vbg是基准电压。LDO2结构与LDO1相似，因此不再赘述。
如图4所示，图4本发明提供的一种灵敏放大器电路图，灵敏放大器模块，与第二读位线RBL2连接，用于在选通管开启后，读取被选中的1S1R单元中存储的数据。在本一些可能的实施例中，灵敏放大器模块至少包括：与第二读位线RBL2连接的电流镜单元，与读参考电压Vref连接的电流转换单元，比较单元以及SR锁存器单元。电流镜单元提取被选中的1S1R中的读电流Iread，包括第三PMOS管PM3和第四PMOS管PM4。电流转换单元将读参考电压Vref还原为读参考电流Iref，包括第七PMOS管PM7。比较单元分别与电流镜单元、电流转换单元连接，将被选中的1S1R单元中的读电流Iread与读参考电流Iref比较，以比较结果表示被选中的1S1R单元中存储的数据，包括第五PMOS管PM5、第六PMOS管PM6、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6以及第七NMOS管NM7；第五PMOS管PM5的漏端连接第五NMOS管NM5的漏端，与第三PMOS管PM3、第四PMOS管PM4组成电流镜，将被选中的1S1R单元的读电流Iread镜像到第五PMOS管PM5。第四NMOS管NM4的漏端连接第四PMOS管PM4的漏端，与第六NMOS管NM6组成电流镜，将读电流Iread镜像到第六NMOS管NM6的漏端。第七NMOS管NM7的漏端连接于第七PMOS管PM7的漏端，与第五NMOS管NM5组成电流镜，将读参考电流Iref镜像到第五NMOS管NM5的漏端。第六PMOS管PM6与第七PMOS管PM7组成电流镜，将读参考电流Iref镜像到第六PMOS管PM6的漏端。第五PMOS管PM5的漏端与第五NMOS管NM5的漏端相连，作为比较单元的第一输出端V1。第六PMOS管PM6的漏端与第六NMOS管NM6的漏端相连，作为比较单元的第二输出端V2。比较单元的第一输出端V1和第二输出端V2为差分输出。SR锁存器单元的R端连接比较单元的第一输出端V1，SR锁存器单元的S端连接比较单元的第二输出端V2，根据SR锁存器单元的输出信号DO得到被选中的1S1R单元中存储的数据。
需要说明的是，第一低压差线性稳压器和第二低压差线性稳压器提供的电压值可以根据实际需要进行设置，在本说明书实施例中不做具体限定。
在上述实施例基础上，本说明书一个实施例中，所述选中单元读控制电路在选通管开启阶段给选中位线施加第一读操作电压VR1，用于将1S1R单元开启。
在上述实施例基础上，本说明书一个实施例中，所述选中单元读控制电路在读取阶段给选中位线施加第二读操作电压VR2，用于产生选中单元读电流信号。
在上述实施例基础上，本说明书一个实施例中，所述选中单元读控制电路包括：第一传输门、第二传输门和钳位管；
所述第一传输门的输入端接所述第一低压差线性稳压器的第一读操作电压端，所述第一传输门的输出端接钳位电压端，所述第一传输门的控制端接第一读控制信号端；
所述第二传输门的输入端接所述第一低压差线性稳压器的第二读操作电压段，所述第二传输门的输出端接所述钳位电压端，所述第二传输门的控制端接第二读控制信号端；
所述钳位管的栅极接所述钳位电压端，源极通过第一读位线连接所述阵列控制电路，漏极通过第二读位线端连接所述灵敏放大器。
具体的，如图2所示，图2为本发明提供的一种选中单元读控制电路的电路图；选中单元读控制电路可以包括第一传输门TG1、第二传输门TG2和钳位管NM1，输入端接第一低压差线性稳压器的第一读操作电压VR1端，输出端接钳位电压Vclamp端，控制端接第一读控制信号P1端；第二传输门TG2，输入端接第一低压差线性稳压器的第二读操作电压VR2端，输出端接所述钳位电压Vclamp端，控制端接第二读控制信号P2端；钳位管NM1，栅极接所述钳位电压Vclamp端，源极接第一读位线RBL1端，漏极接第二读位线RBL2端。
在上述实施例基础上，本说明书一个实施例中，所述读不选择字线电压包括：第一读不选择字线电压、第二读不选择字线电压；所述读不选择位线电压包括：第一读不选择位线电压和第二读不选择位线电压。
在上述实施例基础上，本说明书一个实施例中，所述第一读操作电压VR1大于选通管阈值电压Vsth与钳位管阈值电压Vth1的和值，且所述第一读操作电压VR1小于选通管阈值电压Vsth、钳位管阈值电压Vth1与存储器件阈值电压VPT的和值。
具体的，所述第一读操作电压VR1需满足以下公式：Vsth+Vth1＜VR1＜Vsth+VPT+Vth1，其中Vsth是选通管阈值电压，Vth1是钳位管阈值电压，VPT是存储器件阈值电压。
在上述实施例基础上，本说明书一个实施例中，所述第一读操作电压VR1还小于选通管阈值电压Vsth、第一读不选择字线电压VDESWL1与钳位管阈值电压Vth1的和值。
具体的，所述第一读操作电压VR1需满足以下公式：VR1＜Vsth+VDESWL1+Vth1，其中，VDESWL1是第一读不选择字线电压。
在上述实施例基础上，本说明书一个实施例中，所述第一读不选择字线电压的电压值等于三分之二倍的所述第一读操作电压。
具体的，所述第一读不选择字线电压VDESWL1还需满足以下公式：
Figure BDA0002269281540000081
在上述实施例基础上，本说明书一个实施例中，所述第一读不选择位线电压的电压值小于所述选通管阈值电压。
具体的，所述第一读不选择位线电压VDESBL1还需满足以下公式：VDESBL1＜Vsth。
在上述实施例基础上，本说明书一个实施例中，所述第一读不选择位线电压的电压值等于三分之二倍的所述第一读操作电压。
具体的，所述第一读不选择位线电压VDESBL1还需满足以下公式：
Figure BDA0002269281540000091
在上述实施例基础上，本说明书一个实施例中，所述第二读操作电压VR2等于选通管保持电压Vsh、存储器件两端读取电压VPR与钳位管阈值电压Vth1的和值，且第二读操作电压VR2小于所述选通管保持电压Vsh、所述存储器件阈值电压VPT与所述钳位管阈值电压Vth1的和值。
具体的，所述第二读操作电压VR2需满足以下公式：VR2＝Vsh+VPR+Vth1＜Vsh+VPT+Vth1，其中V sh 是选通管保持电压，VPR是存储器件两端读取电压。
在上述实施例基础上，本说明书一个实施例中，所述第二读操作电压VR2还小于所述选通管保持电压Vsh、第二读不选择字线电压VDESWL2与所述钳位管阈值电压Vth1的和值。
具体的，所述第二读操作电压VR2需满足以下公式：VR2＜Vsh+VDESWL2+Vth1，其中，VDESWL2是第二读不选择字线电压。
在上述实施例基础上，本说明书一个实施例中，所述第二读不选择字线电压VDESWL2还需满足以下公式：
Figure BDA0002269281540000092
在上述实施例基础上，本说明书一个实施例中，所述第二读不选择位线电压VDESBL2还需满足以下公式：VDESBL2＜Vsh。
在上述实施例基础上，本说明书一个实施例中，所述第二读不选择位线电压VDESBL2还需满足以下公式：
Figure BDA0002269281540000101
在上述实施例基础上，本说明书一个实施例中，所述第一读控制信号在0至Ton之间为高电平，以使所述1S1R单元读控制电路输出所述第一读操作电压，0代表读操作的开始时刻，Ton代表选通管的开启时间。
在上述实施例基础上，本说明书一个实施例中，所述第二读控制信号在Ton至读操作的结束时刻之间为高电平，以使所述1S1R单元读控制电路输出所述第二读操作电压。
示例地、下面以开启阶段和读取阶段简述本发明的读取过程：如图6所示，图6为为本发明提供的一种选中单元控制电路的时序图；
1.阵列控制电路使一根位线和一根字线被选中(实施例中分别为BL1和WLUP_1，未选中位线和字线为剩余的线),WLUP_1为低电平，BL1连接到RBL1。
2.同一时刻(即图6中的0)，P1从低电平升至高电平，P2保持低电平，选中单元控制电路给RBL1施加VR1，阵列控制电路给未选中位线加VDESBL1，给未选中字线加VDESWL1。
3.选通管完全开启后(Ton时)，进入读取阶段，P1从高电平降至低电平，P2从低电平升至高电平，选中单元控制电路给RBL1施加VR2，阵列控制电路给未选中位线加VDESBL2，给未选中字线加VDESWL2。1S1R单元生成读电流信号Iread，此时灵敏放大器将Iread和读参考电流Iref比较，输出比较结果。
4.读取结束，P1回到低电平，P2保持低电平，所有字线和位线保持未选中。
通过本发明提供的一种1S1R单元读控制电路能够实现对选通器件不同状态的不同电压控制，保证了1S1R单元能被正确读取；在选通器件导通时，避免了存储器件两端的高电压，避免了读干扰，降低了功耗。
需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施方式和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的申请主题的一部分。

Claims (17)

1.一种1S1R单元读控制电路，所述1S1R为选通管-电阻器，其特征在于，包括：选中单元读控制电路、阵列控制电路、第一低压差线性稳压器、第二低压差线性稳压器、灵敏放大器和1S1R阵列，其中，所述1S1R阵列包括多个相互连接的1S1R单元；
所述阵列控制电路、所述第一低压差线性稳压器和所述灵敏放大器均与所述选中单元读控制电路连接；所述第二低压差线性稳压器和所述1S1R阵列均与所述阵列控制电路连接；
所述选中单元读控制电路，用于根据选中单元的不同状态在位线施加不同的读操作电压，并产生读电流信号；
所述阵列控制电路，用于选中位线和字线，并向未选中的位线施加读不选择字线电压，并向未选中的字线施加读不选择字线电压；
所述第一低压差线性稳压器，用于提供不同的读操作电压给选中单元读控制电路；
所述第二低压差线性稳压器，用于提供不同的读不选择字线电压和读不选择位线电压给阵列控制电路；
灵敏放大器，将读电流信号和读参考电流信号比较，产生被选中的存储单元的读出信号。
2.根据权利要求1所述的1S1R单元读控制电路，其特征在于，所述选中单元读控制电路在选通管开启阶段给选中位线施加第一读操作电压，用于将1S1R单元开启。
3.根据权利要求1或2任一项所述的1S1R单元读控制电路，其特征在于，所述选中单元读控制电路在读取阶段给选中位线施加第二读操作电压，用于产生选中单元读电流信号。
4.根据权利要求3所述的1S1R单元读控制电路，其特征在于，所述选中单元读控制电路包括：第一传输门、第二传输门和钳位管；
所述第一传输门的输入端接所述第一低压差线性稳压器的第一读操作电压端，所述第一传输门的输出端接钳位电压端，所述第一传输门的控制端接第一读控制信号端；
所述第二传输门的输入端接所述第一低压差线性稳压器的第二读操作电压段，所述第二传输门的输出端接所述钳位电压端，所述第二传输门的控制端接第二读控制信号端；
所述钳位管的栅极接所述钳位电压端，源极通过第一读位线连接所述阵列控制电路，漏极通过第二读位线端连接所述灵敏放大器。
5.根据权利要求4所述的1S1R单元读控制电路，其特征在于，所述读不选择字线电压包括：第一读不选择字线电压、第二读不选择字线电压；所述读不选择位线电压包括：第一读不选择位线电压和第二读不选择位线电压。
6.根据权利要求5所述的1S1R单元读控制电路，其特征在于，所述第一读操作电压大于选通管阈值电压与钳位管阈值电压的和值，且所述第一读操作电压小于选通管阈值电压、钳位管阈值电压与存储器件阈值电压的和值。
7.根据权利要求6所述的1S1R单元读控制电路，其特征在于，所述第一读操作电压还小于所述选通管阈值电压、所述第一读不选择字线电压与所述钳位管阈值电压的和值。
8.根据权利要求7所述的1S1R单元读控制电路，其特征在于，所述第一读不选择字线电压的电压值等于三分之二倍的所述第一读操作电压。
9.根据权利要求8所述的1S1R单元读控制电路，其特征在于，所述第一读不选择位线电压的电压值小于所述选通管阈值电压。
10.根据权利要求9所述的1S1R单元读控制电路，其特征在于，所述第一读不选择位线电压的电压值等于三分之二倍的所述第一读操作电压。
11.根据权利要求10所述的1S1R单元读控制电路，其特征在于，所述第二读操作电压等于选通管保持电压、存储器件两端读取电压与钳位管阈值电压的和值，且第二读操作电压小于所述选通管保持电压、所述存储器件阈值电压与所述钳位管阈值电压的和值。
12.根据权利要求11所述的1S1R单元读控制电路，其特征在于，所述第二读操作电压还小于所述选通管保持电压、第二读不选择字线电压与所述钳位管阈值电压的和值。
13.根据权利要求12所述的1S1R单元读控制电路，其特征在于，所述第二读不选择字线电压的电压值等于三分之二倍的所述第二读操作电压。
14.根据权利要求13所述的1S1R单元读控制电路，其特征在于，所述第二读不选择位线电压的电压值小于所述选通管保持电压。
15.根据权利要求14所述的1S1R单元读控制电路，其特征在于，所述第二读不选择位线电压的电压值等于三分之二倍的所述第二读操作电压。
16.根据权利要求15所述的1S1R单元读控制电路，其特征在于，所述第一读控制信号在0至Ton之间为高电平，以使所述1S1R单元读控制电路输出所述第一读操作电压，0代表读操作的开始时刻，Ton代表选通管的开启时间。
17.根据权利要求16所述的1S1R单元读控制电路，其特征在于，所述第二读控制信号在Ton至读操作的结束时刻之间为高电平，以使所述1S1R单元读控制电路输出所述第二读操作电压。
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* Cited by examiner, † Cited by third party
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CN111627481B (zh) * 2020-05-20 2022-02-01 中国科学院微电子研究所 一种字线译码电路、字线选通方法及存储器和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106898371A (zh) * 2017-02-24 2017-06-27 中国科学院上海微系统与信息技术研究所 三维存储器读出电路及其字线与位线电压配置方法
WO2017215119A1 (en) * 2016-06-17 2017-12-21 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Read circuit of storage class memory
WO2018152952A1 (zh) * 2017-02-21 2018-08-30 中国科学院上海微系统与信息技术研究所 一种三维存储器读出电路及读出方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017215119A1 (en) * 2016-06-17 2017-12-21 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Read circuit of storage class memory
WO2018152952A1 (zh) * 2017-02-21 2018-08-30 中国科学院上海微系统与信息技术研究所 一种三维存储器读出电路及读出方法
CN106898371A (zh) * 2017-02-24 2017-06-27 中国科学院上海微系统与信息技术研究所 三维存储器读出电路及其字线与位线电压配置方法

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* Cited by examiner, † Cited by third party
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