KR100823820B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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Abstract

워드 디코더는 상이한 워드선이 순차 액세스될 때에, 액세스 동작을 병렬로 실행하기 위해 워드선의 활성화 기간의 일부를 서로 중복시킨다. 즉, 불휘발성 반도체 메모리는 액세스 동작을 병렬로 실행하는 파이프라인 처리가 가능하다. 불휘발성 메모리 셀의 드레인 및 소스에 접속되는 비트선 및 소스선의 조합은 전부 상이하다. 이 때문에, 복수의 판독 동작을 병렬로 실행하기 위해 복수의 워드선이 활성화되는 경우에도, 착안하는 불휘발성 메모리 셀의 드레인·소스 사이에만 메모리 셀 전류를 흘릴 수 있다. 따라서, 복수의 판독 동작을 병렬로 실행하는 파이프라인 기능을 갖는 불휘발성 반도체 메모리에 있어서, 임의의 불휘발성 메모리 셀을 순차 액세스하는 랜덤 액세스를 실행할 수 있다.

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 메모리 셀을 갖는 불휘발성 반도체 메모리에 관한 것이다.
플래쉬 메모리 등의 불휘발성 반도체 메모리는 메모리 셀 트랜지스터(이하, 메모리 셀이라고 칭함)의 플로팅 게이트 혹은 트랩 게이트에 전자를 유지하는 지의 여부로 데이터를 기억한다. 예컨대, 일본 특허 공개 평 제7-114796호 공보에 기재되어 있는 불휘발성 반도체 메모리에서는, 서로 직교하는 워드선과 비트선의 교점에 메모리 셀이 형성되어 있다. 메모리 셀의 소스에 접속되는 소스선은 워드선을 따라 배선되어 있다. 한 쌍의 워드선을 따라 배치된 메모리 셀의 소스는 공통의 소스선에 접속되어 있다. 비트선을 따라 배치된 메모리 셀의 드레인은 공통의 비트선에 접속되어 있다.
또한, 일본 특허 공개 평 제8-69696호 공보에서는, 2개의 메모리 셀 어레이(서브 어레이)를 교대로 액세스함으로써, 워드선의 전환 시에도, 메모리 셀로부터 연속하여 데이터를 판독하는 것을 가능하게 하고 있다.
[특허 문헌 1] 일본 특허 공개 평 제7-114796호 공보
[특허 문헌 2] 일본 특허 공개 평 제8-69696호 공보
본 발명은 이하의 문제점을 해결하기 위해 이루어질 수 있었다.
일본 특허 공개 평 제7-114796호 공보의 불휘발성 반도체 메모리에서는, 서로 인접하는 워드선에 접속되고, 비트선을 따라 배치된 메모리 셀은 공통의 비트선 및 공통의 소스선에 접속되어 있다. 이들 메모리 셀을 순차 판독하는 경우, 서로 인접하는 워드선의 선택 기간을 중복시킬 수 없다. 따라서, 판독 동작에 있어서 어드레스가 랜덤으로 공급되는 경우(랜덤 액세스), 메모리 셀로부터의 데이터를 연속하여 출력할 수 없다. 일본 특허 공개 평 제8-69696호 공보에서는 랜덤 액세스는 서브 어레이를 교대로 액세스할 때만 가능하게 된다. 즉, 하나의 서브 어레이로 랜덤 액세스를 행하는 경우, 데이터를 연속하여 출력할 수 없다. 특히, 판독 동작에 있어서, 워드선의 활성화 기간의 일부를 중복시켜 병렬 처리(파이프라인 처리)를 실시하는 불휘발성 반도체 메모리에서, 랜덤 액세스를 실행할 수 없다.
본 발명의 목적은, 연속하는 판독 동작을 병렬하여 실행하는 파이프라인 기능을 갖는 불휘발성 반도체 메모리에 있어서, 랜덤 액세스를 행하는 것에 있다. 특히, 칩 사이즈를 증가시키지 않고, 랜덤 액세스를 할 수 있는 불휘발성 반도체 메모리를 제공하는 것에 있다.
본 발명의 일 형태에서는, 매트릭스형으로 배치되는 복수의 불휘발성 메모리 셀의 게이트, 드레인 및 소스에 워드선, 비트선 및 소스선이 각각 접속되어 있다. 워드 디코더는 어드레스 신호에 따라 워드선을 활성화한다. 또한, 워드 디코더는 상이한 워드선이 순차 액세스되는 때에, 액세스 동작을 병렬로 실행하기 위해 워드선의 활성화 기간의 일부를 서로 중복시킨다. 즉, 불휘발성 반도체 메모리는 액세스 동작을 병렬로 실행하는 파이프라인 처리가 가능하다. 불휘발성 메모리 셀의 드레인 및 소스에 접속되는 비트선 및 소스선의 조합은 전부 상이하다. 이 때문에, 복수의 판독 동작을 병렬로 실행하기 위해 복수의 워드선이 활성화되는 경우에도, 착안하는 불휘발성 메모리 셀의 드레인·소스 사이에만 메모리 셀 전류를 흘릴 수 있다. 따라서, 복수의 판독 동작을 병렬로 실행하는 파이프라인 기능을 갖는 불휘발성 반도체 메모리에 있어서, 임의의 불휘발성 메모리 셀을 순차 액세스하는 랜덤 액세스를 실행할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 복수의 셀 그룹은 워드선의 배선 방향으로 배열되어, 불휘발성 메모리 셀을 직렬로 접속하여 구성되고 있다. 서로 인접하는 한 쌍의 셀 그룹인 셀 그룹쌍마다, 한 쌍의 비트선이 서로 교차하면서 지그재그형으로 배선되어 있다. 비트선의 배선 방법을 변경함으로써, 칩 사이즈를 증가시키지 않고 랜덤 액세스를 실행할 수 있는 불휘발성 반도체 메모리를 구성할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 각 셀 그룹은 소스가 서로 접속된 복수의 불휘발성 메모리 셀쌍으로 구성되어 있다. 각 셀 그룹쌍에 있어서, 서로 대향하는 불휘발성 메모리 셀쌍은 상이한 소스선에 접속되어 있다. 따라서, 서로 대향하는 2개의 불휘발성 메모리 셀쌍(4개의 불휘발성 메모리 셀을 포함함)마다, 불휘발성 반도체 메모리의 드레인 및 소스에 접속되는 비트선 및 소스선의 조합을 전부 상이하게 할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 워드선의 사이에, 소스가 형성되는 소스 영역과 드레인이 형성되는 드레인 영역이 교대로 형성되어 있다. 각 셀 그룹쌍에 있어서, 서로 대향하는 불휘발성 메모리 셀쌍의 소스에 접속되는 한 쌍의 소스선은 소스 영역 상 및 드레인 영역 상에 각각 배선되어 있다. 이 때문에, 종래보다 개수가 많은 소스선을, 메모리 셀 어레이의 사이즈를 크게 하지 않고 배선할 수 있다. 즉, 불휘발성 반도체 메모리의 칩 사이즈가 증가하는 것을 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 드레인 영역 상의 소스선은 소스 영역을 향해 돌출하는 돌출부를 갖고 있다. 드레인 영역 상의 소스선은 소스 영역 상의 소스선보다 하층의 배선층을 사용하여 배선되고 있다. 이 때문에, 개수가 종래보다 많은 소스선을 배선하는 경우에도, 칩 사이즈를 크게 하지 않고, 각 소스선의 배선폭을 넓게 할 수 있고, 소스 저항을 삭감할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 각 셀 그룹은 소스가 서로 접속된 복수의 불휘발성 메모리 셀쌍으로 구성되어 있다. 서로 인접하는 셀 그룹쌍에 있어서, 서로 대향하는 각 불휘발성 메모리 셀쌍의 소스는 공통의 확산층에 의해 형성되어 있다. 이 때문에, 소스 확산층의 총면적을 삭감할 수 있고, 불휘발성 반도체 메모리의 칩 사이즈를 작게 할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 컨택트부는 셀 그룹쌍의 사이에 형성되고, 배선층을 이용하여 형성되는 소스선을 확산층에 접속한다. 각 소스선은 컨택트부를 통해 확산층에 접속되어 있다. 컨택트부의 형성수를 최소한으로 할 수 있으므로, 칩 사이즈가 증가하는 것을 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 각 셀 그룹쌍에 있어서, 서로 대향하는 불휘발성 메모리 셀쌍은 상이한 소스선에 접속되어 있다. 워드선의 배선 방향을 따라 형성되는 컨택트부는 하나 걸러서 한 쪽 및 다른 쪽의 소스선에 접속되어 있다. 이 예에 있어서도, 컨택트부의 형성수를 최소한으로 할 수 있고, 칩 사이즈가 증가하는 것을 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 소스 디코더는 메모리 셀의 액세스 시에, 액세스하는 불휘발성 메모리 셀에 접속된 소스선을 접지 전압으로 설정하고, 다른 소스선을 플로팅 상태로 설정한다. 이 때문에, 파이프라인 처리에 의해 복수의 워드선이 활성화되는 경우에도, 착안하는 불휘발성 메모리 셀의 드레인·소스 사이에만 메모리 셀 전류를 흐르게 할 수 있다. 따라서, 복수의 판독 동작을 병렬로 실행하는 불휘발성 반도체 메모리에 있어서, 임의의 불휘발성 메모리 셀을 순차 액세스하는 랜덤 액세스를 실행할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 칼럼 디코더는 메모리 셀의 액세스 시에, 액세스하는 불휘발성 메모리 셀에 접속된 비트선을 드레인 전압 으로 설정하고, 다른 비트선을 플로팅 상태로 설정한다. 이 예에 있어서도, 파이프라인 처리에 의해 복수의 워드선이 활성화되는 경우에도, 착안하는 불휘발성 메모리 셀의 드레인·소스 사이에만 메모리 셀 전류를 흐르게 할 수 있다. 따라서, 복수의 판독 동작을 병렬로 실행하는 불휘발성 반도체 메모리에 있어서, 임의의 불휘발성 메모리 셀을 순차 액세스하는 랜덤 액세스를 실행할 수 있다.
도 1은 본 발명의 불휘발성 반도체 메모리의 일 실시형태를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 셀 어레이의 상세를 도시하는 회로도.
도 3은 도 1에 도시한 메모리 셀 어레이의 상세를 도시하는 레이아웃도.
도 4는 본 발명의 플래쉬 메모리의 판독 동작의 예를 도시하는 타이밍도.
도 5는 판독 동작이 연속하여 실행될 때의 메모리 셀의 상태를 도시하는 설명도.
도 6은 판독 동작이 연속하여 실행되는 경우의 메모리 셀(MC)의 상태를 도시하는 회로도.
도 7은 발명자가 본 발명 전에 검토한 메모리 셀 어레이의 예를 도시하는 레이아웃도.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중의 ◎는 외부 단자를 나타내고 있다. 도면 중, 굵은 선으로 도시한 신호선은 복수 선으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 또한, 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.
도 1은 본 발명의 불휘발성 반도체 메모리의 일 실시형태를 나타내고 있다. 이 불휘발성 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 NOR 형 의 플래쉬 메모리로서 형성되어 있다. 플래쉬 메모리는 커맨드 입력 회로(10), 스테이트 머신(12), 어드레스 입력 회로(14), 데이터 입출력 회로(16), 워드 디코더(18), 소스 디코더(20), 칼럼 디코더(22), 데이터 제어 회로(24) 및 메모리 셀 어레이(26)를 갖고 있다. 워드 디코더(18), 소스 디코더(20), 칼럼 디코더(22), 데이터 제어 회로(24) 및 메모리 셀 어레이(26)에 의해, 메모리 코어(28)가 구성되어 있다.
커맨드 입력 회로(10)는 커맨드 단자(CMD)를 통해 수신하는 커맨드 신호(CMD)를 해독하여, 해독한 커맨드를 스테이트 머신(12)으로 통지한다. 커맨드 신호(CMD)로서, 예컨대, 칩 인에이블 신호, 아웃풋 인에이블 신호, 라이트 인에이블 신호 등이 있다. 스테이트 머신(12)은 커맨드 입력 회로(10)에 의해 해독되는 커맨드에 따라, 플래쉬 메모리를 동작시키기 위한 복수의 타이밍 신호를 생성하고, 생성한 타이밍 신호를 내부 회로[어드레스 입력 회로(14), 데이터 입출력 회로(16), 워드 디코더(18), 소스 디코더(20), 칼럼 디코더(22), 데이터 제어 회로(24) 등]로 출력한다. 스테이트 머신(12)은 복수의 판독 동작(액세스 동작)을 병렬로 실행하는 파이프라인 처리를 실행하기 위해, 내부 회로의 동작을 서로 독립하는 복수의 단계로 나눈다. 각 단계는 타이밍 신호에 의해 순차 실행된다. 파이프라인 처리에 대해서는 후술하는 도 4에서 설명한다.
어드레스 입력 회로(14)는 어드레스 단자(AD)를 통해 수신하는 어드레스 신호(AD)를 워드 디코더(18), 소스 디코더(20) 및 칼럼 디코더(22)로 출력한다. 또한, 어드레스 신호(AD)를 프리디코드하는 프리디코더를 어드레스 입력 회로(14)와 워드 디코더(18), 소스 디코더(20) 및 칼럼 디코더(22)와의 사이에 배치하여도 좋다. 데이터 입출력 회로(16)는 메모리 셀 어레이(26)로부터 판독되는 데이터를 데이터 단자(DQ)로 출력한다. 데이터 입출력 회로(16)는 데이터 단자(DQ)를 통해 메모리 셀 어레이(26)에 기록하는 데이터를 수신한다. 또한, 커맨드 신호의 일부를 데이터 단자(DQ)에서 수신하고, 스테이트 머신(12)은 커맨드 단자(CMD)에서 수신하는 커맨드 신호(CMD)와 조합하여 동작 커맨드를 결정하여도 좋다.
워드 디코더(18)는 메모리 셀(MC)의 액세스 시에, 어드레스 신호(AD)에 따라서, 워드선(WL) 중 어느 하나를 선택한다. 워드 디코더(18)는 판독 동작이 연속하여 실행되고, 상이한 워드선(WL)이 순차 선택될 때에, 스테이트 머신(12)의 제어를 받아 워드선(WL)의 활성화 기간의 일부를 서로 중복시키는 기능을 갖는다. 소스 디코더(20)는 판독 동작 시에, 어드레스 신호(AD)에 의해 선택되는 소스선(SL)을 접지 전압으로 설정하고, 다른 소스선(SL)을 플로팅 상태로 설정한다. 즉, 액세스하는 불휘발성 메모리 셀(MC)에 접속된 소스선(SL)은 접지 전압으로 설정되고, 다른 소스선(SL)은 플로팅 상태로 설정된다. 칼럼 디코더(22)는 판독 동작 시에, 어드레스 신호(AD)에 의해 선택되는 비트선(BL)을 드레인 전압(예컨대, 1V)으로 설정하고, 다른 비트선(BL)을 플로팅 상태로 설정한다. 즉, 액세스하는 불휘발성 메모리 셀에 접속된 비트선(BL)은 드레인 전압으로 설정되고, 다른 비트선(BL)은 플로팅 상태로 설정된다.
데이터 제어 회로(24)는 도시하지 않은 센스 증폭기, 데이터의 기록 회로 등을 갖고 있다. 센스 증폭기는 판독 동작 중에 메모리 셀(MC)의 드레인·소스 사이 에 흐르는 메모리 셀 전류를 검출하여, 메모리 셀(MC)에 유지되어 있는 데이터의 논리값을 판정한다. 기록 회로는 데이터의 기록 동작(프로그램) 및 소거 동작을 제어한다.
메모리 셀 어레이(26)는 매트릭스형으로 배치되는 복수의 불휘발성 메모리 셀(MC)을 갖고 있다. 각 메모리 셀(MC)은 플로팅 게이트를 갖는 메모리 셀 트랜지스터로 구성되어 있다. 메모리 셀(MC)의 컨트롤 게이트는 워드선(WL)(WL0, 1, …) 중 어느 하나에 접속되어 있다. 메모리 셀(MC)의 드레인은 비트선(BL)(BL0, 1, …) 중 어느 하나에 접속되어 있다. 메모리 셀(MC)의 소스는 소스선(SL)(SL0, 1, …) 중 어느 하나에 접속되어 있다. 메모리 셀 어레이(26)는 도 2 및 도 3에서 상세하게 설명한다.
도 2는 도 1에 도시한 메모리 셀 어레이(26)의 회로의 상세를 나타내고 있다. 메모리 셀 어레이(26)는 메모리 셀(MC)을 직렬로 접속하여 구성된 복수의 셀 그룹(CG)을 갖고 있다. 각 셀 그룹(CG)은 소스가 서로 접속된 한 쌍의 메모리 셀(MC)로 이루어지는 불휘발성 메모리 셀쌍(MCP)(도면 중의 타원 프레임)으로 구성되어 있다. 셀 그룹(CG)은 워드선(WL)의 배선 방향(도의 좌우 방향)으로 배열되어 있다. 서로 인접하는 한 쌍의 셀 그룹에 의해 셀 그룹쌍(CGP)이 구성되어 있다. 한 쌍의 비트선(BL)(예컨대, BL0와 BL1)이, 워드선(WL)의 직교 방향을 따라 셀 그룹쌍(CGP)마다 배선되어 있다. 비트선쌍(BL)은 서로 교차하면서 지그재그형으로 배선되어 있다.
서로 인접하는 셀 그룹쌍(CGP)에 있어서, 서로 대향하는 각 메모리 셀 쌍(MCP)의 소스는 공통의 확산층(파선의 사각 프레임)에 의해 형성되어 있다. 또한, 각 셀 그룹쌍(CGP)에 있어서, 서로 대향하는 2개의 불휘발성 메모리 셀쌍(MCP)은 상이한 소스선(SL)에 접속되어 있다. 예컨대, 워드선(WL1, 2)에 접속된 2개의 메모리 셀쌍(MCP)은 상이한 소스선(SL1, SL0)에 각각 접속되어 있다. 이하, 각 셀 그룹쌍(CGP)에 있어서 서로 대향하는 2개의 메모리 셀쌍(MCP)[4개의 메모리 셀(MC)을 포함함]을, 메모리 셀 그룹이라고 칭한다. 각 메모리 셀 그룹에서는 메모리 셀(MC)의 드레인 및 소스에 접속되는 비트선(BL) 및 소스선(SL)의 조합은 모두 상이하다.
복수의 메모리 셀 그룹은 워드선쌍(WL) 또는 비트선쌍(BL) 중 적어도 어느 하나가, 서로 상이하다. 따라서, 비트선쌍(BL)을 지그재그형으로 배선하여, 각 셀 그룹쌍(CGP)에 있어서 서로 대향하는 2개의 메모리 셀쌍(MCP)의 소스선(SL)을 상이하게 함으로써 메모리 셀 어레이(26)의 레이아웃 사이즈를 크게 하지 않고, 메모리 셀(MC)의 드레인 및 소스에 접속되는 비트선(BL) 및 소스선(SL)의 조합을 전부 상이하게 할 수 있다.
도 3은 도 1에 도시한 메모리 셀 어레이(26)의 레이아웃을 상세하게 도시하고 있다. 도면 중, 굵은 파선 프레임은 반도체 기판에 형성되는 확산층을 도시하고 있다. 그물망 표시로 도시한 워드선(WL)은 폴리실리콘(Poly-Si)을 이용하여 형성되어 있다. 굵은 실선으로 도시한 비트선(BL)은 제1 금속 배선층(M1) 및 제2 금속 배선층(M2)을 이용하여 형성되어 있다. 가는 실선으로 도시한 소스선(SL)은 제3 금속 배선층(M3) 및 제4 금속 배선층(M4)으로 형성되어 있다. 금속 배선층은 M1, M2, M3, M4의 순서대로, 반도체 기판 상에 형성된다. X를 붙인 사각 프레임은 확산층을 금속 배선층에 접속하기 위한 컨택트부(CNT)(플러그)를 도시하고 있다. 비트선(BL)의 컨택트부(CNT)는 굵은 사각 프레임으로 도시하고, 소스선(SL)의 컨택트부(CNT)는 가는 사각 프레임으로 도시하고 있다. 도면 중에 사선으로 도시한 영역은 하나의 메모리 셀(MC)을 도시한다. 또한, 도 3에서는 배선의 구별을 명확하게 하기위해, 배선의 일부의 폭을 실제보다 가늘게 기재하고 있다. 실제로는 각 배선은 레이아웃 설계 기준을 만족하는 폭을 갖고 있다.
비트선쌍(BL)은 소스 영역 상에서 교차하고 있다. 메모리 셀(MC)의 소스가 형성되는 소스 영역 및 메모리 셀(MC)의 드레인이 형성되는 드레인 영역은 워드선(WL) 사이에 교대로 형성되어 있다. 소스 영역 내의 굵은 파선 프레임은 소스 확산층을 나타내고, 드레인 영역 내의 굵은 파선은 드레인 확산층을 나타내고 있다. 짝수의 숫자를 붙인 소스선(SL0, SL2, …)은 드레인 영역 상에 형성되어 있다. 홀수의 숫자를 붙인 소스선(SL1, 3, …)은 소스 영역 상에 형성되어 있다. 각 셀 그룹쌍(CGP)에 있어서, 서로 대향하는 메모리 셀쌍(MCP)의 소스에 각각 접속되는 한 쌍의 소스선(SL)은 소스 영역 상 및 드레인 영역 상에 각각 배선되어 있다. 즉, 각 셀 그룹쌍(CGP)에 있어서, 서로 대향하는 메모리 셀쌍(MCP)은 상이한 소스선(SL)에 접속되어 있다. 소스선(SL)을 소스 영역 상 및 드레인 영역 상에 형성하는 것으로, 종래보다 개수가 많은 소스선을 메모리 셀 어레이의 사이즈를 크게 하지 않고 배선할 수 있다. 또한, 소스선(SL)을 2개의 금속 배선층(M3, M4)을 이용하여 형성하는 것으로, 칩 사이즈를 크게 하지 않고, 각 소스선(SL)의 배선 폭을 넓게 할 수 있 어, 소스 저항을 삭감할 수 있다.
소스 영역 상의 소스선(SL)은 컨택트부(CNT)를 통해, 확산층에 직접 접속되어 있다. 드레인 영역 상의 소스선(SL)은 소스 영역을 향해 소스 확산층 상까지 돌출하는 돌출부(PP)를 갖고 있다. 드레인 영역 상의 소스선(SL)은 돌출부(PP) 및 컨택트부(CNT)를 통해 확산층에 접속되어 있다. 각 컨택트부(CNT)는 셀 그룹쌍(CGP)의 사이에 형성되어 있다. 워드선(WL)의 배선 방향(도의 가로 방향)을 따라 형성되는 컨택트부(CNT)는 하나 걸러서 소스 영역 상의 소스선(SL) 및 드레인 영역 상의 소스선(SL)에 접속되어 있다. 상술한 바와 같이, 서로 인접하는 셀 그룹쌍(CGP)에 있어서, 서로 대향하는 각 메모리 셀쌍(MCP)의 소스는 공통의 확산층에 의해 형성되어 있다. 이 때문에, 컨택트부(CNT)의 형성수를 최소한으로 할 수 있어, 소스 확산층의 총면적을 삭감할 수 있다. 따라서, 플래쉬 메모리의 칩 사이즈를 작게 할 수 있다. 또한, 컨택트부(CNT)를 셀 그룹쌍(CGP)의 사이에 형성함으로써, 소스선의 컨택트부(CNT)가 비트선(BL)과 쇼트하는 것을 방지할 수 있다.
도 4는 본 발명의 플래쉬 메모리의 판독 동작의 예를 도시하고 있다. 이 예에서는 플래쉬 메모리는 판독 커맨드와 함께 어드레스 신호(AD)(AD0, AD1, …)를 연속하여 받고, 판독 동작을 연속하여 실행한다. 판독 동작의 실행에 의해, 판독 데이터 DQ(DQ0, DQ1, …)가 연속하여 출력된다. 어드레스 신호(AD)가 공급되고 나서 데이터 신호(DQ)가 출력되기까지의 레이턴시는 "4"이다. 또한 본 발명은 "4"이외의 레이턴시의 판독 동작에도 적용할 수 있다.
한 번의 판독 동작은 4개의 단계에 의해 구성된다. 4개의 단계는 어드레스 신호(AD)의 검출 단계(ATD), 워드선(WL)의 활성화 단계(WL), 데이터의 판독 단계(BL, SL, SA) 및 데이터의 출력 단계(DOUT)이다. ATD는 어드레스 신호(AD)의 선택 및 확정 기간[어드레스 신호(AD)의 천이의 검출]을 나타내고 있다. WL은 워드선(WL)의 선택 기간(승압 기간)을 나타내고 있다. BL은 비트선(BL)의 선택 기간을 나타내고 있다. SL은 소스선(SL)의 선택 기간을 나타내고 있다. SA는 센스 증폭기에 의한 데이터의 판정 기간을 나타내고 있다. DOUT는 데이터의 출력 기간을 나타내고 있다.
이들 단계는 스테이트 머신(12)의 제어에 의해, 서로 독립적으로 처리된다. 하나의 판독 동작을, 서로 독립하는 복수의 단계에 의해 구성하는 것으로, 복수의 판독 동작을 병렬하여 실행하는 파이프라인 처리가 가능해진다. 파이프라인 처리에 의해, 데이터 신호(DQ)의 출력 사이클인 외부 판독 사이클을 짧게 할 수 있어, 데이터의 전송 레이트를 향상할 수 있다.
워드선(WL)은 데이터가 판독될 때까지 활성화를 계속할 필요가 있다. 이 때문에, 워드선(WL)의 활성화 단계의 기간은 데이터의 판독 단계의 기간(BL, SL, SA)을 포함하고 있다. 바꾸어 말하면, 현재의 판독 동작에 있어서, 워드선(WL)이 활성화되어, 데이터의 판독 단계가 실행되는 때에, 다음 판독 동작을 위해 별도의 워드선(WL)이 활성화된다. 이 때문에, 워드선(WL)의 활성화 단계의 일부는 판독 동작이 연속하는 경우, 서로 중복한다. 종래의 파이프라인 기능을 갖는 불휘발성 반도체 메모리는 연속하는 임의의 어드레스 신호(AD)에 따라 판독 동작을 실행하는 랜덤 액세스에서는, 도 4에 도시하는 파이프라인 동작을 실행할 수 없었다. 그러나, 본 발명에서는 메모리 셀(MC)의 드레인 및 소스에 접속되는 비트선(BL) 및 소스선(SL)의 조합을 전부 상이하게 하고 있으므로, 랜덤 액세스에 표면 파이프라인 동작을 실행할 수 있다.
도 5는 판독 동작이 연속하여 실행될 때의 메모리 셀(MC)의 상태를 나타내고 있다. 데이터를 판독하는 메모리 셀(MC)은 게이트(G)에서 승압 전압(예컨대, 5V)을 받고, 드레인(D)에서 드레인 전압(예컨대, 1V)을 받으며, 소스(S)에서 접지 전압(0V)을 받는다. 그리고, 드레인·소스 사이를 흐르는 메모리 셀 전류에 따라, 메모리 셀(MC)에 유지되어 있는 논리가 판정된다. 여기서, 게이트 전압은 스테이트 머신(12)의 제어를 받아 워드 디코더(18)에 의해 설정된다. 드레인 전압은 스테이트 머신(12)의 제어를 받아 칼럼 디코더(22)에 의해 설정된다. 소스 전압은 스테이트 머신(12)의 제어를 받아 소스 디코더(20)에 의해 설정된다.
플래쉬 메모리는 파이프라인 판독을 실행하기 위해, 어떤 메모리 셀(MC)이 판독 중인 때, 즉, 어떤 워드선(WL)이 승압 전압으로 설정되어 있는 기간에, 다음으로 판독하는 메모리 셀(MC)에 접속된 워드선(WL)을 승압 전압으로 설정한다. 이 때, 다음으로 판독하는 메모리 셀(MC)의 메모리 셀 전류가 판독 중인 메모리 셀(MC)에 접속된 비트선(BL) 또는 소스선(SL)에 흐르면, 판독 중인 메모리 셀(MC)의 데이터를 정확하게 판정할 수 없다. 데이터의 오판독을 방지하기 위해, 다음으로 판독하는 메모리 셀(MC)[워드선(WL)이 승압 전압으로 설정되는 메모리 셀(MC)]은 메모리 셀 전류가 흐르지 않도록 상태 A, B, C 중 어느 하나로 설정해 놓아야 한다. 즉, 다음으로 판독하는 메모리 셀(MC)은 드레인(D) 및 소스(S)의 적어도 어 느 하나를 플로팅 상태(오픈)에 설정하거나, 혹은 드레인(D)/소스(S)간 전압을 0V로 설정해야 한다. 구체적으로는 상태 A에서는 드레인(D)은 오픈 또는 0V(소스 전압)로 설정된다. 상태 B에서는 소스(S)는 오픈 또는 1V(드레인 전압)로 설정된다.
도 6은 판독 동작이 연속하여 실행되는 경우의 메모리 셀(MC)의 상태를 도시하고 있다. 이 예에서는 ○으로 도시한 메모리 셀(MC)에 대한 판독 동작이 실행되고 있다. 이 때문에, 굵은 선으로 도시한 워드선(WL3), 비트선(BL3), 소스선(SL2)은 승압 전압, 드레인 전압, 접지 전압으로 각각 설정되어 있다. 각 메모리 셀(MC)의 옆에 도시한 기호 A, B, C는 워드선(WL)에 승압 전압이 공급되었을 때의 상태 A, B, C(도 5)를 각각 나타내고 있다.
다음으로 판독되는 메모리 셀(MC)에 대응하는 워드선(WL)이 활성화될 때, 모든 메모리 셀(MC)은 상태 A, B, C 중 어느 하나가 된다. 구체적으로는 다음으로 판독되는 메모리 셀(MC)이 소스선(SL2)에 접속되어 있는 다른 메모리 셀(MC)의 경우, 이들 메모리 셀(MC)은 상태 A가 된다. 다음으로 판독되는 메모리 셀(MC)이 비트선(BL3)에 접속되어 있는 다른 경우, 이들 메모리 셀(MC)은 상태 B가 된다. 다음으로 판독되는 메모리 셀(MC)이, 상기 이외의 메모리 셀(MC)의 경우, 이들 메모리 셀(MC)은 상태 C가 된다. 따라서, 파이프라인 기능을 갖는 플래쉬 메모리에 있어서, 랜덤 액세스(판독 동작)를 실행할 수 있다.
도 7은 발명자가 본 발명 전에 검토한 메모리 셀 어레이의 레이아웃 예를 도시하고 있다. 이 예는 종래의 메모리 셀 어레이에 대해, 비트선(BL)은 금속 배선층(M1, M2)을 사용하여 지그재그형으로 배선되고, 소스선(SL)은 금속 배선층(M3, M4)을 사용하여 배선되어 있다. 소스선(SL)을 메모리 셀(MC)의 소스 확산층에 접속하는 컨택트부(CNT)는 메모리 셀(MC)마다 형성되어 있다. 비트선(BL)을 지그재그형으로 배선하는 경우, 비트선(BL)을 소스 영역 상에서 교차시킬 필요가 있다. 이 때문에, 비트선(BL)과 소스 영역의 컨택트부(CNT)가 쇼트한다. 쇼트를 피하기 위해, 비트선(BL)과 컨택트부(CNT)의 거리를 분리하는 경우, 메모리 셀 어레이의 사이즈가 증가해 버린다. 도 3에 도시한 바와 같이, 소스 영역의 컨택트부(CNT)를, 인접하는 셀 그룹쌍(CGP)의 사이에 공통으로 배치함으로써, 메모리 셀 어레이의 사이즈를 증가시키지 않고, 비트선(BL)과 소스 영역의 컨택트부(CNT)가 쇼트하는 것을 방지할 수 있다.
이상, 본 실시형태에서는 메모리 셀 어레이(26)의 배선 레이아웃에 새로운 방법을 적용하는 것으로, 메모리 셀(MC)의 드레인 및 소스에 접속되는 비트선(BL)및 소스선(SL)의 조합을 전부 상이하게 할 수 있다. 소스 디코더(20)는 스테이트 머신(12)의 제어에 의해, 액세스하는 메모리 셀(MC)에 접속된 소스선(SL)을 접지 전압으로 설정하고, 다른 소스선(SL)을 플로팅 상태로 설정한다. 칼럼 디코더(22)는 스테이트 머신(12)의 제어에 의해, 액세스하는 메모리 셀(MC)에 접속된 비트선(BL)을 드레인 전압으로 설정하고, 다른 비트선(BL)을 플로팅 상태로 설정한다. 이 때문에, 복수의 판독 동작을 병렬로 실행하는 파이프라인 기능을 갖는 플래쉬 메모리에 있어서, 랜덤 액세스(랜덤 판독)를 실행할 수 있다.
각 셀 그룹쌍(CGP)마다, 한 쌍의 비트선(BL)은 서로 교차하면서 지그재그형으로 배선된다. 소스선(SL)의 컨택트부(CNT)는 복수의 메모리 셀(MC)에서 공유하므 로 인접하는 셀 그룹쌍(CGP)의 사이에 형성된다. 컨택트부(CNT)를 공유함으로써, 메모리 셀 어레이(26)의 사이즈를 증가시키지 않고, 파이프라인 기능을 가지며, 랜덤 액세스를 실행할 수 있는 플래쉬 메모리를 구성할 수 있다. 소스선(SL)을 금속 배선층(M3, M4)을 이용하여 드레인 영역 상 및 소스 영역 상에 배선함으로써, 종래보다 개수가 많은 소스선을 메모리 셀 어레이의 사이즈를 크게 하지 않고 배선할 수 있다.
또한, 전술한 실시형태에서는 한 쌍의 비트선(BL)을 서로 교차시켜, 지그재그형으로 배선하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 비트선(BL)은 서로 교차시키지 않고 배선하고, 2 선의 소스선으로 이루어지는 소스선쌍마다, 소스선을 서로 교차시켜, 지그재그형으로 배선하여도 동일한 효과를 얻을 수 있다.
전술한 실시형태에서는 각 메모리 셀(MC)을 플로팅 게이트를 갖는 메모리 셀 트랜지스터로 구성하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 각 메모리 셀(MC)을 트랩 게이트를 갖는 메모리 셀 트랜지스터로 구성하여도 동일한 효과를 얻을 수 있다.
이상, 본 발명에 대해 상세하게 설명해 왔지만, 상기의 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명에서는 파이프라인 기능을 갖는 불휘발성 반도체 메모리에 있어서, 칩 사이즈를 증가시키지 않고, 랜덤 액세스를 실행할 수 있다.

Claims (10)

  1. 매트릭스형으로 배치되는 복수의 불휘발성 메모리 셀과,
    상기 불휘발성 메모리 셀의 게이트에 접속되는 복수의 워드선과,
    상기 불휘발성 메모리 셀의 드레인에 접속되는 복수의 비트선과,
    상기 불휘발성 메모리 셀의 소스에 접속되는 복수의 소스선과,
    어드레스 신호에 따라 상기 워드선을 활성화하는 동시에, 상이한 워드선이 순차 액세스되는 때에, 액세스 동작을 병렬로 실행하기 위해 워드선의 활성화 기간의 일부를 서로 중복시키는 워드 디코더를 구비하고,
    상기 불휘발성 메모리 셀의 드레인 및 소스에 접속되는 비트선 및 소스선의 조합은 전부 상이한 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 불휘발성 메모리 셀을 직렬로 접속하여 구성되며, 상기 워드선의 배선 방향으로 배열되는 복수의 셀 그룹을 구비하고,
    서로 인접하는 한 쌍의 상기 셀 그룹인 셀 그룹쌍마다, 한 쌍의 비트선이 서로 교차하면서 지그재그형으로 배선되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 각 셀 그룹은 소스가 서로 접속된 복수의 불휘발성 메모리 셀쌍으로 구성되며,
    상기 각 셀 그룹쌍에 있어서, 서로 대향하는 상기 불휘발성 메모리 셀쌍은 상이한 소스선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 워드선의 사이에 상기 소스가 형성되는 소스 영역과 상기 드레인이 형성되는 드레인 영역이 교대로 형성되며,
    상기 각 셀 그룹쌍에 있어서, 서로 대향하는 상기 불휘발성 메모리 셀쌍의 소스에 접속되는 한 쌍의 상기 소스선은 상기 소스 영역 상 및 상기 드레인 영역 상에 각각 배선되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 드레인 영역 상의 소스선은 상기 소스 영역을 향해 돌출하는 돌출부를 구비하며,
    상기 드레인 영역 상의 소스선은 상기 소스 영역 상의 소스선보다 하층의 배선층을 사용하여 배선되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 각 셀 그룹은 소스가 서로 접속된 복수의 불휘발성 메모리 셀쌍으로 구성되며,
    서로 인접하는 상기 셀 그룹쌍에 있어서, 서로 대향하는 상기 각 불휘발성 메모리 셀쌍의 소스는 공통의 확산층에 의해 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 셀 그룹쌍의 사이에 형성되어, 배선층을 이용하여 형성되는 상기 소스선을 상기 확산층에 접속하기 위한 컨택트부를 구비하며,
    상기 각 소스선은 상기 컨택트부를 통해 상기 확산층에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제7항에 있어서, 상기 각 셀 그룹쌍에 있어서, 서로 대향하는 상기 불휘발성 메모리 셀쌍은 상이한 소스선에 접속되며,
    워드선의 배선 방향을 따라 형성되는 상기 컨택트부는 하나 걸러서 한 쪽 및 다른 쪽의 소스선에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제1항에 있어서, 상기 메모리 셀의 액세스 시에, 액세스하는 불휘발성 메모리 셀에 접속된 소스선을 접지 전압으로 설정하고, 다른 소스선을 플로팅 상태로 설정하는 소스 디코더를 구비하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제1항에 있어서, 상기 메모리 셀의 액세스 시에, 액세스하는 불휘발성 메모리 셀에 접속된 비트선을 드레인 전압으로 설정하고, 다른 비트선을 플로팅 상태로 설정하는 칼럼 디코더를 구비하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
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