CN112309468B

CN112309468B - 用于快速读取的存储器装置及其控制方法

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Publication number: CN112309468B
Application number: CN201910692900.XA
Authority: CN
Inventors: 何文乔
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2019-07-30
Filing date: 2019-07-30
Publication date: 2024-07-30
Anticipated expiration: 2039-07-30
Also published as: CN112309468A

Abstract

一种用于快速读取的存储器装置及其控制方法，该存储器装置包括一存储器阵列、一字线控制器以及一源极线控制器。该存储器阵列由多个存储单元排列而成，其中同一行中的多个存储单元的源极彼此相耦接，相邻两行的多个存储单元的源极分别连接至一第一源极线及一第二源极线，以及一标的存储单元的源极连接至该第一源极线。当该标的存储单元需要被读取时，该字线控制器提供一第一电压予对应于该标的存储单元的该字线以及对应于该标的存储单元的下一行的该字线，该源极线控制器提供一第二电压予该第一源极线，并且提供一第三电压予该第二源极线；其中该第二电压为0V，该第三电压大于该第二电压。

Description

用于快速读取的存储器装置及其控制方法

技术领域

本发明有关于一种存储器装置，特别是有关于一种用于快速读取的存储器装置及其控制方法。

背景技术

反或快闪存储器(NOR flash memory)的每一存储单元(memory cell)均与一字线(word line)及一位线(bit line)相连接，其随机读取速度较反及快闪存储器(NAND flashmemory)快。反或快闪存储器主要应用在编程码的储存，具有容量较小、写入速度慢的特性。

如图1所示，举例来说，当存储单元100被读取时，与存储单元100的栅极相连接的一字线(WL(n))被提供了5V的电压，与存储单元100的漏极相连接的一位线(BL)被提供了1V的电压，并且与存储单元100的源极相连接的一源极线(SL,source line)被提供了0V的电压(接地)。在上述状态下，存储单元100为导通状态，并且由于存储单元100的漏极电压大于其源极电压，因此会有一电流(I-cell)自存储单元100的漏极流至存储单元100的源极。该存储器比较该电流(I-cell)与一参考电流的大小，用以判断存储单元100内所储存的数据为逻辑高准位或逻辑低准位。

在SPI-NOR flash的多种读取指令中，具有一特别的读取指令，称作一快速读取(fast read)指令。当SPI-NOR flash接收到该快速读取指令时，该存储器会从对应于该快速读取指令的一位址的一特定存储单元开始连续读取，并且在读完对应于该特定存储单元所在的该行(row)后，会直接依序读取对应于该特定存储单元的下一行的其他存储单元，直到读完所有该存储器中所有存储单元的数据。

图2为一存储器的一存储器阵列执行读取时的示意图。如图2所示，举例来说，存储器阵列200是由n行乘以m列的多个存储单元排列而成，其中存储单元202位在存储器阵列200第1行第m列的位置，当存储单元202被读取时，存储单元202所对应的第1行的一字线(WL[0])上的电压为5V，存储单元202所对应的第m列的一位线(BL[m-1])上的电压为1V，并且存储单元202所对应的一源极线(SL)上的电压为0V，此时存储单元202可顺利被读取。在完成存储单元202的读取后，该存储器接着读取位在第2行第1列的存储单元204。

该存储器的读取目标从存储单元202转换为存储单元204的过程中，由于存储单元202与存储单元204分属不同行，因此一字线控制器必须停止输出电压5V给对应于存储单元202的字线(WL[0])，并且开始输出电压5V给对应于存储单元204的字线(WL[1])。由于在半导体的制造工艺中，字线多由多晶硅所制成，其电传导速度不如由金属所制成的位线快，因此字线间的切换速度往往成为该存储器读取速度的限制瓶颈。但若该字线控制器同时提供5V给字线(WL[0])及字线(WL[0])，如图1所示，又会造成同时有两股电流从存储单元202及存储单元204的漏极流至源极，使得该存储器所侦测的该电流不准确，造成该存储器对存储单元202或存储单元204的逻辑误判。

发明内容

依据本发明一实施例的存储器装置，包括一存储器阵列、一字线控制器，以及一源极线控制器。该存储器阵列由多个行(row)及多个列(column)的多个存储单元(memorycell)排列而成，其中同一行中的多个存储单元的栅极彼此相耦接并共同连接至一字线(word line)，同一列中的多个存储单元的漏极彼此相耦接并共同连接至一位线(bitline)，同一行中的多个存储单元的源极彼此相耦接，以及相邻两行的多个存储单元的源极分别连接至一第一源极线(first source line)及一第二源极线(second source line)。当源极连接至该第一源极线的一标的存储单元需要被读取时，该字线控制器提供一第一电压予对应于该标的存储单元的该字线以及对应于该标的存储单元的下一行的该字线，并且使得对应于该标的存储单元的该字线维持在该第一电压的期间与对应于该标的存储单元的下一列的该字线维持在该第一电压的期间有重叠。当该标的存储单元需要被读取时，该源极线控制器提供一第二电压予该第一源极线，并且提供一第三电压予该第二源极线；其中该第二电压为0V，该第三电压大于该第二电压。

依据本发明一实施例的记忆装置的控制方法，该存储器装置包括一存储器阵列、一字线控制器、一源极线控制器，以及一字线控制器；其中该存储器阵列是由多个列及多个行的多个存储单元排列而成，并且同一行中的多个存储单元的栅极彼此相耦接并共同连接至一字线，同一列中的多个存储单元的漏极彼此相耦接并共同连接至一位线，同一行中的多个存储单元的源极彼此相耦接，以及相邻两行的多个存储单元的源极分别连接至一第一源极线及一第二源极线，该控制方法包括一字线控制器及一源极线控制器。当源极连接至该第一源极线的一标的存储单元需要被读取时，该字线控制器提供一第一电压予对应于该标的存储单元的该字线以及对应于该标的存储单元的下一行的该字线，并且使得对应于该标的存储单元的该字线维持在该第一电压的期间与对应于该标的存储单元的下一列的该字线维持在该第一电压的期间有重叠。当该标的存储单元需要被读取时，该源极线控制器提供一第二电压予该第一源极线，并且提供一第三电压予该第二源极线；其中该第二电压为0V，该第三电压大于该第二电压。

关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。

附图说明

图1为一存储器的一存储单元被读取时的一电流流向示意图；

图2为一存储器的一存储器阵列执行读取时的示意图；

图3为本发明实施例的存储器装置的示意图；

图4为本发明实施例的存储器阵列的示意图；

图5(a)为本发明实施例的一字线控制器及一源极线控制器所控制电压时序的示意图一；

图5(b)为本发明实施例的一字线控制器及一源极线控制器所控制电压时序的示意图二；

图6(a)为本发明其他实施例的源极线控制器与存储器阵列的配置图一；

图6(b)为本发明其他实施例的源极线控制器与存储器阵列的配置图二；

图7为本发明实施例的存储器装置控制方法的流程图。

符号说明

100～存储单元

200～存储器阵列

202～存储单元

204～存储单元

300～存储器装置

302～存储器阵列

304～字线控制器

306～源极线控制器

308～位线控制器

WL[0]、WL[1]、…、WL[n-2]、WL[n-1]～字线

BL[0]、BL[1]、…、BL[m-2]、BL[m-1]～位线

SLo～第一源极线

SLe～第二源极线

a、b、c、d～存储单元

A、B～期间

C～延迟时间

SL[0]、SL[1]、…、SL[n-2]、SL[n-1]～源极线

SLDRV-o、SLDRV-e～源极线控制器

SLDRV0、SLDRV1、…、SLDRVn-2、SLDRVn-1～源极线控制器

具体实施方式

如图3所示，本发明实施例的一存储器装置300包括一存储器阵列302、一字线控制器304、一源极线控制器306，以及一位线控制器308。存储器装置300可为一反或快闪存储器(NOR flash memory)。如图4所示，存储器阵列302由n行(row)及m列(column)的多个存储单元(memory cell)(例如存储单元a、b、c、d)排列而成，n、m为正整数。其中同一行中的多个存储单元的栅极彼此相耦接并共同连接至一字线(word line)，例如位于第一行的所有存储单元(包括存储单元a)的栅极彼此相耦接并共同连接至一字线WL[0]，位于第二行的所有存储单元(包括存储单元b)的栅极彼此相耦接并共同连接至一字线WL[1]。

同一列中的多个存储单元的漏极彼此相耦接并共同连接至一位线(bit line)，例如第一列所有存储单元(包括存储单元d)的漏极彼此相耦接并共同连接至一位线BL[0]，第m列所有存储单元(包括存储单元a、b、c)的漏极彼此相耦接并共同连接至一位线BL[m-1]。同一行中的多个存储单元的源极彼此相耦接，相邻两行的多个存储单元的源极分别连接至一第一源极线(first source line)及一第二源极线(second source line)，例如存储单元a所在的第一行与存储单元b所在的第二行彼此相邻，并且第一行的所有存储单元(包括存储单元a)的源极彼此相耦接并连接至一第一源极线SLo，第二行的所有存储单元(包括存储单元b)的源极彼此相耦接并连接至一第二源极线SLe。

同时参考图3及图4，例如当存储单元a为待读取的一标的存储单元时，字线控制器304提供一第一电压(在图4中为5V)予对应于存储单元a的字线WL[0]以及对应于存储单元a的下一行的字线WL[1]，并且使得对应于存储单元a的字线WL[0]维持在该第一电压的期间与对应于存储单元a的下一行的字线WL[1]维持在该第一电压的期间有重叠。当存储单元a需要被读取时，源极线控制器306提供一第二电压予(在图4中为0V)该第一源极线SLo，并且提供一第三电压(在图4中为1V)予该第二源极线SLe。该第二电压为0V，该第三电压大于该第二电压。当存储单元a需要被读取时，位线控制器308提供该第三电压(1V)予对应于存储单元a的位线BL[m-1]。

图5(a)及图5(b)为本发明实施例的字线控制器304及源极线控制器306所控制电压时序的示意图。图5(a)及图5(b)仅以图4中的第一行字线WL[0]及第二行字线WL[1]作为例示。同时参考图4及图5(a)，举例来说，当图4中位于第1行的存储单元a在期间A被读取时，字线控制器304同时提供5V予对应于存储单元a的字线WL[0]及其下一行字线WL[1]，因此字线WL[0]及字线WL[1]上的电压由在期间A的起始时，由0V上升至5V。位线控制器308亦提供1V予对应于存储单元a的位线BL[m-1]。存储单元a的源极所连接的源极线为第一源极线SLo。当存储单元a在期间A被读取时，源极线控制器306提供0V予该第一源极线SLo，并且提供1V予该第二源极线SLe，使得仅有存储单元a可被读取，存储单元b由于其源极电压(第二源极线SLe＝1V)与漏极电压(位线BL[m-1]＝1V)相等而无法被读取。存储单元d的源极所连接的源极线为第二源极线SLe。当存储单元d在期间B被读取时，字线控制器304仍提供5V予对应于存储单元a的字线WL[0]及对应于存储单元d的字线WL[1]，位线控制器308提供1V予对应于存储单元d的位线BL[0]，但源极线控制器306提供0V予该第二源极线SLe，并且提供1V予该第一源极线SLo，使得仅有存储单元d可被读取，存储单元a由于其漏极电压为0V(位线BL[m-1]＝0V)而无法被读取。

同时参考图4及图5(b)，举例来说，当图4中位于第1行的存储单元a在期间A被读取时，字线控制器304首先提供5V予对应于存储单元a的字线WL[0]，并在一延迟时间C之后，再提供5V予对应于存储单元a的下一行字线WL[1]。位线控制器308亦提供1V予对应于存储单元a的位线BL[m-1]。当存储单元a在期间A被读取时，源极线控制器306提供0V予该第一源极线SLo，并且提供1V予该第二源极线SLe，使得仅有存储单元a可被读取，存储单元b由于其源极电压(第二源极线SLe＝1V)与漏极电压(位线BL[m-1]＝1V)相等而无法被读取。当存储单元d在期间B被读取时，字线控制器304停止提供5V予对应于存储单元a的字线WL[0]，但仍提供对应于存储单元d的字线WL[1]，位线控制器308提供1V予对应于存储单元d的位线BL[0]，源极线控制器306提供0V予该第二源极线SLe，并且提供1V予该第一源极线SLo，因此仅有存储单元d可被读取。

详细来说，如图4所示，存储单元a、b、c分别位于存储器阵列302第一行最后一列、第二行最后一列，以及第三行最后一列，并且存储单元d位于存储器阵列302第二行第一列。当存储器装置300接收到一读取指令(特别为一快速读取指令)时，存储器装置300会从存储器阵列302的第一行第一列的存储单元开始依序读取，并在完成读取第一行最后一列的存储单元a之后，继续读取第二行第一列的存储单元d，直到完成存储器阵列302内所有存储单元的读取。当存储单元a被读取时，存储单元a所连接的字线WL[0]的电压为5V，其所连接的位线BL[m-1]电压为1V，并且其所连接的第一源极线SLo电压为0V，则存储单元a为开启状态，并且存储单元a内具有一电流从存储单元a的漏极流至该存储单元的源极。存储器装置300内的一侦测电路依据该电流的大小用以判断存储单元a内所储存的数据为逻辑高准位或逻辑低准位。

当存储单元a被读取的同时，存储单元b所连接的字线WL[1]的电压为5V，其所连接的位线BL[m-1]电压为1V，但其所连接的第二源极线SLe电压为1V，则存储单元b的漏极与源极具有相等的电压(皆为1V)，使得存储单元b内不具有一电流从存储单元b的漏极流至存储单元b的源极。当存储单元a被读取的同时，存储单元c所连接的字线WL[2]的电压为0V，因此存储单元c为关闭状态。当存储单元a被读取的同时，存储单元d所连接的字线WL[1]的电压为5V，其所连接的位线BL[m-1]电压为0V，且其位线并非属于被选取为读取的位线，因此存储单元d不会影响存储单元a被读取的状态。换句话说，当存储单元a被读取时，虽然字线控制器304提供5V予对应于存储单元a的字线WL[0]及其下一行字线WL[1]，但配合源极线控制器306有条件地分别控制第一源极线SLo及第二源极线SLe的电压，仍然只有待读取的存储单元a为导通状态，不影响存储器装置300的读取动作，但却可以大幅节省存储器装置300于换行时切换字线所花费的时间，提升整体存储器装置300的读取效率。

如图4所示，第一源极线SLo连接至存储器阵列302内奇数行的该多个存储单元的源极，以及第二源极线SLe连接至偶数行的该多个存储单元的源极。亦即，第一源极线SLo连接至第一、三、五…等行(对应字线WL[0]、WL[2]、WL[4]…)的所有存储单元的源极，第二源极线SLe连接至第二、四、六…等行(对应字线WL[1]、WL[3]、WL[5]…)的所有存储单元的源极。

图6(a)及图6(b)为本发明其他实施例的源极线控制器306与存储器阵列302的配置图。在本发明的其他实施例中，如图6(a)所示，存储器阵列302中的奇数行的存储单元的源极线连接至一源极线控制器，并且偶数行的存储单元的源极线连接至另一源极线控制器，例如，源极线SL[0]、SL[2]连接至源极线控制器SLDRV-o，源极线SL[1]、SL[3]连接至源极线控制器SLDRV-e。如图6(b)所示，存储器阵列302中每一行存储单元的源极线分别连接至不同的源极线控制器，例如，源极线SL[0]连接至源极线控制器SLDRV0、源极线SL[1]连接至源极线控制器SLDRV1，以及源极线SL[2]连接至源极线控制器SLDRV2。

图7为本发明实施例的存储器装置控制方法的流程图。如图7所示，一存储器装置300欲读取其存储器阵列302内的一标的存储单元(S700)。一字线控制器304提供一第一电压予对应于该标的存储单元的一字线以及对应该标的存储单元的下一行的另一字线，并且使得对应于该标的存储单元的该字线维持在该第一电压的期间与对应于该标的存储单元的下一行的该字线维持在该第一电压的期间有重叠(S702)。一源极线控制器306提供一第二电压予一第一源极线，并且提供一第三电压予一第二源极线；其中该第二电压为0V，该第三电压大于该第二电压(S704)。一位线控制器308提供该第三电压予对应于该标的存储单元的一位线(S706)。最后，存储器装置300开始读取其存储器阵列302内的该标的存储单元(S708)。

虽然本发明的实施例如上述所描述，应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求及其相等物来定义。

Claims

1.一种存储器装置，其特征在于，包括：

一存储器阵列，由多个行及多个列的多个存储单元排列而成，其中同一行中的多个存储单元的栅极各自连接至同一字线以彼此相耦接，同一列中的多个存储单元的漏极各自连接至同一位线以彼此相耦接，同一行中的多个存储单元的源极彼此相耦接，以及同一列中的相邻两行的多个存储单元的源极分别连接至不同源极线。

2.如权利要求1所述的存储器装置，其特征在于，所述不同源极线包括一第一源极线及一第二源极线；所述第一源极线连接至所述存储器阵列内奇数行的所述多个存储单元的源极；以及所述第二源极线连接至偶数行的所述多个存储单元的源极。

3.如权利要求2所述的存储器装置，其特征在于，还包括一字线控制器，当源极连接至所述第一源极线的一标的存储单元需要被读取时，提供一第一电压予对应于所述标的存储单元的所述字线以及对应于所述标的存储单元的下一行的所述字线，并且使得对应于所述标的存储单元的所述字线维持在所述第一电压的期间与对应于所述标的存储单元的下一列的所述字线维持在所述第一电压的期间有重叠。

4.如权利要求3所述的存储器装置，更包括一位线控制器，当所述标的存储单元需要被读取时，提供一第三电压予对应于所述标的存储单元的所述位线。

5.如权利要求3所述的存储器装置，其特征在于，还包括一源极线控制器，当所述标的存储单元需要被读取时，提供一第二电压予所述第一源极线，并且提供一第三电压予所述第二源极线；所述第三电压不等于所述第二电压。

6.如权利要求5所述的存储器装置，其特征在于，所述第二电压为0V。

7.一种存储器装置的控制方法，其特征在于，包括：所述存储器装置包括一存储器阵列、一字线控制器、一源极线控制器，以及一字线控制器；其中所述存储器阵列是由多个列及多个行的多个存储单元排列而成，并且同一行中的多个存储单元的栅极各自连接至同一字线以彼此相耦接，同一列中的多个存储单元的漏极各自连接至同一位线以彼此相耦接，同一行中的多个存储单元的源极彼此相耦接，以及同一列中的相邻两行的多个存储单元的源极分别连接至一第一源极线及一第二源极线，所述控制方法包括：

当源极连接至所述第一源极线的一标的存储单元被读取时，所述字线控制器提供一第一电压予对应于所述标的存储单元的所述字线以及对应于所述标的存储单元的下一行的所述字线，并且使得对应于所述标的存储单元的所述字线维持在所述第一电压的期间与对应于所述标的存储单元的下一列的所述字线维持在所述第一电压的期间有重叠；

当所述标的存储单元被读取时，所述源极线控制器提供一第二电压予所述第一源极线，并且提供一第三电压予所述第二源极线；其中所述第三电压大于所述第二电压。

8.如权利要求7所述的存储器装置的控制方法，其特征在于，所述第二电压为0V。

9.如权利要求7所述的存储器装置的控制方法，其特征在于，还包括所述位线控制器提供所述第三电压予对应于所述标的存储单元的所述位线。

10.如权利要求7所述的存储器装置的控制方法，其特征在于，所述第一源极线连接至所述存储器阵列内奇数行的所述多个存储单元的源极；以及所述第二源极线连接至偶数行的所述多个存储单元的源极。

11.如权利要求7所述的存储器装置的控制方法，其特征在于，当所述标的存储单元所连接的所述字线的电压等于所述第一电压、所连接的所述位线的电压等于所述第三电压，以及所连接的所述第一源极线的电压为所述第三电压，则所述标的存储单元的漏极与源极具有相等的电压，使得所述标的存储单元内不具有一电流从所述标的存储单元的漏极流至所述标的存储单元的源极。

12.一种存储器装置的控制方法，其特征在于，包括：所述存储器装置包括一存储器阵列；所述存储器阵列是由多个列及多个行的多个存储单元排列而成，并且同一行中的多个存储单元的栅极各自连接至同一字线以彼此相耦接，同一列中的多个存储单元的漏极各自连接至同一位线以彼此相耦接，同一行中的多个存储单元的源极彼此相耦接，以及同一列中的相邻两行的多个存储单元的源极分别连接至不同源极线；一第一存储单元位于所述多个行中的一行及所述多个列中的最后一列；一第二存储单元位于所述第一存储单元所在所述行的下一行及所述多个列中的最后一列；一第三存储单元位于所述第二存储单元所在所述行的下一行及所述多个列中的最后一列；一第四存储单元位于所述第一存储单元所在所述行的下一行及所述多个列中的第一列；当读取所述第一存储单元时，所述控制方法包括：

提供一第一电压予所述第一存储单元所连接的所述字线，提供一第二电压予所述第一存储单元所连接的所述源极线，并且提供一第三电压予所述第一存储单元所连接的所述位线；其中所述第三电压大于所述第二电压；

提供所述第一电压予所述第四存储单元所连接的所述字线，同时提供一第四电压予所述第二存储单元所连接的所述源极线，并且提供所述第二电压予所述第三存储单元所连接的所述源极线；其中，所述第四电压相等于所述第三电压；

停止提供所述第一电压予所述第一存储单元所连接的所述字线。

13.如权利要求12所述的存储器装置的控制方法，其特征在于，当读取所述第四存储单元时，所述控制方法还包括：

提供所述第二电压予所述第四存储单元所连接的所述源极线，并且提供所述第三电压予所述第四存储单元所连接的所述位线；

停止提供所述第三电压予所述第二存储单元所连接的所述位线。