KR100490034B1 - 불휘발성반도체기억장치 - Google Patents

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KR100490034B1
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유우스케 죠우노
순이치 사에키
나오키 미야모토
가츠다카 기무라
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히타치 데바이스 엔지니어링 가부시키가이샤
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

레이아우트가 용이하고 고속 안정동작이 가능한 플래시메모리의 센스게를 실현한다.
센스엠프를 스위치에서 복수의 비트선으로 전환하여 사용한다. 센스앰프와 래치를 별개로 설치한다. 비트선을 센스엠프와의 사이에 삽입한 MOS의 게이트에서 문턱전압분만큼 낮게 예비충전 하는 센스 동작수단을 설치한다.
레이아우트 피치가 메모리셀의 레이아우트 피치 복수개분으로 되어 레이아우트가 용이하게 된다. 주로 아날로그 동작을 행하는 센스엠프와 주로 디지탈 동작을 행하는 래치를 독립으로 설계할 수 있다. 기생용량이 큰 비트선을 방전할 필요는 없게 되고, 고속안정동작이 가능하게 된다.

Description

불휘발성 반도체 기억장치
본 발명은 플래시(flash) 메모리 센스계의 레이아우트(layout) 용이화, 고속화에 관한 것이다.
제 30 도에 종래예를 나타낸다. 이것은 1994 심포지움 온 브이엘에스아이 서키트즈, 다이제스트 오브 테크니컬 페이퍼즈 제 61 페이지 ∼ 제 62 페이지(1994 SYMPOSIUM ON VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS)에 기재되어 있다. 본 종래예에 있어서, 메모리셀(MC)이 접속한 비트선(BL) 1개에 대해서 센스앰프와 기록용 래치(latch)회로를 겸한 센스래치(SL)가 배치된다. 비트선(BL)과 센스앰프의 IO단자로는 TR로 제어되는 MOS(M2)에 접속되고, 또한 센스래치의 IO단자가 게이트로 입력하는 M3와 직렬로 접속되어 PG로 제어되는 M1에 의해, 센스래치의 상태에 따라서 비트선을 충전하는가 아닌가를 비트선마다 제어할 수 있다. 이것에 의해, 상기 문헌에 기재된 바와같이 비트마다 검증(verify)이 가능하고, 기록 후 메모리셀의 문턱(threshold) 전압분포를 작게 할 수 있다. 또한, MD는 DDC에 의해 제어되어 비트선의 방전을 행하는 MOS이고, SET로 제어되는 MOS는 SL을 최초에 IO단자가 고레벨이 되도록 세트(set)하기 위한 MOS이다. VSA는 센스래치등의 전원, VWEL은 메모리셀의 웰(well) 전원이다. 이와같이 종래예에서는, 비트선(BL)마다 M1 ∼ M3, SL이 배치되어 있었다. 또한, 센싱동작에 있어서는 비트선(BL)을 미리 충전하고(precharge), 이것을 메모리셀(MC)에서 방전하며(discharge), 메모리셀의 정보차에 의한 비트선(BL)의 방전 후의 전압차를 센스래치(SL)로 증폭하여 판독하고 있었다.
또한, 다른 공지예로서, 일본공개특허 평5-159586호 공보가 있다. 이것에는 워드선과, 복수의 비트선과, 복수의 메모리셀과, 각 비트선에 설치된 래치회로와, 복수의 비트선에 공통으로 설치된 센스앰프가 개시되어 있다.
그러나, 메모리셀의 미세화가 진행됨과 동시에 메모리셀과 주변회로의 레이아우트 피치(pitch)와의 정합성이 어렵게 된다. 특히 메모리셀은 미세화 기술이 진보하고 있으며, 회로적으로 복잡한 주변회로는 메모리셀의 미세화를 따라가는 것은 어렵다.
제 30 도의 종래예에서는, 상기 문제점에 대해서 전혀 고려되지 않았기 때문에, 특히 메모리셀을 직접 구동하거나 메모리셀에서 신호를 판독하기 위한 주변회로의 레이아우트가 어렵다.
또한, 일본공개특허 평5-159586호 공보에서는 공통 센스앰프를 개시하고 있지만, 레이아우트에 관한 문제점은 개시되어 있지 않고, 더우기 래치회로의 출력과 비트선 사이에 스위치가 설치되어 있지 않기 때문에, 래치내용이 비트선으로 출력되지 않도록 하기 위해서는 래치를 리세트 할 수 밖에 없고, 당연히 래치 리세트를 행하기 위해 그 제어방법도 복잡하다.
더우기, 칩 면적을 작게하기 위해서는 센스앰프를 적게 하는 것이 고려되지만, 센스앰프를 적게하면, 하나의 센스앰프에 접속되는 메모리셀의 수는 증대한다. 이것은, 센스앰프에서 본 비트선 기생용량(parasitic capacitance)의 증대를 의미하고, 센싱시 중대한 장애가 된다.
만일. 종래와 같이 예비충전 회로에서 비트선을 예비충전하고, 메모리셀에서 방전한다면, 기생용량의 증가는 센싱시간의 증대를 의미한다. 즉, 센싱이 충분히 행해지는 레벨로 비트선이 방전되는 시간이 증대하기 때문이다. 이 문제는 전원전압이 낮아지면 더 심각한 것이 된다.
더우기, 단지 센스앰프의 수를 감소시켜도 래치회로의 수는 감소하지 않으므로 칩 면적의 저감에는 그것 만큼으로는 불충분하다.
이들 문제를 해결하기 위한, 본 발명의 하나에서는 회로의 제어방법을 간단히 하기 위해 각 비트선과 각 래치회로 사이에 각각 스위치를 설치하였다.
다른 발명으로서, 기수(홀수)번째의 비트선에 공통의 센스앰프와, 우수(짝수)번째의 비트선에 공통의 센스앰프를 설치하였다.
더우기, 다른 발명으로서 센스동작의 고속화(speed-up)를 도모하기 위해, 센스앰프와 비트선 사이에 MOS 트랜지스터를 설치하고, 비트선측에 상기 MOS 트랜지스터의 게이트 전압보다도 문턱(threshold) 전압(Vth)분만큼 낮은 전압으로 예비충전하는 수단을 설치하였다.
더우기, 다른 발명으로서 래치회로를 각 비트선에 설치하고, 센스앰프를 복수의 비트선에 공통으로 설치하며, 래치회로의 MOS 트랜지스터의 게이트 길이를 센스앰프의 것 보다도 짧게 하였다.
래치회로를 스위치에 의해 비트선을 분리한 것이므로 메모리 동작에 있어서 래치회로를 자주 리세트할 필요가 없게 된다. 따라서, 한번 래치회로에 저장한 정보를 검증이나 다른 동작에 다시 이용할 수 있다.
한편, 다른 발명에서는 기수번째의 비트선과 우수번째의 비트선이 각각 다른 센스앰프에 접속되어 있기 때문에, 인접 비트선끼리의 간섭을 완화시킬수 있다.
더우기, 다른 발명에서는, 비트선을 센스앰프 사이에 있는 MOS 트랜지스터의 게이트 전압보다도 그 문턱만큼 낮은 전압으로 예비충전하므로, 메모리셀에 의해 비트선이 방전되어도 비트선의 전위를 유지하도록 그 MOS 트랜지스터를 통해서 센스앰프측에서 전하가 유입되고, 그 결과 기생용량이 작은 센스앰프의 입력노드의 전위변화는 비트선의 전위변화 보다도 크게 되어 센스앰프 동작을 빠르게 할 수 있다. 다른 결과로서, 기생용량이 큰 비트선을 그다지 방전하기 않아도 센스앰프 동작은 가능하게 되고, 전력저감이 이루어진다.
더우기, 다른 발명에서는 센스앰프는 주로 아날로그 동작을 하고, 래치회로는 주로 디지탈 동작을 하므로, 센스앰프에는 긴 게이트 길이의 MOS 트랜지스터를 사용하고, 래치회로에는 짧은 게이트 길이의 MOS 트랜지스터를 사용하면, 수 많은 래치회로가 점유하는 면적을 저감할 수 있다. 센스앰프에 긴 게이트 길이의 트랜지스터를 사용하는 것은 제조 프로세스에서의 편차 문제가 아날로그 동작에 미치는 영향을 무시할 수 있게 됨과 동시에, 래치회로에 게이트 길이가 짧은 트랜지스터를 사용하는 것은 그 디지탈 동작의 관점에서 보면, 제조편차를 무시할 수 있는 것으로 된다. 또한, 센스앰프를 공용하는 것에 의해 게이트 길이가 긴 트랜지스터를 사용하여도 복수 비트선의 피치에 맞추어 레이아우트 할 수 있다. 더우기, 짧은 게이트 길이의 트랜지스터를 래치회로에 사용하였으므로, 센스앰프 보다도 수 많은 래치회로가 점유하는 면적을 저감할 수 있다.
[ 실 시 예 ]
제 1 도는 본 발명의 제 1 실시예를 나타내는 도면이다. D11 ∼ D28은 비트선이고, 워드선(W1)과의 교점에서 메모리셀(M11 ∼ M116)이 배치된다. 워드선은 실제로는 복수개이고, 2차원적으로 전면에 깔려진 메모리셀을 워드선과 데이타선으로 선택한다. S11 ∼ S22가 메모리셀의 전류를 증폭하는 센스앰프이고, 스위치(SS111)∼(SS224)로 비트선 4개에서 공용하고 있다. 또한, 메모리셀 어레이(ARY)의 좌우에 배치하고, 비트선은 1개마다 좌우로 나누어져 있으므로, 센스앰프는 비트선 8개분의 피치로 배치하는 것으로 된다. 이것에 의해, 센스앰프의 레이아우트를 용이하게 할 수 있다. 비트선은 스위치(SL111 ∼ SL224)에 의해 래치(L111 ∼L224)와 일대일로 접속된다. 이 래치에 메모리셀의 기록에 필요한 정보를 저장하고, 대응하는 전압을 동시에 메모리셀에 인가하는 것에 의해 기록시간의 단축을 도모할 수 있다. 이 래치는 1이나 0에 대응하는 전압을 유지할 뿐이므로, 센스앰프 보다도 레이아우트상의 기생용량이나 저항의 대칭성 및 제조편차를 주의할 정도가 작다. 본 발명에서는 이와같이 래치와 센스앰프를 독립으로 설치하기 때문에 래치를 비트선마다 레이아우트 할 수 있다. 센스앰프로 증폭한 신호는 Y선택스위치(Y11 ∼ Y22)과 IO선(I01,I02)에 의해 이 도면에는 나타내지 않은 후단의 메인앰프로 전송된다.
제 2 도는 본 발명의 판독 시퀀스예를 나타내는 도면이다. 하나의 워드선(W1)에서 선택된 메모리셀의 정보를 센스앰프로 증폭하고, 센스엠프에서 IO선으로 신호를 전송한다. 특징적인 것은 복수개의 비트선에서 센스앰프를 공용하고 있기 때문에, 센스앰프에 의한 신호증폭과 IO선으로의 전송을 공용하고 있는 갯수만큼 반복하는 것이다. 또한, 좌우의 센스앰프가 동작할 때, 인접하는 비트선이 선택되지 않도록 되어 있다. 이것에 의해, 비트선간의 간섭을 저감할 수 있다. 이것은, 제 1 도의 구성에서 종래와 같이 비트선 전체를 메모리셀에서 방전시키는 방식에서는 특히 유효하다.
우선, 워드선(W1)을 선택하고, 스위치(SS111, SS121, SS212, SS222)를 선택한다. 이것에 의해, 비트선(D11, D14, D21, D24)과 센스앰프가 접속되고, 메모리셀(M11, M14, M19, M112)의 정보가 비트선에 나타난다. 이 후, 센스앰프(S11, S12, S21, S22)를 온(on)하여 신호를 증폭한다. 이때, 증폭전에 스위치(SS111, SS121, SS212, SS222)를 오프(off)하여, 큰 비트선의 용량을 분리하여 증폭해도 된다. 센스앰프에 충분한 신호가 얻어지면 Y선택스위치를 순서대로 전환하여 IO선으로 신호 전송한다. IO선의 신호는 후단의 메인앰프로 전송되어 거기서 증폭되어 출력된다. IO선으로의 전송이 종료하면 다음 메모리셀의 판독으로 이행한다. 스위치(SS112, SS122, SS213. SS223)를 선택한다. 이것에 의해, 비트선(D13, D16, D23, D26)과 센스앰프가 접속된다. 이후, 이 신호를 센스앰프로 증폭하고, IO선으로 전송한다. 이하, 같은 형태로 제 2 도에 나타낸 바와같이, 차례차례 증폭해서 전송을 반복하는 것이다. 이들 동작에서 워드선을 선택한 그대로 동작도 가능하고, 센스앰프의 동작마다 선택하여 정정하는 동작도 가능하다. 이상의 동작에 의해, 하나의 워드선(W1)에서 선택되는 메모리셀의 정보를 판독할 수 있다.
제 3 도는 기록시퀀스 예를 나타내는 도면이다. 특징적인 것은, IO선에서 먼저 센스앰프에 정보를 기록하고, 복수의 센스앰프내의 정보를 래치로 전송한다는 동작을 센스앰프를 공용하고 있는 비트선의 수만큼 반복해서 전체의 래치에 정보를 저장한 후, 이 정보에 대응한 전압을 메모리셀에 동시에 인가한다는 점이다. 즉, 먼저 스위치(Y11, Y21)를 온시킨다. 이것에 의해, IO선의 정보를 센스앰프(S11, S21)에 로드(load)한다. 이어서, 스위치(Y12, Y22)를 온시키고, IO선의 정보를 이번은 센스앰프(S12, S22)에 로드한다. 제 1 실시예의 도면중에는 이것밖에 도시되어 있지 않지만, 실제로는 이 동작을 센스앰프의 수만큼 반복한다. 이어서, 이 센스앰프내의 데이타를 래치로 전송한다. 즉, 스위치(SS111, SL111, SS211, SL211, SS121, SL121, SS221, SL221)를 온해서 센스앰프와 래치를 접속한다. 이때, 비트선도 센스앰프내의 데이타에 대응한 전압과 같은 전압으로 되고, 이것은 이대로 메모리셀에 인가하는 전압으로 할 수 있다. 이어서, 래치와 비트선을 접속한 그대로 센스앰프만 분리한다. 이를 위해, 스위치(SS111, SS211, SS121, SS221)를 오프하고, 스위치(SL111, SL211, SL121, SL221)를 온한 상태로 한다. 이 동작을 센스앰프를 공용하고 있는 비트선의 수만큼 반복한다. 여기서는, 4개를 공용하고 있는 예이므로, 4회 반복한다. 이 동작에 의해, 전체의 래치에 정보가 저장된 것으로 된다. 다음에, 메모리셀에 전압을 인가한다. 이를 위해, 워드선(W1)에 전압을 인가하고, 후술하는 비트선과 메모리셀을 접속하는 스위치를 온한다. 이것에 의해, 메모리셀에는 워드선과 비트선에서 전압이 인가되고, 비트선의 전압에 따라서 메모리셀에 정보가 기록된다. 이때, 제 3 도에 나타낸 바와같이, 중간에 래치의 전원전압을 높게하고, 비트선의 전압을 높게해도 된다. 즉, 1회의 기록펄스 전반과 후반에서 인가전압을 바꾸는 것이다. 이것에 의해, 오버슈트(overshoot)에 의한 악영향이나 기록사이클 초기의 큰 기록 터널전류를 저감할 수 있다. 기록이 종료하면, 스위치를 분리하여 비트선을 방전하고, 워드선을 비선택으로 한다. 그 후, 제 5 도 이후에서 설명하는 검증(verify)동작으로 이행한다.
그런데, 본 발명의 특징의 하나는 래치와 센스앰프를 독립으로 설치한 것이다. 상술의 설명중에서도 언급되었지만, 제 4 도에 이때의 효과를 정리해 둔다. 먼저, 래치는 주로 디지탈 동작을 행하고, 센스앰프는 주로 아날로그 동작을 행한다. 그런데, 일반적으로 게이트 길이를 짧게하면, 제조편차에 의한 문턱전압의 편차가 커지게 되는 것이 알려져 있다. 문턱전압은 센스앰프의 센싱능력을 크게 좌우하기 때문에, 문턱치의 편차는 바람직하지 않다. 이 때문에, 센스앰프에서는 큰 게이트 길이(예를들면 2㎛)를 사용해서 제조편차의 영향을 작게하지 않으면 안된고, 또한 저항이나 기생용량을 생각해서 대칭성이 좋은 레이아우트를 행하지 않으면 곤란하다. 한편, 래치로서의 기능은 기록데이타의 유지가 주된 것이기 때문에, 게이트 길이는 작아도 되고[예를들면, 0.4㎛, 레이아우트상도 주의할 점이 적어 용이하다. 그래서. 종래의 래치, 센스앰프 일체형에서는 센스앰프 기능을 유지하기 위해 게이트 길이를 크게하였던 것을 본 발명에서는 래치와 센스앰프를 분리하여 래치의 MOS 트랜지스터의 게이트 길이를 작게하는 것에 의해 종래보다도 칩 면적을 작게하였다. 또, 센스앰프도 래치와 동수로 하였다면, 센스앰프분의 면적이 증가하는 것으로 되므로, 본 발명에서는 센스앰프를 복수의 비트선으로 공용하는 것으로 하였다. 또, 본 발명은 메모리셀이 불휘발성이므료, DRAM과 같은 재기록이 불필요하고, 센스앰프를 공용하는데 특별한 문제는 없다.
플래시메모리에서는 종래예에서 설명한 바와같이 비트마다 검증을 행하고 있다. 제 5 도에 제 3 도의 기록동작에 이어서 본 발명의 제 2 실시예인 비트마다의 검증을 나타낸다. 이 방식의 특징적인 것은 래치를 제 2 메모리셀로 취급하고, 래치의 상태를 비트선으로 판독하며, 그 후에 메모리셀을 판독하는 점이다. 또한, 이것을 실현하기 위해 래치와 비트선을 접속하는 MOS의 게이트 전압을 특정하고 있는 것이다. 먼저, (A)에 나타낸 바와같이, 최초의 기록펄스의 인가가 종료한 후, 검증을 위한 예비충전을 행한다. 래치의 출력이 0V인 경우와 2V인 경우를 나타내고 있다. 이 전압은 예이고, 래치의 출력이 2V인 경우는 기록을 행하는 경우를 나타내고, 래치의 출력이 0V인 때에는 기록을 행하지 않는 경우를 나타내고 있다. 예비충전에서는 양쪽 모두 래치와 비트선을 접속하는 MOS(ML)의 게이트 전압을 0V로 해서 오프시키고, 센스앰프와 비트선을 접속하는 MOS(MS)의 게이트 전압을 VC로 해서 온시킨다. 이 때문에, SL111은 0V이고, SS111은 VC이다. 이 상태에서 예비충전용 MOS(MN)의 게이트에 1V + Vth의 전압을 공급한다. 여기서, Vth는 MN의 문턱전압이다. 이것에 의해, 비트선은 거의 1V로 예비충전된다.
다음에, (B)로서 래치상태를 검출한다. 이를 위해, 래치와 비트선을 접속하는 ML의 게이트에 1V를 공급한다. 래치의 출력이 0V인 경우는 이것이 ML의 소오스 전압에 해당하고, 비트선의 예비충전 전압인 ML의 드레인 전압이 1V, ML의 게이트 전압이 1V이므로 ML이 온하고, 비트선은 방전되어 예를들면 (1 - VA)V로 된다. 한편, 래치의 출력이 2V인 경우는 이것이 드레인 전압에 해당하고, ML의 게이트 전압이 1V, 비트선의 예비충전전압인 소오스 전압이 1V이므로, ML의 게이트와 소오스간은 0V로 되어 ML은 오프하고 있다. 이 때문에, 비트선의 전압은 1V 그대로 된다.
다음에, 메모리셀의 판독을 행한다. 이때는 ML은 오프하고 있다. 워드선 전압은 검증하고 싶은 메모리셀의 문턱전압에 의존한다. 제 6 도에서는 예로서 1.5V로 한다. 여기서, 메모리셀의 문턱전압이 높은 경우를 (C - 1)에 나타내고, 낮은 경우를 (C - 2)에 나타낸다. 문턱전압이 낮은 경우는 기록종료의 경우이고, 이미 기록되어 있던 메모리셀인 경우 또는 이 검증이 행해지기 전의 기록펄스로 문턱전압이 소망의 전압으로 낮아진 경우이다. (C - 1)과 (C - 2) 각각에 래치의 출력이 0V인 경우와 2V인 경우가 있다. 먼저, 메모리셀의 문턱전압이 높은 (C - 1)의 경우에서는 메모리셀에는 전류가 흐르지 않는다. 따라서, 비트선의 전압은 변화하지 않고, 래치의 출력이 0V인 경우에는 (1 - VA)V 그대로이고, 래치의 출력이 2V인 경우에는 1V 그대로이다. 한편, 메모리셀의 문턱전압이 낮은 경우에는 비트선의 전하는 방전되기 때문에 비트선 전압은 변화한다. 이 때문에, 래치의 출력이 0V인 경우에는 (1 - VA - VB)V로 되고, 래치의 출력이 2V인 경우에는 (1 - VB)V로 된다. 이 상태로 되면 센스앰프에서 증폭을 행한다.
이 결과를 제 7 도에 나타낸다. 래치의 출력이 2V이고, 또 문턱전압이 높은 경우에만 2V로 증폭되며, 이외는 0V로 증폭된다. 이 2V로 증폭된 경우로는 메모리셀의 문턱전압이 높고, 또 기록이 필요한 경우이다. 이외에는 기록이 종료하였다든가 혹은 기록을 행하지 않은 경우이므로, 비트선은 0V로 된다. 이 상태에서 다음 기록펄스를 인가하면 되지만, 그 전에 이 비트선의 상태와 래치의 상태를 맞추어 놓지 않으면 안된다. 특히, 이 검증 직전의 기록펄스로 기록이 종료한 경우, 비트선은 0V로 되어 있지만 래치의 출력은 2V 그대로이고, 이대로는 기록이 속행되어 버린다. 그래서, 제 8 도에 나타낸 바와같이, ML의 게이트 전압을 VC로 한다. 이렇게 하면, 비트선의 큰 용량의 전압과 같은 전압으로 래치의 출력은 되어 버린다. 이것에 의해, 래치의 내용을 검증결과와 맞출 수 있다. 이 후, 센스앰프를 분리한다. 센스앰프는 다른 비트선및 래치에서 공용하고 있으므로 이상과 같은 동작을 공용하고 있는 다른 비트선과 래치에 대해서 행한다. 전체 래치와 비트선에 대해서 종료하면, 센스앰프를 분리한다. 이 상태에서 이미 비트선은 래치와 접속되어 있고, 필요한 전압이 인가되고 있다. 이 전압 그대로 혹은 소망의 전압으로 증폭한 후, 워드선을 선택하고 비트선과 메모리셀을 선택하는 스위치를 선택하여 기록동작을 행한다. 제 3 도에 나타낸 바와같이 중간에 비트선의 전압은 변해도 된다.
제 9 도는 본 발명의 제 3 실시예를 나타내는 도면이다. 특징적인 것으로는, 메모리셀을 온시켰을 때, 비트선(D11) 전체의 전하를 방전하는 것은 아니고, 일부의 전하만을 방전시키는 것이다. 이를 위해, 센스앰프(S11)와의 사이에 MOS(MN1)를 설치하였다. 이 게이트 신호가 SS111이고, 실시예 1 과 같은 이름의 스위치와 MN1은 겸용할 수 있다. 또한, MN1과 센스앰프가 접속하는 노드를 SN1으로 하고, 여기에 예비충전를 행하는 MOS (MP1)를 설치하였다. 이 게이트 신호는 PC이다. 또한, D11은 앞에는 방전용 MOS(MN2)를 설치해 놓고, 이 게이트 신호는 DDC이다. SA는 센스앰프의 기동신호이다.
이 구성의 동작과 특징을 제 10 도를 사용해서 설명한다. D11과 SN1은 앞 사이클에서 방전되었던 것으로 한다. 먼저, PC가 고레벨에서 저레벨로 전환하고, SS111이 VP1의 레벨로 되어버린다. 여기서, VP1은 VC와 같던가 낮은 것으로 한다. 그러면, SN1은 VC까지 충전된다. MN1에서는 드레인이 SN1에 접속하고, 게이트가 SS111이며, 소오스가 D11이다. 따라서, D11은 SS111의 전압(VP1)에서 MN1의 문턱전압(Vth)만큼 낮은 전압인 VP1 - Vth로 에비충전 되는 것으로 된다. 이 상태에서 PC를 고레벨로 해서 MP1을 오프하고, 워드선(W1)을 선택한다. 만일, 메모리셀의 문턱전압이 낮은 상태였다면 메모리셀에 전류가 흐르고, D11의 레벨이 낮아지는 것으로 한다. 그러나, SN1의 전압은 D11보다도 높으므로 MN1에 의해 VP - Vth의 레벨로 D11은 충전된다. 따라서, D11의 레벨은 거의 변화하지 않고, SN1의 레벨만이 변화한다. 이 동작은 SN1의 레벨이 D11보다도 높은 동안 계속된다. 따라서, 이 조건이 유지되는 동안만 워드선을 선택하면 실효적으로 큰 기생용량을 가진 비트선(D11)은 방전하지 않고, 작은 기생용량인 SN1만 방전하면 되므로 방전하는 시간이 적어지게 된다. 워드선을 비선택으로한 후, SS111을 저레벨로해서 SN1과 D11을 전기적으로 분리한다. 그 후, SA를 전환하여 센스앰프를 동작시켜 신호를 증폭한다. SN1의 노드만을 증폭하면 되므로 고속으로 또 저소비 전력으로 센스앰프를 동작시킬수 있다. 이때, DDC를 전환하여 MN2를 온시켜 비트선(D11)을 방전한다.
제 11 도는 제 3 실시예의 제 2 동작예를 나타내는 도면이다. 제 1 동작예와 다른 점은 예비충전 종료후예 SS111의 전압을 VP1에서 VP2로 낮추고 있는 점이다. 이 이유는 D11이 VP1 - Vth로 MN1에 의해 예비충전 되지만, 문턱전압(Vth)은 전류량 등으로 변동하기 때문에 예비충전이 일단 종료한 상태에서도 PC를 끊어버리면 미소한 전류가 흘러버리는 경우가 있기 때문이다. 원래 SN1의 용량은 작으므로 이 전류로 생긴 전압변화가 SN1에 나타나 버리는 경우가 있었다. 이것을 회피하기 위해서는 VP1 - Vth로 D11이 예비충전된 후, NM1의 게이트 전압을 VP1보다도 낮은 VP2로 한다. 이렇게 하면, MN1은 완전히 오프로 된다. 제 1 동작예와 비교해서 동작시에 D11의 전위를 VP2 - Vth까지 먼저 메모리셀에서 빼내지 않으면 SN1에 신호는 나타나지 않지만, VP1과 VP2와의 차는 0.1∼0.2V정도로 된다. 이것에 의한 빼내는 시간의 증가는 작고, 안정하게 D11의 전압변화를 작게하여 SN1의 전압변화를 크게할 수 있다. 다른 동작은 제 1 실시예와 같다.
제 12 도는 본 발명의 제 4 실시예를 나타내는 도면이다. 제 3 실시예 방식의 개량방식이다. 제 3 실시예의 제 2 동작예에서는 게이트 전압을 변화시켰지만, 본 실시예에서는 MN3를 설치해서 D11을 VP1 - Vth보다도 높게 예비충전 한다. 즉, 제 13 도에 나타낸 바와같이, MN3의 게이트 신호(RPC)의 레벨을 VP3로 하고, D11을 VP3 - Vth로 예비충전한다. 이 Vth는 MN3의 문턱전압이다. 이 VP3 - Vth를 VP1 - Vth보다도 0.1 ∼0.2V 높게 설정하면 된다. 이렇게 하면 MN1은 완전히 오프로 된다. D11의 전위를 VP - Vth까지 먼저 메모리셀에 빼내지 않으면 SN1에 신호는 나타나지 않지만, 이 빼낸 시간의 증가는 작다. 다른 동작은 제 1 실시예와 같다.
이상의 제 3 과 제 4 실시예에서는 제 1 실시예의 판독동작및 제 2 실시예를 조합해서 사용할 수 있다. 제 2 실시예의 센스앰프와 MS를 접속하는 노드에 MP1을 접속하고, MS의 게이트 전압에서 Vth 낮게 되도록 비트선을 예비충전 하면 된다. MN은 제 4 실시예의 동작을 제 2 실시예와 조합시킬때 필요하다. 래치상태 검출시 ML게이트의 전압이 이 예비충전된 비트선 전압보다도 낮으면 제 2 실시예의 동작이 가능하다.
제 14 도는 본 발명의 제 5 실시예를 나타내는 도면이다. 제 1 실시예와 다른 것은 스위치(ST111 ∼ ST224)를 설치한 점이다. 이것에 의해, 센스앰프와 래치의 회로부분을 비트선의 큰 기생용량에서 분리할 수 있다. 이것에 의해, 센스앰프와 래치 사이에서만 데이타의 교환을 실현할 수 있으므로 저전력화를 도모할 수 있다. 이와같은 동작을 행하는 예를 제 15 도에 나타낸다.
제 15 도에서는 1셀당 복수의 정보를 기억하는 다치(多値)기억을 예로하고 있다. 메모리셀이 제 15 도 (b)에 나타낸 문턱전압의 분포를 가지고 있는 것으로 한다. 따라서, 만일 워드선의 전압을 VW1으로 하면, 가장 낮은 문턱전압의 분포를 가지는 메모리셀이 온한다. 이하, VW2로 하면 아래 2개의 어느 쪽인가의 분포를 가지는 메모리셀이 온하고, VW3으로 하면 아래 3개의 어느 것인가를 온한다. 2치 데이타로 되돌리기 위해서는 이들 데이타를 일단 저장하고, 그 후에 이 데이타를 사용해서 간단한 논리동작이 필요하게 된다. 이 데이타 저장에 있어서, 본 발명에서 예를들면 제 15 도의 메모리셀(M11)을 판독하는 경우, 센스앰프로 워드선 전압을 바꾸면서 센스앰프를 공유하는 래치에 각 데이타를 저장하면 된다. 따라서, 센스앰프와 래치 사이에서 데이타의 교환이 필요하게 된다. 이때, 비트선의 용량이 접속된 그대로이면 소비전력이 증대해버린다. 제 5 실시예를 사용하면 이와같은 경우에 비트선을 분리할 수 있어 저소비 전력으로 된다. 구체적으로는, 제 15 도 (c)에 나타낸 바와같이, 먼저 워드선(W1)의 전압을 VW1으로 한다. 이때, M11의 데이타를 센스앰프(S11)로 증폭한다. 다음에, ST111 ∼ ST114는 닫힌 상태에서 SS111과 SL111을 온시켜S11의 데이타를 L111로 전송한다. SS111과 SL111을 일단 오프한다. 다음에, 워드선(W1)의 전압을 VW2로 하고, M11의 데이타를 S11로 판독한다. 이후, ST111 ∼ ST114는 닫힌 상태에서 SS112와 SL112를 온시켜 S11의 데이타를 L112로 전송한다. 마찬가지로. 워드선(W1)의 전압을 VW3으로 한 때의 데이타를 L113으로 전송한다. 여기서는, M11에 대해서 기술하였지만, 같은 형태로 W1에 접속된 다른 4개마다 1개의 메모리셀의 워드선 전압을 VW1 ∼ VW3으로 바꾼 데이타가 래치에 저장된다. 다음에, 각 래치의 데이타를 전송한다. 이때는, ST111 ∼ ST114는 항상 닫힌 상태에서 (d)에 나타낸 바와같이 래치의 내용을 센스앰프를 경유시키면서 IO선에 IO1으로 전송하는 것으로 된다. 이 예와같이, 제 5 실시예에 의하면, 센스앰프와 래치와의 데이타 전송을 비트선의 용량을 분리한 상태에서 행할 수 있다.
이상의 본 발명을 적용하는 메모리셀 어레이의 일예를 제 16 도에 나타낸다. 이 메모리셀 어레이에 있어서, 워드선(W11 ∼ W1m)이 접속된 메모리셀은 도면에 나타낸 바와 같이 각 셀의 소오스 및 각 셀의 드레인이 접속되어 있고, BS11, BD11, BS12, BD12로 되어 있다. 이 접속은 매입 확산층 배선으로 행한다. 이들 접속된 드레인(BD11, BD12)은 SD로 제어되는 스위치 MOS에서 비트선(D11, D12)에 접속된다. 또한, 접속된 소오스[BS11, BS12)는 SS로 제어되는 스위치 MOS에서 공통 소오스선(CS)에 접속한다. SD로 제어되는 스위치 MOS를 온하는 것으로 기록시에 비트선의 전압을 메모리셀에 공급할 수 있고, 또한 SD, SS로 제어되는 양 스위치 MOS를 온하는 것으로 워드선을 선택할 때 비트선에서 공통 소오스선으로 메모리셀의 전류가 흐르는 패스(path)를 만들 수 있다. 이들 소자는 웰(well)중에 만들어지고, 이 웰에 전압을 인가하는 단자가 VWE이다.
제 17 도에 제 16 도 메모리셀 어레이의 선택시 인가전압예를 나타낸다. 소거에서는 워드선에 12V를 인가하고, 웰 전압(VWE)에 -4V를 인가한다. 이것에 의해, 워드선과 웰 전압과의 전압차에 의해 플로팅게이트(floating gate)와 웰 사이에서 전하의 이동이 생기고, 메모리셀 의 문턱전압이 높게 된다. 공통 소오스선에도 -4V를 인가하기 위해 도면에 나타낸 인가전압으로 한다. 소거동작시는 SD에 -4V를 인가하고 있기 때문에 도면에서는 0V로한 비트선의 전압은 관계없다. 따라서, 본 발명의 지금까지의 동작 설명에서 소거의 설명은 생략할 수 있었다. 기록에서는 기록인가 아닌가에 따라서 비트선에 4V/0V를 인가하고, 워드선에 -9V를 인가한다. 기록동작에서는 비트선과 접속한 메모리셀의 드레인에 4V, 워드선에 -9V의 전압차에서는 전하의 이동이 생기지만, 드레인이 0V인 경우에는 전압차가 작아 전하의 이동은 대단히 작다. 이 동작에 있어서, 비트선의 전압을 메모리셀에 인가하기 위해 SD의 전압은 7V로 하고, 스위치 MOS가 완전히 온하도록 한다. 이때, 메모리셀의 소오스(BS11)는 플로팅(F)된다.
제 17 도에 나타낸 -9V나 12V와 같이 플래시 메모리에서는 절대치가 큰 전압을 사용하기 위해 MOS의 내압설계가 중요하다. 여기서는 MOS의 산화막 두께에 대해서 사용예를 제 18 도에 나타낸다. 12V와 같은 높은 전압용으로 MOS의 산화막 두께를 맞추면, 예를 들면 이후 외부 전원전압이 2V정도로 떨어졌을때, 이 전압으로 동작시키는 클럭계나 메인앰프 등은 저속으로 되어버린다. 또한, 전원전압에 대응해서 높은 전압도 낮아져 가는 것은 현 상태의 터널산화막 특성에서는 어렵다. 따라서, 메모리셀용 이외에 주변회로용 산화막을 2종류 준비하고, 이것을 적재 적소에 사용하는 것이 바람직하다. 그러나, 플래시 메모리의 칩내에는 본 실시예에서 기술한 예에서도 4V, 7V등의 전압이므로, 두꺼운 산화막 쪽은 칩내에서 가장 높은 전압으로 맞추어도 얇은 쪽을 어디에 맞추는가가 과제로 남는다. 제 18 도에서는 센스앰프를 박막계로 하고 있다. 본 실시예에서는 센스앰프에서는 4V를 발생시키고 있고, 이 전압을 비트선에 전달하는데는 TR을 7V정도로 하지 않으면 안된다. 이 7V로 가능한 산화막 두께를 박막계로 한다. 이 7V가 박막계와 후막계의 경계 전압으로 된다. 이외에 4V 동작의 센스앰프도 후막계로 할 수도 있고, 이때는 박막계는 외부 전원전압하에서 동작시키는 부분뿐이므로 7V로 맞춘 경우보다도 얇게 할 수 있다. 또, 제 18 도에는 나타내지 않지만, 내부전압 발생회로도 박막계와 후막계를 선택한 경계가 되는 전압에 주의하면서 구분 사용해 간다.
제 19 도는 본 발명의 제 6 실시예이고, 구체적인 회로구성을 나타낸 것이다. 메모리셀 어레이(ARY)를 사이에 둔 양측에 주로 래치와 센스앰프 공용 스위치 부분인 LC1L ∼ LC8L, LC1R ∼ LC8R 과, 주로 센스앰프와 Y계의 디코드 회로인 SC1L, SC1R을 배치하고 있다. RPC0 ∼ RPC3로 제어되는 MOS는 비트선을 예비충전 하는 MOS이고, 이 MOS의 게이트 길이는 정밀하게 비트선을 예비충전 하기 위해 길게 설정한다. DDC0 ∼ DDC3로 제어되는 MOS는 비트선을 방전 하는 MOS이다. DTR로 제어되는 MOS는 비트선과 래치, 센스앰프부를 분리하기 위한 MOS이고, TR0 ∼ TR3로 제어되는 MOS는 센스앰프 공용 스위치 MOS이며, 제 3 및 제 4 실시예에서 설명한 비트선을 예비충전 하는 방식으로도 사용하는 경우는 게이트 길이를 길게 설정한다. STR0 ∼ STR3은 래치와 비트선을 접속하는 MOS이고, VLN0, VLP0 ∼ VLN3, VLP3은 래치의 전원단자이다. 래치의 게이트 길이는 짧아도 된다. 또, TR0 ∼ TR3로 제어되는 센스앰프 공용 스위치 MOS에 의해 비트선(D11, D13, D15, D17)은 N1에 모이지만, 레이아우트적으로는 이 N1이 배선은 래치를 횡단해가므로 고층의 금속 배선을 사용하는 쪽이 바람직하다. 예를들면, 금속 3층을 사용하는 경우에는 래치의 회로내는 제 1 층을 사용하고, 래치의 전원은 제 2 층을 사용하며, 그 위를 제 3 층으로 N1을 레이아우트 한다. 이상이 LC1L의 부품이고, 이외의 LC2L ∼ LC8L, LC1R ∼ LC8R도 같다. 다음에, SC1L에 있어서는 PSA로 제어되는 MOS는 제 3 및 제 4 의 실시예에서 설명한 방식에서의 비트선 예비충전용 MOS이고, 그 전원이 VSA이다. S11 ∼ S18은 센스앰프와 이퀄라이즈용 MOS를 포함하는 회로이고, EQ는 이 이퀄라이즈 기동신호이다. YS1, YS2로 제어되는 MOS에 의해 IO선의 IO0 ∼ IO3, /IO0 ∼ /IO3 와 센스앰프 사이에서 신호의 교환을 행한다. VR은 센스앰프의 참조전압이고, SVR로 제어되는 MOS에 의해 센스앰프로 인가된다. 센스앰프의 출력이 전부 1 또는 0 으로 되면 EALL, WALL이 그 드레인에 접속된 MOS의 어느쪽인가가 전부 오프한다. 이것에 의해, 기록 또는 소거시에 전체의 메모리셀이 소망의 문턱전압으로 되었는가 어떤가를 판단할 수 있다. 예를들면, 제 2 의 실시예에서 설명한 바와같이 검증후, 메모리셀이 소망의 문턱전압으로 되면 센스앰프의 비트선측은 0V로 되므로 WALL에 전류가 흐르지 않는다. 이것을 검출하면 기록이 종료한 것을 한번에 알 수 있다. YS1과 YS2는 프리디코드 신호(AYij, Y0, Y1)를 SC1L중의 논리회로로 디코드해서 발생시킨다. 이상이 SC1L중의 부품이고, SC1R로 같은 부품으로 구성된다.
제 6 실시예의 동작예를 제 20 도 ∼ 제 22 도를 사용해서 설명한다. 이하의 설명예서 소문자 i, j는 TR0 ∼ TR3등의 숫자 0, 1 등을 정리하여 나타낸 것이다.
제 20 도는 제 6 실시예의 제 1 동작예를 나타내는 도면이고, 판독동작예이다. 예비충전된 비트선 전체를 선택된 메모리셀에서 방전하고, 그 결과를 증폭하는 예이다. 동작은 비트선 방전, 비트선 예비충전,워드선 선택, 증폭, 전송의 페이즈(phase)로 나눈다. 먼저, 어드레스(Ai)를 전환하여 소망의 워드선이 선택된다. 여기서, DTR을 고레벨로 한 상태에서 DDCi를 고레벨로 하고, 비트선을 방전한다. 다음에, TRi와 SVR을 고레벨로 하고, RPCi의 신호 레벨에서 Vth 떨어지게 센스앰프의 비트선측과 비트선을 예비충전 하고, 센스앰프의 다른 쪽은 VR의 전압으로 한다. 그 후, 워드선을 선택한다. 이것에 의해, 메모리셀의 정보에 대응해서 비트선이 방전되는 양이 다르다. 워드선을 하강시킨 후, TRi를 저레벨로 하고, 비트선을 센스앰프에서 분리한다. 이 상태에서 센스앰프 기동신호(PP, PN)를 전환하여 비트선의 전압과 VR의 전압차를 증폭한다. 그 후, YS1, YS2를 전환하여 센스앰프의 정보를 IO선으로 출력한다. 이 동작은 제 6 실시예의 도면중에는 YSi는 2개밖에 기재되어 있지 않지만, 실제는 필요한 수만큼 반복한다. 그 후, 센스앰프를 오프하고, EQ로 이퀄라이즈해 놓는다. 이렇게 해서 제 6 도를 사용해서 판독동작을 행할 수 있다.
제 21 도는 제 6 실시예의 제 2 동작예를 나타내는 도면이고, 기록용 데이타 래치와 기록동작을 나타내고 있다. 데이타 래치동작에서는 어드레스를 바꾸면서 전체의 센스앰프에 IO선으로부터 정보를 저장하고, 이것을 일괄하여 래치로 전송하는 동작을 센스앰프를 공용하고 있는 비트선의 수만큼 반복해서 행한다. 이것에 의해, 전체의 래치에 기록정보가 저장되므로 그 후, 이 정보에 대응한 전압을 메모리셀에 인가하여 워드선과의 전압차에 의해 기록을 행한다. 구체적으로는, 먼저 IO선에 필요한 데이타를 전송하고, 이 데이타 YSi를 선택하여 센스앰프에 기록한다. 이 YSi를 닫고 다음 데이타를 IO선으로 전송하며, 어드레스를 전환하여 YSi를 선택해서 대응하는 센스앰프에 이 데이타를 기록한다. 이 동작을 센스앰프의 수만큼 반복한다. 전체의 센스앰프에 데이타가 저장되면 TR0와 STR0를 선택하고, VLP0, VLN0를 전환하여 래치에 센스앰프의 데이타를 전송한다. 이때, 대응하는 비트선에도 전압이 나타난다. 이것은 이대로 기록시의 전압으로도 사용한다. 전송이 종료하면, TR0만 비선택 상태로 하고, 센스앰프를 분리한다. 이 후, 재차 IO선을 경유하여 어드레스를 전환하면서 센스앰프에 데이타를 기록해 가는 것이다. 전체의 센스앰프에 기록을 종료하면 전회와 같이 래치에 센스앰프의 데이타를 전송한다. 이번은 TR1과 STR1을 선택하고, VLP1, VLN1을 전환하여 래치에 센스앰프의 데이타를 전송한다. 이것은 제 6 실시예의 도면예에서는 4회 반복하면, 전체의 래치에 데이타를 저장할 수 있다. 다음에, 기록으로 이행한다. 이미, 비트선에는 STRi를 선택하고 있으므로 래치에서의 전압이 나타나고 있다. 이 전압 그대로도 되고, 필요에 따라서 증폭해도 된다. 증폭하기 위해서는 VLN0, VLP0 ∼ VLN3, VLP3의 전압차를 크게하면 된다. 이 상태에서 워드선에 예를들면 -9V를 인가하고, 메모리셀과 비트선을 접속하고 있는 스위치를 선택하면, 기록을 시작하는 것으로 된다. 기록이 종료하면 워드선과 STRi를 비선택 상태로 한다.
제 22 도는 제 6 실시예의 제 3 동작예를 나타내는 도면이고, 제 2 동작예에 이어서 행하는 검증동작을 나타내고 있다. 먼저, DDCi를 선택하여 데이타선을 방전 하고, 그 후, TRi와 SVR을 고레벨로 하여 RPCi의 신호 레벨에서 Vth떨어지게 센스앰프의 비트선측과 비트선을 예비충전 하고, 센스앰프의 다른 쪽은 VR의 전압으로 한다. 예비충전이 종료하면 SVR과 RPCi를 비선택 상태로 한다. 이 상태에서 STRi를 선택하고, 1V정도로 한다. 이것에 의해, 제 2 실시예에서 설명한 바와같이, 래치의 상태에 의해 비트선이 방전된다. 이 후, 워드선을 선택하고, 메모리셀의 상태를 비트선으로 판독한다. 일정시간 워드선을 선택한 후, PP와 PN을 전환하여 비트선의 신호를 증폭한다. 그 후, 이 센스앰프의 데이타를 래치에 기록한다. 이 동작을 센스앰프를 공유하는 비트선 전체에 대해서 행한다. 이것에 의해, 비트선에 제 2 의 실시예에서 설명한 바와같이 기록인가 아닌가에 따라서 다른 신호가 나타나는 것으로 된다. 이 후, 제 21 도의 후반에 나타낸 기록을 헹하고, 전체의 메모리셀이 소망의 문턱전압이 되기 까지 검증과 기록을 반복한다.
제 23 도는 본 발명의 제 7 실시예를 나타내는 도면이고, 메모리셀 어레이를 사이에 둔 양측의 센스앰프의 내용을 인터리이브(interleave)하면서 메인앰프로 전송하여 고속 판독을 행하는 방식이다. 즉, 메인앰프(MA)와 출력버퍼(DBF)에 대해서 스위치(SWL, SWR)를 설치하고, 좌우의 IO선(IOL,IOR)(각각 T와 B가 있고, 차동신호가 전송된다)과의 접속을 교대로 전환하여 판독을 행한다. 이 방식에 의하면, 출력버펴의 출력Do의 주파수는 각 IO선의 2배의 주파수에서 동작한다. 이 때문에, 고속으로 판독을 행할 수 있다. 메인앰프에서 Do까지는 칩의 일정 장소에 모아서 레이아우트하여 고속동작이 가능하지만, IO선은 메모리셀 어레이의 크기만큼 뻗어 있으므로 저속이다. 따라서, 이와같은 동작에 의해, 고속 동작을 실현할 수 있는 것이다. 또한, LTR과 LTL은 생략해도 되지만, IO선의 내용을 래치하기 위한 회로이고, 이것을 사용해서 파이프라인 동작을 행할 수도 있다. 즉, IO선에 있는 센스앰프의 내용을 받아들인 후, 메인앰프 회로 이후로 전송하면서 다음 센스앰프의 내용을 IO선으로 받아들일수 있다.
이 동작을 제 24 도를 사용해서 설명한다. 워드선이 선택되고, 판독된 메모리셀의 정보가 센스앰프로 증폭된 상태에서 시작한다. 이 상태에서, 먼저 Y11을 선택한다. 이것에 의해, 센스앰프(S11)의 데이타가 IOL로 전송된다. 다음에, Y21을 선택하고, 센스앰프(S21)의 데이타를 IOR로 전송한다. 이 동작과 병행해서 IOL의 데이타를 SWL을 선택해서 메인앰프(MA)로 전송한다. 이것에 의해 출력Do에 데이타가 출력된다. 이 동작을 행하고 있는 동안 IOR의 데이타도 완전히 센스앰프에서 전송되고 있으므로 SWR을 선택한다. 이것에 의해, 이번은 IOR의 데이타가 메인앰프(MA)로 전송되고, 출력Do에 출력된다. 이 IOR의 출력과 병행해서 YS12를 선택한다. 이것에 의해, 센스앰프(S12)의 데이타가 IOL로 전송된다. 이 데이타를 SWL을 선택해서 메인앰프로 전송하면서 YS22를 선택하는 것이다. 이렇게 하면, IO선 동작의 2배 주기로 고속 판독이 가능하다. 또, 이 방식은 기록동작에 있어서 센스앰프에 데이타를 전송하는 동작에도 사용할 수 있다.
제 25 도는 본 발명에 사용하는 메인앰프의 예를 나타낸 도면이다. SWL과 SWR의 신호가 그 게이트로 입력하는 MOS가 제 23 도에서의 스위치에 대응한다. MN1L ∼ MN3L, MN1R ∼ MN3R은 IO선을 이퀄라이즈 하기 위한 MOS이고, EQ1의 신호에 의해 IO선을 VIP의 전압으로 이퀄라이즈 한다. WI는 기록데이타의 신호이고, 도면에는 나타나지 않은 칩의 데이타 입력단자의 데이타에서 발생한 신호이고, 고레벨인가 저레벨인가로 데이타가 1인가 0인가를 나타낸다. WE는 WI의 신호를 IO선에 전송하는가 아닌가의 신호이다. MA로 제어되는 MN6, MN7은 비트선을 메인앰프와 접속하기 위한 스위치 MOS이다. 이 스위치는 SWL과 SWR로 제어되는 MOS를 겸하는 구성으로 해도 된다. KT와 KB가 차동앰프의 입력단자로 된다. 차동앰프는 플리플롭형의 부하를 가지는 nMOS 차동앰프이다. MN14와 MN15및 MN18과 MN19의 게이트의 차동신호를 입력하는 것으로 된다. MP3와 MP4는 차동앰프의 전류원이 되고, MEQ로 제어된다. MN8 ∼ MN11은 차동앰프의 입력을 이퀄라이즈 하는 MOS이고, MEQ로 제어된다. 이 차동앰프는 부하를 플리플롭형의 CMOS로 구성하고 있기 때문에 저전압 동작에 우수하다. JT, JB가 차동앰프의 출력이고, 이 신호는 래치를 구성하고 있는 NA1과 NA2로 정형된다. 이 후, 인버터로 구동능력을 높여 MOT, MOB로 된다. 이 MOT, MOB가 도면에는 나타나지 않은 후단의 출력버퍼에 접속한다.
제 26 도에 메인앰프의 제 1 동작예를 나타낸다. 판독동작에 대응한다. 먼저, EQ1을 저레벨에서 고레벨로 전환하여 IO선의 이퀄라이즈가 해제된다. 이것에 의해, IO선에는 메모리셀 어레이내의 센서앰프의 신호가 나타난다. 이 신호가 MEQ를 전환하여 메인앰프의 이퀄라이즈가 해제되고 또한 MA를 전환하여 메인앰프의 전류원이 온하는 것에 의해 증폭된다. 이것에 의해, 0V로 이퀄라이즈 되어 있던 KT/KB에 신호가 나타나고, 이것을 메인앰프로 입력한다. 메인앰프가 동작하고, 그 출력인 JT/JB에는 거의 풀 진폭에 가까운 신호가 얻어진다. LT/LB는 래치(NA1, NA2)의 출력이다. 이것을 받아 MOT/MOB에 신호가 얻어지고 다음단의 출력버퍼로 입력한다. EQ1, MA, MEQ를 전환하면 메인앰프는 불활성으로 되고, 출력(MOT/MOB)은 고레벨로 된다.
제 27 도는 메인앰프의 제 2 동작예이고, 기록동작을 나타내고 있다. 이 경우는 차동앰프는 동작하지 않는다. 먼저, 칩의 입력데이타에 대응한 신호가 WI로 나타난다. 이 데이타를 EQ1을 전환하는 것에 의해 이퀄라이즈가 해제된 IO선에 WE를 전환하여 전송하는 것이다. 이 상태에서, WI를 전환하면 IO선의 데이타도 전환한다. YS의 신호를 디코드 하는 것에 의해 IO선을 통해서 센스앰프에 데이타를 저장할 수 있다. 일련의 동작이 종료한 WE를 전환하면 재차 IO선은 WI의 신호와 분리되는 것으로 된다.
본 발명에서는 외부 전원전압 보다도 높은 전압의 신호를 사용한다. 예를들면, 기록동작에 있어서, 메모리셀의 드레인에 3 ∼ 4V의 전압을 공급하고 있지만, 이 전압을 래치에서 비트선에 전송하기 위해서는 게이트에 7V정도의 전압을 가하는 MOS가 필요하다. 이 7V의 신호를 발생할 때, 제어회로 그것은 외부 전원하에서 동작시키므로 레벨변환이 필요하다. 제 28 도에 레벨 변환회로예를 나타낸다. 이 도면에서 VC가 외부 전원전압이고, VH는 고전압이다. 논리동작을 예로해서 NA1로 나타낸다. 이것이 인버터를 통한 후, MP1, MP2, MN1, MN2와 인버터(I3)로 구성된 레벨 변환회로로 입력한다. 이 회로에서는 VC동작의 반전신호가 MN1과 MN2의 게이트인 NB와 NC로 입력한다. 따라서, 이MN1과 MN2의 어느 쪽인가가 완전히 오프하고, 다른 쪽은 온하는 것으로 된다. VH측에는 MP1과 MP2가 서로의 게이트와 드레인을 교차시켜 접속되어 있다. MP3와 MN3는 출력 드라이버이다. 이 회로의 동작을 제 29 도를 사용해서 설명한다. 여기서는 IN이 고레벨로 되면 NA1의 출력(NA)이 저레벨로 되는 것으로 한다. NA가 저레벨로 되면 NB가 저레벨로 되고 NC는 그 반전신호인 고레벨로 된다. 따라서, MN1은 오프하고, MN2는 온한다. MN2가 온하므로 NE는 저레벨로 되어버려 이것에 의해MP1이 온한다. 그러면, MN1은 오프하고 있으므로 ND는 VH의 레벨로 된다. 이것에 의해, MP2는 오프하고, NE는 MN2에 의해 완전히 저레벨로 된다. 이것에 의해, ND에는 VH, NE에는 0V가 나타나고, VC구동계에서 VH 구동계로 변환할 수 있는 것으로 된다. 이 출력결과를 받아 MP3와 MN3로 이루어지는 인버터에 의해 출력(OUT)을 구동한다. NE가 0V이므로 OUT는 VH로 된다. IN이 고레벨에서 저레벨로 되는 경우는 이들 관계가 반전할 뿐이고, 같은 형태로 VC 구동계에서 VH 구동계로 변환되고, NE가 VH로 되며, OUT가 0V로 된다. 이 레벨 변환회로를 사용하는 것에 의해 본 발명에 필요한 신호를 발생할 수 있다.
센스앰프를 스위치에서 복수의 비트선으로 전환하여 사용하도록 한 것이므로, 레이아우트 피치가 메모리셀의 레이아우트 피치 복수개분으로 되어 레이아우트가 용이하다. 또한, 센스앰프와 래치를 별개로 설치한 것이므로, 주로 아날로그 동작을 행하는 센스앰프와 주로 디지탈 동작을 행하는 래치를 독립으로 설치할 수 있다. 더우기, 비트선을 센스앰프와의 사이에 삽입한 MOS의 게이트에서 문턱전압분만큼 낮게 예비충전 하는 센스동작에 의해 기생용량이 큰 비트선을 방전할 필요는 없게 되고, 고속이면서 안정한 동작이 가능하게 된다.
제 1 도는 본 발명의 제 1 실시예를 나타내는 도면,
제 2 도는 제 1 실시예의 판독시퀀스 예를 나타내는 도면,
제 3 도는 제 1 실시예의 기록시퀀스 예를 나타내는 도면,
제 4 도는 제 1 실시예의 래치와 센스앰프의 비교를 나타내는 도면,
제 5 도는 본 발명의 제 2 실시예를 나타내는 도면,
제 6 도는 본 발명의 제 2 실시예를 나타내는 도면(연속),
제 7 도는 본 발명의 제 2 실시예를 나타내는 도면(연속),
제 8 도는 본 발명의 제 2 실시예를 나타내는 도면(연속),
제 9 도는 본 발명의 제 3 실시예를 나타내는 도면,
제 10 도는 제 3 실시예의 제 1 동작예를 타내는 도면,
제 11 도는 제 3 실시예의 제 2 동작예를 나타내는 도면,
제 12 도는 본 발명의 제 4 실시예를 나타내는 도면,
제 13 도는 제 4 실시예의 동작예를 나타내는 도면,
제 14 도는 본 발명의 제 5 실시예를 나타내는 도면,
제 15 도는 제 5 실시예의 동작예를 나타내는 도면,
제 16 도는 메모리셀 어레이의 일예를 나타내는 도면,
제 17 도는 선택 메모리셀 어레이의 인가전압예를 나타내는 도면,
제 18 도는 주변회로 2수준산화막의 사용예를 나타내는 도면,
제 19 도는 본 발명의 제 6 실시예를 나타내는 도면,
제 20 도는 제 6 실시예의 제 1 동작예를 나타내는 도면,
제 21 도는 제 6 실시예의 제 2 동작예를 나타내는 도면,
제 23 도는 제 6 실시예의 제 3 동작예를 나타내는 도면,
제 24 도는 본 발명의 제 7 실시예를 나타내는 도면,
제 25 도는 본 발명의 메인앰프예를 나타내는 도면,
제 26 도는 메인앰프예의 제 1 동작예를 나타내는 도면,
제 27 도는 메인앰프예의 제 2 동작예를 나타내는 도면,
제 28 도는 본 발명에 사용하는 레벨 변환회로예를 나타내는 도면,
제 29 도는 레벨 변환회로예의 동작예를 나타내는 도면,
제 30 도는 종래예를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
D11 ∼ S28, BL.....비트선, M11 ∼ M116, MC.....메모리셀,
S11 ∼ S22.....센스엠프, L111 ∼ L224.....기록래치,
W1, WL.....워드선, PC, RPC.....예비충전신호,
DDC.....방전신호, TR.....비트선 센스엠프 접속신호,
SD, SC.....메모리셀 선택신호,
VWEL, VWE.....메모리셀 웰 전원및 전압,
BS11, BS12.....매입 소오스선, BD11, BD12.....매입 드레인선,
CS.....공통 소오스선, ABF.....어드레스 버퍼,
CLK.....제어신호 발생회로, DBF.....출력버퍼,
MA.....메인앰프.

Claims (28)

  1. 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 플로팅게이트를 가지고, 콘트롤게이트가 상기 워드선에 접속되고, 드레인이 상기 복수의 비트선의 각 비트선에 접속된 MOS 트랜지스터를 포함하는 복수의 메모리셀을 가지는 불휘발성 반도체 기억장치에 있어서,
    상기 복수의 비트선의 각 비트선에 접속된 래치회로와,
    상기 복수의 비트선의 각 비트선과 상기 래치회로 사이에 각각 접속된 복수의 제 1 스위치와,
    상기 복수의 비트선에 공통으로 접속된 센스앰프와,
    상기 복수의 비트선과 상기 센스앰프 사이에 설치되고, 상기 복수의 비트선의 각비트선에 접속된 복수의 제 2 스위치를 구비하고,
    상기 제 1 스위치의 각각은 상기 복수의 비트선 중 대응하는 비트선과 상기 래치회로 중 대응하는 래치회로 사이에 전도 경로를 가지는 트랜지스터를 포함하고,
    상기 복수의 메모리셀 중 선택된 메모리셀에서 데이타가 판독될 때, 상기 복수의 제 1 스위치는 비도통으로 되고, 상기 복수의 제 2 스위치 중 상기 선택된 메모리셀과 상기 센스앰프 사이의 제 2 스위치가 도통되며,
    상기 래치회로의 MOS 트랜지스터의 게이트 길이는 상기 센스앰프의 MOS 트랜지스터의 게이트 길이 보다도 짧은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 스위치의 각 스위치 내의 상기 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 불휘발성 반도체 기억장치,
  3. 제 2 항에 있어서,
    상기 래치회로 내의 데이타가 상기 복수의 메모리셀에 기록될 때, 상기 복수의 제 2 스위치는 비도통으로 되고, 상기 복수의 제 1 스위치가 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 플로팅게이트를 가지고, 콘트롤게이트가 상기 워드선에 접속되며, 드레인이 상기 복수의 비트선의 각 비트선에 접속된 MOS 트랜지스터를 포함하는 복수의 메모리셀을 가지는 불휘발성 반도체 기억장치에 있어서,
    상기 복수의 비트선의 기수(홀수)번째 각 비트선에 접속된 제 1 래치회로와,
    상기 복수의 비트선의 기수번째 비트선에 공통으로 접속된 제 1 센스앰프와,
    상기 복수의 비트선의 기수번째 각 비트선과 상기 제 1 센스앰프 사이에 각각 접속된 복수의 제 1 스위치와,
    상기 복수의 비트선의 우수(짝수)번째 각 비트선에 접속된 제 2 래치회로와,
    상기 복수의 비트선의 우수번째 비트선에 공통으로 접속된 제 2 센스앰프와,
    상기 복수의 비트선의 우수번째 각 비트선과 상기 제 2 센스앰프 사이에 각각 접속된 복수의 제 2 스위치를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제 4 항에 있어서,
    상기 복수의 비트선의 기수번째 각 비트선과 상기 제 1 래치회로 사이에 각각 접속된 복수의 제 3 스위치와,
    상기 복수의 비트선의 우수번째 각 비트선과 상기 제 2 래치회로 사이에 각각 접속된 복수의 제 4 스위치를 더 구비하고,
    상기 복수의 메모리셀 중 선택된 메모리셀에서 데이타가 판독될 때, 상기 복수의 제 3 및 제 4 스위치는 비도통으로 되고, 상기 복수의 제 1 및 제 2 스위치 중 상기 선택된 메모리셀과 상기 제 1 및 제 2 센스앰프 사이의 상기 제 1 및 제 2 스위치는 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 제 4 항에 있어서,
    상기 워드선은, 상기 제 1 래치회로와 상기 제 2 래치회로 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제 5 항에 있어서,
    상기 워드선은, 상기 제 1 래치회로와 상기 제 2 래치회로 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제 4 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제 5 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제 6 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제 7 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 비트선에 접속된 드레인과 플로팅게이트 및 콘트롤게이트를 가지는 MOS 트랜지스터를 포함하는 메모리셀을 구비하는 불휘발성 반도체 기억장치에 있어서, 상기 비트선 상에서 읽혀지는 메모리셀의 신호를 검출하고 증폭하기 위한 센스앰프와,
    소오스, 드레인 경로가 상기 비트선과 상기 센스앰프 사이에 설치된 전송 MOS 트랜지스터와,
    상기 센스앰프측의 상기 전송 MOS 트랜지스터의 소오스 또는 드레인을 제 1 전압으로 충전하는 제 1 충전수단과,
    상기 전송 MOS 트랜지스터의 게이트에 제 2 전압을 인가하는 전압 인가수단과,
    상기 전송 MOS 트랜지스터의 소오스 또는 드레인에 접속된 비트선을 상기 제 2 전압보다도 상기 전송 MOS 트랜지스터의 문턱치전압만큼 작은 제 3 전압으로 충전하는 제 2 충전수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제 12 항에 있어서,
    상기 전압 인가수단은, 상기 메모리셀의 상기 콘트롤게이트에 소정의 전압을 인가하는 것에 의해 상기 메모리셀을 활성화시키기 전에 상기 전송 MOS 트랜지스터의 게이트에 인가되는 전압을 상기 제 2 전압에서 제 4 전압으로 바꾸고, 상기 제 4 전압은 상기 제 3 전압과의 차이의 절대치가 상기 전송 MOS 트랜지스터의 문턱치 전압의 절대치보다 작도록 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 플로팅게이트를 가지고, 콘트롤게이트가 상기 워드선에 접속되며, 드레인이 상기 복수의 비트선의 각 비트선에 접속된 MOS 트랜지스터를 포함하는 복수의 메모리셀을 가지는 불휘발성 반도체 기억장치에 있어서,
    상기 복수의 비트선의 각 비트선에 접속된 래치회로와,
    상기 복수의 비트선에 공통으로 접속된 센스앰프와,
    상기 복수의 비트선의 각 비트선과 상기 센스앰프 사이에 각각 설치되고 상기 복수의 비트선에 접속된 복수의 제 1 스위치를 구비하고,
    상기 래치회로의 MOS 트랜지스터의 게이트 길이는 상기 센스앰프의 MOS 트랜지스터의 게이트 길이 보다도 짧은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제 14 항에 있어서,
    상기 복수의 비트선의 각 비트선과 상기 래치회로 사이에 각각 접속된 제 2 스위치를 더 구비하고,
    상기 복수의 메모리셀 중 선택된 메모리셀에서 데이타가 판독될 때, 상기 제 2 스위치는 비도통으로 되고, 상기 복수의 제 1 스위치 중 상기 선택된 메모리셀과 상기 센스앰프 사이의 제 1 스위치가 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제 15 항에 있어서,
    상기 래치회로내의 데이타가 상기 복수의 메모리셀에 기록될 때, 상기 복수의 제 1 스위치는 비도통으로 되고, 상기 제 2 스위치가 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 상기 비트선 및 워드선에 접속되는 복수의 메모리셀을 가지는 불휘발성 반도체 기억장치에 있어서,
    상기 복수의 비트선의 각 비트선에 접속된 래치회로와,
    상기 복수의 비트선의 각 비트선과 상기 래치회로 사이에 각각 접속된 복수의 제 1 스위치와,
    상기 복수의 비트선에 공통으로 접속된 센스앰프와,
    상기 복수의 비트선의 각 비트선과 상기 센스앰프 사이에 설치되고, 상기 복수의 비트선에 각각 접속된 복수의 제 2 스위치를 구비하고,
    상기 복수의 제 1 스위치의 각각은 상기 복수의 비트선 중 대응되는 비트선과 상기 래치회로 중 대응되는 래치회로 사이에 각각 전도 경로를 가지는 트랜지스터를 포함하고,
    상기 복수의 메모리셀 중 선택된 메모리셀에서 데이타가 판독될 때, 상기 복수의 제 1 스위치는 비도통으로 되고, 상기 선택된 메모리셀과 상기 센스앰프 사이의 제 2 스위치가 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제 17 항에 있어서,
    상기 래치회로내의 데이타가 상기 복수의 메모리셀에 기록될 때, 상기 제 2 스위치는 비도통으로 되고, 상기 복수의 제 1 스위치가 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  19. 워드선과, 상기 워드선과 교차하는 복수의 비트선과, 상기 비트선 및 상시 워드선에 접속된 복수의 메모리셀을 가지는 불휘발성 반도체 기억장치에 있어서,
    상기 복수의 비트선의 기수(홀수)번째 각 비트선에 접속된 제 1 래치회로와,
    상기 복수의 비트선의 기수번째 비트선에 공통으로 접속된 제 1 센스앰프와,
    상기 복수의 비트선의 기수번째 각 비트선과 상기 제 1 센스앰프 사이에 각각 접속된 복수의 제 1 스위치와,
    상기 복수의 비트선의 우수(짝수)번째 각 비트선에 접속된 제 2 래치회로와,
    상기 복수의 비트선의 우수번째 비트선에 공통으로 접속된 제 2 센스앰프와,
    상기 복수의 비트선의 우수번째 각 비트선과 상기 제 2 센스앰프 사이에 각각 접속된 복수의 제 2 스위치를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 제 19 항에 있어서,
    상기 복수의 비트선의 기수번째 각 비트선과 상기 제 1 래치회로 사이에 각각 접속된 복수의 제 3 스위치와,
    상기 복수의 비트선의 우수번째 각 비트선과 상기 제 2 래치회로 사이에 각각 접속된 복수의 제 4 스위치를 더 구비하고,
    상기 복수의 메모리셀 중 선택된 메모리셀에서 데이타가 판독될 때, 상기 복수의 제 3 및 제 4 스위치는 비도통으로 되고, 상기 복수의 제 1 및 제 2 스위치 중 상기 선택된 메모리셀과 제 1 및 제 2 센스앰프 사이의 상기 제 1 및 제 2 스위치는 도통되는 것을 특징으로 하는 불휘발성 반도체 기억장치,
  21. 제 19 항에 있어서,
    상기 워드선은, 상기 제 1 래치회로와 상기 제 2 래치회로 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  22. 제 20 항에 있어서,
    상기 워드선은, 상기 제 1 래치회로와 상기 제 2 래치회로 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  23. 제 19 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  24. 제 20 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  25. 제 21 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  26. 제 22 항에 있어서,
    상기 워드선은, 상기 제 1 센스앰프와 상기 제 2 센스앰프 사이에 설치된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  27. 비트선에 접속된 드레인과 플로팅게이트 및 콘트롤게이트를 가지는 MOS 트랜지스터를 포함하는 메모리셀을 구비하는 불휘발성 반도체 기억장치의 동작 방법에 있어서,
    상기 비트선 상에서 읽혀지는 메모리셀의 신호를 센스앰프로 검출하고 증폭하는 단계와,
    소오스, 드레인 경로가 상기 비트선과 상기 센스앰프 사이에 접속된 전송 MOS 트랜지스터에서 상기 센스앰프에 접속된 상기 전송 MOS 트랜지스터의 소오스 또는 드레인을 제 1 전압으로 충전하는 단계와,
    상기 전송 MOS 트랜지스터의 게이트에 제 2 전압을 인가하는 단계와,
    상기 비트선측의 상기 전송 MOS 트랜지스터의 소오스 또는 드레인에 접속된 상기 비트선을 상기 제 2 전압보다도 상기 전송 MOS 트랜지스터의 문턱치전압만큼 작은 제 3 전압으로 충전하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작 방법.
  28. 제 27 항에 있어서,
    상기 메모리셀의 상기 콘트롤게이트에 소정의 전압을 인가하는 것에 의해 메모리셀을 활성화시키기 전에 상기 전송 MOS 트랜지스터의 게이트에 인가되는 전압을 상기 제 2 전압에서 제 4 전압으로 바꾸는 단계를 더 구비하고, 상기 제 4 전압은 상기 제 3 전압과의 차이의 절대치가 상기 전송 MOS 트랜지스터의 문턱치전압의 절대치보다 작도록 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
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