JP7431766B2

JP7431766B2 - 分圧回路、負帰還回路、及びパワーオンリセット回路

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Publication number: JP7431766B2
Application number: JP2021028126A
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Inventors: 典朗松野; 真吾坂本
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Filing date: 2021-02-25
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Description

本発明は分圧回路、負帰還回路、及びパワーオンリセット回路に関する。

特許文献１には、シリコン薄膜等の半導体膜状に作成される、分圧回路を含む信号増幅装置が開示されている。特許文献１の図２１には、従来技術として、抵抗分圧回路を含む信号増幅回路が開示されている。

非特許文献１には、抵抗分圧回路を用いたパワーオンリセット回路の一般的な構成が開示されている。低消費電流のＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｌｅｒＵｎｉｔ）のスタンバイ電流は、トータルで１μＡ程度であり、１０％（０．１μＡ）程度を電源電圧（ＶＤＤ）モニタ用に使用することが考えられる。このような場合、電源電圧を３．３Ｖとすると、必要な抵抗値は３３ＭＯｈｍとなり、大きな回路面積が必要となる。

また、特許文献２には、容量分圧回路を含む昇圧回路、及び降圧回路が開示されている。容量分圧を用いる場合、定常的な消費電力はなく、抵抗分圧を行う場合と比べて、回路面積を小さくすることができる。容量分圧回路は、リーク電流によって出力電圧がドリフトするため、特許文献２では抵抗分圧回路を間欠的に動作させて、上記ドリフトを補正している。間欠動作であるため、抵抗分圧回路の消費電流の時間平均値は小さい。尚、間欠動作を行うためのクロックにより消費電流が加算されるが、軽微であると考えられる。

特許文献２に記載された技術を用いることで、抵抗分圧を用いた場合よりも回路面積や消費電力を小さくすることができる。しかし、分圧という単純な機能を実現するために要する消費電流、回路面積としては無視できないレベルであり、さらなる低消費電流化、低面積化が望まれている。

特開平８－３３５０５９号公報特許第３７７３７１８号公報

テキサス・インスツルメンツ、"LP3470 Tiny Power On Reset Circuit"、[online]、<URL；http://www.tij.co.jp/jp/lit/ds/symlink/lp3470.pdf>

パワーオンリセット回路、又はリテンションメモリ用のレギュレータなど、ＭＣＵのスタンバイ状態で動作する回路は、１０ｎＡオーダの消費電流で動作することが望ましいとされている。これらの回路には、信号モニタ用、若しくはフィードバック信号を生成するための分圧回路が必要である。１０ｎＡオーダの消費電流を実現するためには、抵抗分圧を用いた従来技術によると、回路面積を犠牲にするか、特殊なオプションプロセスを使用する必要があるという問題があった。

一方、特許文献２に記載の技術は、定常的な消費電流がない容量分圧回路を主として用いることで、低消費電流化と小型化を図っている。しかしながら、当該技術は、容量分圧回路で発生するドリフトを補正するために間欠動作する抵抗分圧回路を用いているため、依然として１０ｎＡオーダの消費電流を実現するためには、大きな回路面積を必要とするという問題がある。

また、特許文献２の図１に示された昇圧回路では、容量からのリーク電流は、主にスイッチＳＷ２で生じる。抵抗分圧回路を動作させない場合、スイッチＳＷ２の端子間電圧は分圧電圧と等しくなるため、リーク電流の発生は不可避である。このため、特許文献２に記載された技術によると、抵抗分圧回路の動作を高頻度化してリーク電流によるドリフトを補正するか、もしくはキャパシタＣ１及びＣ２の容量値を大きくすることによりリークによるドリフトを小さく抑える必要がある。しかし、前者は消費電流の増加につながり、後者は回路面積の増加につながるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、分圧回路は、入力電位と基準電位との間に直列に接続された第１の容量及び第２の容量と、前記第１の容量と前記第２の容量との間から分圧電圧を出力する出力ノードと、を含む第１の分圧部と、前記第１の容量及び第２の容量と略同一の静電容量比を有する第３の容量及び第４の容量と、第１スイッチと、前記第３容量に並列接続される第２スイッチと、前記第４容量に並列接続される第３スイッチとを有し、前記第３の容量、前記第４の容量、及び前記第１スイッチが直列に接続され、前記第１の分圧部に並列に接続される第２の分圧部と、前記出力ノードと、前記第３の容量と前記第４の容量の接続ノードと、の間に設けられた第４スイッチと、を備え、第１の期間において、前記第１スイッチが非導通に制御され、かつ、前記第２スイッチ及び第３スイッチが導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御され、前記第１の期間の後、第２の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御され、前記第２の期間の後、第３の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが導通状態に制御され、前記第３の期間の後、第４の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御される。

前記一実施の形態によれば、分圧回路の小型化、又は低消費電流化を実現できる。

実施の形態１にかかる分圧回路の構成を示す図である。分圧回路に入力される制御信号を示す図である。実施の形態１の変形例１にかかる分圧回路の構成例を示す図である。実施の形態１の変形例１にかかる分圧回路の構成例を示す図である。実施の形態１の変形例２にかかる分圧回路の構成例を示す図である。実施の形態１の変形例４にかかる分圧回路の構成例を示す図である。実施の形態１の変形例４にかかる分圧回路の構成例を示す図である。実施の形態１の変形例５にかかる分圧回路の構成例を示す図である。実施の形態１の変形例５にかかる分圧回路の構成例を示す図である。実施の形態１の変形例６にかかる分圧回路の構成例を示す図である。実施の形態１の変形例７にかかる分圧回路の構成例を示す図である。実施の形態１の変形例７にかかる分圧回路の構成例を示す図である。実施の形態１の変形例７にかかる分圧回路の構成例を示す図である。実施の形態１の変形例８にかかる分圧回路の構成例を示す図である。実施の形態２にかかる負帰還回路の構成例を示す図である。分圧回路に入力される制御信号を示す図である。実施の形態２の負帰還回路の構成例を示す図である。実施の形態３にかかるパワーオンリセット回路の構成を示す図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ－ｔｒａｎｓｉｔｏｒｙｃｏｍｐｕｔｅｒｒｅａｄａｂｌｅｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅｓｔｏｒａｇｅｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙｃｏｍｐｕｔｅｒｒｅａｄａｂｌｅｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

（実施の形態１）
実施の形態１にかかる分圧回路の構成について、図１を用いて説明する。図１は、分圧回路１０の構成を説明する図である。分圧回路１０は、キャパシタＣ１、キャパシタＣ２、及び電圧ノードｏｕｔｐｕｔを含む第１分圧部１１と、キャパシタＣ３、キャパシタＣ４、スイッチＳＷ１、スイッチＳＷ２、及びスイッチＳＷ３を含む第２分圧部１２と、スイッチＳＷ４とを備えている。分圧回路１０は、スイッチＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４の導通、非導通を制御するコントローラをさらに備えていてもよい。

第１分圧部１１は、キャパシタＣ１と、キャパシタＣ２と、出力ノードｏｕｔｐｕｔとを備えている。キャパシタＣ１は、第１の容量とも称される。キャパシタＣ２は、第２の容量とも称される。キャパシタＣ１及びキャパシタＣ２は、入力電位ｉｎｐｕｔと基準電位ＶＳＳとの間に直列に接続されている。出力ノードｏｕｔｐｕｔは、キャパシタＣ１とキャパシタＣ２との間から分圧電圧を出力する。つまり、分圧ノードｏｕｔｐｕｔは、入力電位ｉｎｐｕｔをキャパシタＣ１及びキャパシタＣ２の容量比で分圧した分圧電圧を出力する。キャパシタＣ１及びＣ２の静電容量は、所定の分圧比が得られるように選択されている。分圧電圧は、リークの為、時間とともにドリフトする。

第２分圧部１２は、キャパシタＣ３と、キャパシタＣ４と、スイッチＳＷ１と、スイッチＳＷ２と、スイッチＳＷ３とを備えている。スイッチＳＷ１は、第１スイッチとも称される。スイッチＳＷ２は、第２スイッチとも称される。スイッチＳＷ３は、第３スイッチとも称される。

スイッチＳＷ２は、キャパシタＣ３に並列に接続される。スイッチＳＷ３は、キャパシタＣ４に並列に接続される。スイッチＳＷ２を導通状態に制御すると、キャパシタＣ３に蓄積された電荷がリセット（放電）される。スイッチＳＷ３を導通状態に制御すると、キャパシタＣ４に蓄積された電荷がリセットされる。

キャパシタＣ３と、キャパシタＣ４と、スイッチＳＷ１とは直列に接続されており、第１分圧部１１（つまり、キャパシタＣ１及びＣ２）と並列に接続されている。スイッチＳＷ１は、図１に示すようにキャパシタＣ３とキャパシタＣ４との間に設けられてもよい。また、スイッチＳＷ１は、入力電位ｉｎｐｕｔとキャパシタＣ３との間や、基準電位ＶＳＳとキャパシタＣ４との間に設けられていてもよい。

キャパシタＣ３及びキャパシタＣ４の容量比は、キャパシタＣ１及びＣ２の容量比と略同一となっている。ここで、容量比は、完全に同一となっている必要はない。スイッチＳＷ２およびスイッチＳＷ３を非導通状態に制御した後、スイッチＳＷ１を導通状態に制御すると、キャパシタＣ３及びキャパシタＣ４が充電される。そして、キャパシタＣ３とキャパシタＣ４の接続ノードの電位は、第１分圧部１１の出力ノードｏｕｔｐｕｔの電位と略同一となる。

スイッチＳＷ４は、第１分圧部１１の出力ノードｏｕｔｐｕｔと、第２分圧部１２のキャパシタＣ３とキャパシタＣ４の接続ノードと、の間に設けられている。スイッチＳＷ４を導通状態に制御すると、第２分圧部１２を用いて、第１分圧部１１の出力電圧を補正することができる。

スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４の導通状態は、後述する期間Ｔ１、期間Ｔ２、期間Ｔ３、及び期間Ｔ４を繰り返すように制御される。期間Ｔ１は第１の期間とも称され、期間Ｔ２は第２の期間とも称され、期間Ｔ３は第３の期間とも称され、期間Ｔ４は第４の期間とも称される。

図２は、スイッチＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４を制御する制御信号φ１、φ２、及びφ３のタイミングチャートを示す図である。制御信号φ１は、スイッチＳＷ１を制御するための制御信号である。制御信号φ２は、スイッチＳＷ２及びＳＷ３を制御するための制御信号である。制御信号φ３は、スイッチＳＷ４を制御するための制御信号である。

制御信号φ１、φ２、及びφ３は、ＨｉｇｈレベルのときにスイッチＳＷ１、ＳＷ２、及びＳＷ３を導通状態に制御し、ＬｏｗレベルのときにスイッチＳＷ１、ＳＷ２、及びＳＷ３を非導通状態に制御するものとする。動作チャートには、期間Ｔ１、期間Ｔ２、期間Ｔ３、及び期間Ｔ４が含まれている。

期間Ｔ１において、制御信号φ１がＬｏｗレベルであり、制御信号φ２がＨｉｇｈレベルであり、制御信号φ３がＬｏｗレベルである。したがって、スイッチＳＷ１は非導通状態に制御され、かつ、スイッチＳＷ２及びスイッチＳＷ３は導通状態に制御され、かつ、スイッチＳＷ４は非導通状態に制御される。期間Ｔ１において、第２分圧部１２のキャパシタＣ３及びキャパシタＣ４の電荷が放電されている。

期間Ｔ１の後、期間Ｔ２において、制御信号φ１がＨｉｇｈレベルであり、制御信号φ２がＬｏｗレベルであり、制御信号φ３がＬｏｗレベルである。したがって、スイッチＳＷ１が導通状態に制御され、かつ、スイッチＳＷ２及びＳＷ３が非導通状態に制御され、かつ、スイッチＳＷ４が非導通状態に制御される。これにより、キャパシタＣ３及びＣ４が充電され、第２分圧部１２は、分圧電圧を生成する。

期間Ｔ２の後、期間Ｔ３において、制御信号φ１がＨｉｇｈレベルであり、制御信号φ２がＬｏｗレベルであり、制御信号φ３がＨｉｇｈレベルとなっている。したがって、スイッチＳＷ１が導通状態に制御され、かつ、スイッチＳＷ２及びＳＷ３が非導通状態に制御され、かつ、スイッチＳＷ４が導通状態に制御される。これにより、第１分圧部１１の出力電圧が、期間Ｔ２で生成した分圧電圧で補正される。

期間Ｔ３の後、期間Ｔ４において、制御信号φ１がＨｉｇｈレベルであり、制御信号φ２がＬｏｗレベルであり、制御信号φ３がＬｏｗレベルとなっている。したがって、スイッチＳＷ１が導通状態に制御され、かつ、スイッチＳＷ２及びＳＷ３が非導通状態に制御され、かつ、スイッチＳＷ４が非導通状態に制御される。これにより、第１分圧部１１の分圧電圧と、第２分圧部１２の分圧電圧とが、互いに独立に保たれた状態となる。期間Ｔ４の後、分圧回路１０の状態は、期間Ｔ１に戻る。

実施の形態１にかかる分圧回路によると、低消費電力と、小型化を両立させることができる。以下、効果を奏する理由について２つの観点から説明する。

効果を奏する理由の１つ目は、リセット用のスイッチＳＷ２及びＳＷ３における消費電流が小さいことである。ここで、キャパシタＣ３及びＣ４のリセットに伴う捨て電荷と、リセット頻度（周波数）との積が、分圧動作に伴う消費電流となる。以下では、キャパシタＣ３及びキャパシタＣ４の面積が十分小さく、容量値が０．２ｐＦである場合について検討する。ＶＤＤを３．３Ｖ、リセット頻度を１ｋＨｚと仮定すると、消費電流は（０．２ｐＦ／／０．２ｐＦ）＊３．３Ｖ＊１ｋＨｚ＝０．３３ｎＡと、十分小さい値になる。したがって、分圧回路１０によると、回路の小型化と、低消費電力とを両立できる。

効果を奏する理由の２つ目は、キャパシタＣ１及びＣ２からなる第１分圧部１１のリーク電流が小さいことである。動作の１サイクル（期間Ｔ１～Ｔ４）のうち、第１分圧部１１と第２分圧部１２とが独立に電圧を保持している期間Ｔ４が大きな割合を占めている。期間Ｔ４において、第１分圧部１１による分圧電圧と、第２分圧部１２の分圧電圧との間には、リークの違いによる僅かな電位差のみが存在している。したがって、期間Ｔ４において非導通状態に制御されているスイッチＳＷ４のリーク電流が小さく抑えられ、キャパシタＣ１及びＣ２の電荷をより長い間保持することが可能となる。このことを利用して電圧ドリフトの補正頻度を下げることにより、分圧回路１０は、消費電流を小さくすることができる。また、要求される電圧ドリフトの基準を満たすように補正頻度を設定した上で、より小型のキャパシタＣ１、Ｃ２、Ｃ３及びＣ４を用いることにより、回路の小型化、及び低消費電流化を図ることができる。

（変形例１）
実施形態１の変形例１にかかる分圧回路について、図３及び図４を用いて説明する。変形例１にかかる分圧回路１０は、キャパシタＣ１及びキャパシタＣ２を、面積を小さくすることができるＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）容量としている。ＭＯＳ容量は、ＭＯＳトランジスタで構成された容量である。また、変形例１にかかる分圧回路は、キャパシタＣ３及びＣ４を、精度が良く容量のバイアス依存性が小さくＭＯＭ（ＭｅｔａｌＯｘｉｄｅＭｅｔａｌ）容量とする。

キャパシタＣ１及びＣ２は、図３に示すように両方がｎＭＯＳ容量であってもよく、図４に示すように両方がｐＭＯＳ容量であってもよい。図３では、キャパシタＣ１はｎＭＯＳトランジスタＭＮ１で構成されており、キャパシタＣ２はｎＭＯＳトランジスタＭＮ２で構成されている。図４では、キャパシタＣ１はｐＭＯＳトランジスタＭＰ２で構成されており、キャパシタＣ２はｐＭＯＳトランジスタＭＰ１で構成されている。

キャパシタＣ１及びＣ２の容量比のばらつきによる分圧比の誤差は、キャパシタＣ３及びＣ４による補正動作により抑えられる。一方で、キャパシタＣ３及びＣ４の容量比のばらつきは、分圧比の精度に直結するため、小さいことが望ましい。また、リセット状態から充電を行うため、容量値のバイアス依存性が小さいことが求められる。

変形例１にかかる分圧回路１０は、キャパシタＣ１及びＣ２をＭＯＳ容量とし、キャパシタＣ３及びＣ４をＭＯＭ容量とすることにより、分圧比の正確さを保ちつつ、回路面積を小さくすることができる。

（変形例２）
実施の形態１の変形例２にかかる分圧回路について、図５を用いて説明する。変形例２にかかる分圧回路１０は、変形例１にかかる構成において、ＭＯＳ容量の一方をｎＭＯＳ容量、他方をｐＭＯＳ容量としたものである。図５を参照すると、キャパシタＣ１はｐＭＯＳトランジスタＭＰ１で構成されたｐＭＯＳ容量であり、キャパシタＣ２はｎＭＯＳトランジスタＭＮ１で構成されたｎＭＯＳ容量である。出力ノードｏｕｔｐｕｔは、ｐＭＯＳトランジスタＭＰ１のゲートと、ｎＭＯＳトランジスタＮＭ１のゲートとが接続されたノードである。

変形例２にかかる分圧回路では、出力ノードｏｕｔｐｕｔが、ＭＯＳトランジスタの拡散層と接続されないので、ＭＯＳ容量における電荷のリークが抑制される。リークの抑制により容量値を低くし、あるいは補正頻度を減らすことができるため、分圧回路１０は、低消費電力化と回路の小型化を実現できる。

（変形例３）
変形例３にかかる分圧回路１０は、変形例１及び２にかかる構成において、ＭＯＳ容量とＭＯＭ容量とをチップ上で重ねて配置するものである。これにより、分圧回路１０は、回路面積を削減することができる。

具体的には、例えば、チップの配線層のうち、下から数えた第１層、及び第２層でＭＯＳ容量に関する配線を形成する。そして、第３層以上の層で、ＭＯＭ容量に関する配線を形成する。ＭＯＳ容量に関する配線の形成領域と、ＭＯＭ容量に関する配線の形成領域とをオーバーラップさせることにより、分圧回路１０は、回路面積を小さくすることができる。

（変形例４）
実施形態１の変形例４にかかる分圧回路について、図６及び図７を用いて説明する。変形例４にかかる分圧回路１０は、変形例２においてスイッチＳＷ１～ＳＷ４をＭＯＳトランジスタで実現した構成である。

各スイッチの構成は、動作時の電位や素子特性を鑑みて決定することができる。図６及び図７では、スイッチＳＷ１はｐＭＯＳトランジスタＭＰ３で構成されており、スイッチＳＷ２はｐＭＯＳトランジスタＭＰ４で構成されており、スイッチＳＷ３はｎＭＯＳトランジスタＭＮ４で構成されている。スイッチＳＷ４は、図６ではｐＭＯＳトランジスタＭＰ５で構成されており、図７ではｐＭＯＳトランジスタＭＰ５とｎＭＯＳトランジスタＭＮ５をパラレル（並列）に接続したもので構成されている。

各スイッチを構成するトランジスタのゲートには、当該スイッチがｎＭＯＳトランジスタであれば、図２に示した制御信号φ１～φ３のうち、対応するものが入力される。当該スイッチがｐＭＯＳトランジスタであれば、トランジスタのゲートには、制御信号φ１～φ３の相補であるφ１Ｂ～φ３Ｂのうち、対応するものが入力される。

（変形例５）
実施の形態１の変形例５にかかる分圧回路について、図８及び図９を用いて説明する。変形例５にかかる分圧回路１０は、図１に示した構成、変形例１の構成、変形例２の構成を基に、キャパシタＣ１及びＣ２のそれぞれを、２つのキャパシタに分割し、分割されたキャパシタの間にスイッチＳＷ５を配置するものである。図８に示す構成は、図１に示す構成を基にしたものである。図９に示す構成は、変形例２の構成を基にしたものである。スイッチＳＷ５は、制御信号φ３を用いて制御される。

キャパシタＣ３及びＣ４は、電荷をリセットするためにスイッチＳＷ２、又はＳＷ３が並列に接続されている。したがって、スイッチが接続されていないキャパシタＣ１１及びＣ２１の方が、キャパシタＣ３及びＣ４よりも電荷のリークが少ない。上述した期間Ｔ４において非導通（オフ）状態に制御されるスイッチＳＷ５の端子間には、キャパシタＣ１１とキャパシタＣ２１の接続ノードの電圧のドリフト分と、キャパシタＣ１２とキャパシタＣ２２の接続点の電圧のドリフト分と、の差分しかかからない。したがって、キャパシタＣ１２及びキャパシタＣ２２における電荷のリークはさらに小さく、分圧回路１０は、出力される分圧電圧のドリフトをより小さくすることができる。

（変形例６）
実施の形態１の変形例６にかかる分圧回路について、図１０を用いて説明する。変形例６にかかる分圧回路は、図１に示した構成、変形例１の構成、変形例２の構成を基に、Ｃ１をＣ１１～Ｃ１ｎにｎ分割し、Ｃ２をＣ２１～Ｃ２ｎにｎ分割し、隣接する番号を持つ容量の間に、スイッチＳＷ５～ＳＷ（ｎ＋３）を配置したものである。スイッチＳＷ５～ＳＷ（ｎ＋３）は、制御信号φ３を用いて制御される。キャパシタＣ１及びＣ２のそれぞれは、並列接続されたｎ個（ｎは２以上の整数）の容量で構成される。

図１０は、Ｃ１及びＣ２をそれぞれ４分割したものである。キャパシタＣ１１、Ｃ１２、Ｃ１３、及びＣ１４は、キャパシタＣ１を４分割したものであり、それぞれｐＭＯＳトランジスタＭＰ８、ＭＰ７、ＭＰ６、ＭＰ１で構成されている。キャパシタＣ２１、Ｃ２２、Ｃ２３、及びＣ２４は、キャパシタＣ２を４分割したものであり、それぞれｎＭＯＳトランジスタＭＮ８、ＭＮ７、ＭＮ６、及びＭＮ１で構成されている。

キャパシタＣ１１～Ｃ１４と、キャパシタＣ２１～Ｃ２４とを接続するノードのそれぞれは、隣接するノードとスイッチＳＷ５、スイッチＳＷ６、又はスイッチＳＷ７を介して接続されている。スイッチＳＷ５～ＳＷ７の導通状態は、スイッチＳＷ４と同じ状態に制御される。

最適なｎを選択することにより、変形例６にかかる分圧回路は、変形例５で述べた効果をさらに強調することができる。

（変形例７）
実施の形態１の変形例７にかかる分圧回路について、図１１～図１３を用いて説明する。変形例７にかかる分圧回路は、スイッチＳＷ１の配置（挿入）箇所や、スイッチＳＷ４のキャパシタＣ３及びＣ４側の接続箇所を、図１に示した構成から変化させたものである。上記挿入箇所や接続箇所は、自由度があり、設計事項である。

スイッチＳＷ１は、図１１に示すように入力電位ｉｎｐｕｔとキャパシタＣ３の間に配置されていてもよく、図１２に示すようにキャパシタＣ４と基準電位ＶＳＳの間に配置されていてもよく、図１３に示すように、キャパシタＣ３とＣ４の間に配置されていてもよい。スイッチＳＷ４の一端は、図１に示すようにキャパシタＣ４側に接続されていてもよく、図１３に示すようにキャパシタＣ３側に接続されていてもよい。

（変形例８）
実施の形態１の変形例８にかかる分圧回路について、図１４を用いて説明する。図１、及び変形例においてＶＳＳ基準で動作する構成を示したが、分圧回路１０は、ＶＤＤ基準で動作してもよい。また、分圧回路１０は、ＶＤＤや、ＶＳＳ以外の固定電位を基準として動作してもよい。図１４は、ＶＤＤ基準で動作する分圧回路を示す図である。

（実施の形態２）
図１５は、実施の形態１にかかる分圧回路を用いた負帰還回路１００の構成を示す構成図である。なお、実施の形態２の説明において、実施の形態１と同等の構成要素については実施の形態１と同じ符号を付して説明を省略する。実施の形態２にかかる負帰還回路１００は、実施の形態１にかかる分圧回路１０と、コントローラ２０と、オペアンプ３０とを備えている。オペアンプ３０は、比較アンプとも称される。

オペアンプ３０の出力ｏｕｔｐｕｔ１が、入力電位（入力電圧）ｉｎｐｕｔとして分圧回路１０に入力されている。分圧回路１０は、入力された電圧を分圧する。そして、分圧回路１０による分圧電圧が、オペアンプ３０の負入力端子（マイナス入力）に入力（帰還）される。コントローラ２０は、クロック源４０が生成するクロックから、上述した制御信号φ１、φ２、及びφ３を生成する。

図１６は、クロックＣＬＫと、制御信号φ１～φ３の波形とを例示するタイミングチャートである。クロックＣＬＫの３２サイクルが動作の１周期に対応している。クロックＣＬＫに表記の１～３２の数字はクロック数を表している。クロック１は、上述した期間Ｔ１に対応している。クロック４は、上述した期間Ｔ２に対応している。クロック５は、上述した期間Ｔ３に対応している。クロック６～３２は、上述した期間Ｔ４に対応している。

図１６では、複数のスイッチが同時に切り替わることによる貫通電流を防止するために、期間Ｔ１と期間Ｔ２の間、及び期間Ｔ４と期間Ｔ１の間のそれぞれに、デッドタイム（クロック３とクロック１）が設けられている。

負帰還回路１００の更に具体的な実施例としては、ＬＤＯ（ＬｏｗＤｒｏｐｏｕｔ）、及びレギュレータが挙げられる。クロック源４０は、例えば、３２ｋＨｚのＬＯＣＯ（Ｌｏｗ－ＳｐｅｅｄＯｎ－ＣｈｉｐＯｓｃｉｌｌａｔｏｒ）であってもよい。

図１７は、図１５に示した構成の変形例であり、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）５０が追加されている。分圧回路１０は、分圧電圧のドリフトを間欠的に補正しているため、これに同期した出力電圧の揺れが不可避である。分圧回路１０の出力ｏｕｔｐｕｔは、ＬＰＦ５０を介してオペアンプ３０のマイナス入力に入力される。これにより、負帰還回路１００は、補正と同期した、出力電圧の揺れを低減することができる。

実施の形態２にかかる負帰還回路は、実施の形態１にかかる分圧回路と同様に、回路の低消費電力化、又は小型化を実現できる。

（実施の形態３）
図１８は、分圧回路１０を用いたパワーオンリセット回路１００ａの構成を示す構成図である。なお、実施の形態３の説明において、実施の形態１又は２と同等の構成要素については同じ符号を付して説明を省略する。実施の形態３にかかるパワーオンリセット回路１００ａは、分圧回路１０と、コントローラ２０と、コンパレータ６０とを備えている。

分圧回路１０は、電源電圧ＶＤＤを分圧して、分圧電圧としてコンパレータ６０に入力する。コンパレータ６０は、分圧回路１０から入力された分圧電圧と、基準電圧（ｒｅｆｅｒｅｎｃｅｖｏｌｔａｇｅ）とを比較し、比較結果に応じてリセット信号ＲＳＴＢを生成する。

分圧回路１０が容量電圧のドリフトを間欠的に補正するため、これに同期した、パワーオンリセット回路１００ａの出力電圧の揺れが不可避である。コンパレータ６０は、この揺れによるリセット信号ＲＳＴＢのチャタリングを防止するために、ヒステリシス特性を有していてもよい。

実施の形態３にかかるパワーオンリセット回路は、実施の形態１にかかる分圧回路と同様に、回路の低消費電力化、又は小型化を実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記の実施の形態に係る分圧回路では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

Ｃ１～Ｃ４、Ｃ１１～Ｃ１４、Ｃ２１～Ｃ２４キャパシタ
ＳＷ１～ＳＷ４、ＳＷ５～ＳＷ７スイッチ
１０分圧回路
１１第１分圧部
１２第２分圧部
２０コントローラ
３０オペアンプ
４０クロック源
５０ＬＰＦ
６０コンパレータ
１００負帰還回路
１００ａパワーオンリセット回路

Claims

入力電位と基準電位との間に直列に接続された第１の容量及び第２の容量と、前記第１の容量と前記第２の容量との間から分圧電圧を出力する出力ノードと、を含む第１の分圧部と、
前記第１の容量及び第２の容量と略同一の静電容量比を有する第３の容量及び第４の容量と、第１スイッチと、前記第３の容量に並列接続される第２スイッチと、前記第４の容量に並列接続される第３スイッチとを有し、前記第３の容量、前記第４の容量、及び前記第１スイッチが直列に接続され、前記第１の分圧部に並列に接続される第２の分圧部と、
前記出力ノードと、前記第３の容量と前記第４の容量の接続ノードと、の間に設けられた第４スイッチと、
を備え、
第１の期間において、前記第１スイッチが非導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御され、
前記第１の期間の後、第２の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御され、
前記第２の期間の後、第３の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが導通状態に制御され、
前記第３の期間の後、第４の期間において、前記第１スイッチが導通状態に制御され、かつ、前記第２スイッチ及び第３スイッチが非導通状態に制御され、かつ、前記第４スイッチが非導通状態に制御される、
分圧回路。
前記第１及び第２の容量のそれぞれは、並列接続されたｎ（ｎは２以上の整数）個の容量で構成され、
前記第１の容量を構成するｎ個の容量と、前記第２の容量を構成するｎ個の容量と、を接続するｎ個のノードのそれぞれは、隣接するノードとスイッチを介して接続されており、
前記スイッチの導通状態は、前記第４スイッチと同じ状態に制御される、
請求項１に記載の分圧回路。
前記第１の容量及び第２の容量は、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｉｌｉｃｏｎ）トランジスタで構成されたＭＯＳ容量である、請求項１に記載の分圧回路。
前記第１の容量は第１導電型のＭＯＳトランジスタで構成されたＭＯＳ容量であり、前記第２の容量は前記第１導電型とは反対導電型である第２導電型のＭＯＳトランジスタで構成されたＭＯＳ容量であり、
前記出力ノードは、前記第１導電型のＭＯＳトランジスタのゲートと前記第２導電型のＭＯＳトランジスタのゲートとが接続されたノードである、
請求項３に記載の分圧回路。
前記第３の容量及び前記第４の容量は、ＭＯＭ（ＭｅｔａｌＯｘｉｄｅＭｅｔａｌ）容量である、
請求項３に記載の分圧回路。
請求項１に記載の分圧回路と、オペアンプとを備え、
前記オペアンプの出力電圧が、前記入力電位として前記分圧回路に入力され、前記分圧回路による分圧電圧が、前記オペアンプの負入力端子に入力される、
負帰還回路。
請求項１に記載の分圧回路と、コンパレータとを備え、
前記分圧回路は、電源電圧を分圧して分圧電圧として出力し、
前記コンパレータは、前記分圧電圧と基準電圧とを比較し、比較結果に応じてリセット信号を生成する、
パワーオンリセット回路。