JP6232464B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP6232464B2
JP6232464B2 JP2016084337A JP2016084337A JP6232464B2 JP 6232464 B2 JP6232464 B2 JP 6232464B2 JP 2016084337 A JP2016084337 A JP 2016084337A JP 2016084337 A JP2016084337 A JP 2016084337A JP 6232464 B2 JP6232464 B2 JP 6232464B2
Authority
JP
Japan
Prior art keywords
electrode
side wall
capacitor
insulating film
capacitive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016084337A
Other languages
English (en)
Other versions
JP2017195270A (ja
JP2017195270A5 (ja
Inventor
野田　敏史
敏史 野田
谷口　泰弘
泰弘 谷口
秀男 葛西
秀男 葛西
貴文 加藤
貴文 加藤
泰彦 川嶋
泰彦 川嶋
福夫 大和田
福夫 大和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Floadia Corp
Original Assignee
Floadia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Floadia Corp filed Critical Floadia Corp
Priority to JP2016084337A priority Critical patent/JP6232464B2/ja
Priority to TW105136791A priority patent/TWI636554B/zh
Priority to PCT/JP2017/014766 priority patent/WO2017183511A1/ja
Priority to CN201780001846.9A priority patent/CN109075171B/zh
Priority to SG11201801387TA priority patent/SG11201801387TA/en
Priority to KR1020177037522A priority patent/KR102282200B1/ko
Priority to EP17785850.3A priority patent/EP3355354B1/en
Publication of JP2017195270A publication Critical patent/JP2017195270A/ja
Application granted granted Critical
Publication of JP6232464B2 publication Critical patent/JP6232464B2/ja
Publication of JP2017195270A5 publication Critical patent/JP2017195270A5/ja
Priority to IL257640A priority patent/IL257640B/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、不揮発性半導体記憶装置に関する。
従来、不揮発性半導体記憶装置として、メモリゲート構造体に電荷蓄積層を有したメモリセルが行列状に配置された不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置では、メモリセルの電荷蓄積層に電荷を注入することでデータが書き込まれ、一方、当該電荷蓄積層内の電荷を引き抜くことでデータが消去され得る。
実際上、メモリセルの電荷蓄積層に電荷を注入する場合には、メモリゲート構造体のチャネル層に低電圧のビット電圧を印加するとともに、メモリゲート電極に高電圧の電荷蓄積ゲート電圧を印加し、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
このような不揮発性半導体記憶装置には、メモリセルに印加する高電圧の電荷蓄積ゲート電圧を生成するチャージポンプ回路が設けられた構成が知られている。基本的なチャージポンプ回路としては、ディクソン型のチャージポンプ回路が知られている。図１０は、例えば4段のディクソン型のチャージポンプ回路100の回路図である。
実際上、ディクソン型のチャージポンプ回路100は、入力電極と出力電極との間に、複数のPN接合ダイオードD101,D102,D103,D104,D105が直列接続された構成を有しており、PN接合ダイオードD101,D102,D103,D104のカソードに、それぞれ容量素子C101,C102,C103,C104の一端が接続されている。奇数段の容量素子C101,C103の他端には第1クロックφ1の電圧が印加され、偶数段の容量素子C102,C104の他端には第1クロックφ1と逆位相の第2クロックφ2の電圧が印加され得る。容量素子C101,C103と、容量素子C102,C104とには、図１１に示すように、それぞれ互いに逆位相である第1クロックφ1および第2クロックφ2のハイレベルとローレベルの電圧が交互に印加される。なお、図１１において、V1は入力電極から入力される一定の入力電圧を示し、V2は出力電極から出力される出力電圧を示す。
チャージポンプ回路100は、容量素子C101,C102,C103,C104が第1クロックφ1および第2クロックφ2のハイレベルおよびローレベルの電圧変化のタイミングで電荷の充放電を繰り返し、第1クロックφ1および第2クロックφ2の振幅の電圧に、容量素子C101,C102,C103,C104の段数に相当する数を乗じて得られた電圧を出力電圧V2として出力電極から出力する。このようにしてチャージポンプ回路100は、昇圧した出力電圧V2を生成できる。
このようなチャージポンプ回路100では、耐圧特性が良好で、かつ容量特性が安定した容量素子C101,C102,C103,C104が必要となる。ここで例えば、特許文献1には、メモリセルを製造するプロセスを利用して、メモリセルと同時に容量素子を形成する製造方法が開示されている。具体的に特許文献1では、コントロールゲート電極とメモリゲート電極とを有する電荷蓄積型のメモリセルを製造するプロセスを利用して、当該メモリセルの駆動回路に用いる容量素子を形成する技術が開示されている。
特許文献1では、コントロールゲート電極を形成した後に、酸化シリコン膜と、電荷蓄積層になる窒化シリコン膜と、酸化シリコン膜とが積層したONO膜を、メモリセル形成領域と容量素子形成領域とに形成し、メモリセル形成領域におけるONO膜上の所定位置にメモリゲート電極を形成している。特許文献1では、メモリセルにおいて電荷蓄積を行わせるONO膜の一部を容量素子形成領域に残存させ、容量素子における容量絶縁膜として当該ONO膜を用いている。
特開2014-229844号公報
しかしながら、容量絶縁膜として用いるONO膜は、メモリセルの書き込み動作、読み出し動作および消去動作に着目して膜質や膜厚が最適化されているため、容量絶縁膜として用い、高電圧が持続的に印加された場合の耐圧特性が不十分であるという問題がある。特に、図１１に示したディクソン型のチャージポンプ回路では、例えば最終段の容量素子で高電圧の電荷蓄積ゲート電圧が生成されるため、最終段に配置された容量素子の容量絶縁膜に継続的に高電圧の電荷蓄積ゲート電圧が印加される。そのため、従来のチャージポンプ回路100においてONO膜を容量絶縁膜として用いた場合には、容量絶縁膜の耐圧が十分でないという問題があった。
また、容量絶縁膜としてONO膜を用いた場合には、高電圧が印加されることにより、容量電極から容量絶縁膜内の窒化シリコン膜にキャリアが注入されてしまい、容量特性が不安定になってしまうという問題もあった。
そのため、このような問題を回避するために、チャージポンプ回路に設けた複数の容量素子を前段側と後段側とに分け、前段側にある複数の容量素子と、後段側にある複数の容量素子とに別の電源をそれぞれ設けることも考えられている。しかしながら、このようなチャージポンプ回路を備えた不揮発性半導体記憶装置では、前段側にある複数の容量素子と、後段側にある複数の容量素子とにそれぞれ別の電圧を印加する複数の電源を設ける分だけ構成が複雑化してしまい、小型化が図れないという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、容量素子の耐圧特性を向上させつつ、容量特性を安定化させることができ、また小型化を図り得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の不揮発性半導体記憶装置は、半導体基板上に設けられたメモリセルと、前記半導体基板に形成された絶縁層上に設けられたチャージポンプ回路とを備えた不揮発性半導体記憶装置であって、前記メモリセルは、下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層されたメモリゲート構造体と、前記メモリゲート構造体の一方の側面に沿って設けられ、絶縁材料でなる一の側壁スペーサと、前記メモリゲート構造体の他方の側面に沿って設けられ、前記絶縁材料でなる他の側壁スペーサと、第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記一の側壁スペーサに沿って形成された第1選択ゲート構造体と、第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記他の側壁スペーサに沿って形成された第2選択ゲート構造体と、前記第1選択ゲート構造体と隣接した前記半導体基板表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、前記第2選択ゲート構造体と隣接した前記半導体基板表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、前記チャージポンプ回路は、複数の容量素子が設けられており、各前記容量素子には、容量電極と容量側壁電極との間に、前記一の側壁スペーサおよび前記他の側壁スペーサと同一層でなる容量側壁絶縁膜が設けられていることを特徴とする。
本発明では、メモリセルと同じ半導体基板上に設けられるチャージポンプ回路の容量素子の容量側壁絶縁膜に、メモリセルの側壁スペーサと同じ膜を用いた。メモリセルの側壁スペーサは、耐圧に着目して膜質や膜厚を調整し得るため、チャージポンプ回路の容量素子の容量側壁絶縁膜として用いた場合に、容量素子の耐圧特性を向上しつつ、容量特性を安定化させることができる。また、容量素子に印加される電圧を低電圧に抑えるための電源も不要となるので、その分、構成も簡素化し得、小型化を図り得る。
本発明による不揮発性半導体記憶装置の構成を示す断面図である。 2個の容量素子を備えたチャージポンプ回路の回路構成を示す回路図である。 2個の容量素子を備えたチャージポンプ回路の平面レイアウトを示す概略図である。 図３のＢ−Ｂ´部分における断面構成を示す概略図である。 4個の容量素子を備えたチャージポンプ回路の平面レイアウトを示す概略図である。 他の実施の形態による不揮発性半導体記憶装置の構成を示す断面図である。 フィン部を備えた不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 図８Ａは、図７のＤ−Ｄ´部分における断面構成を示す概略図であり、図８Ｂは、図７のＥ−Ｅ´部分における断面構成を示す概略図である。 図７のＦ−Ｆ´部分における断面構成を示す概略図である。 従来のチャージポンプ回路の回路構成を示す回路図である。 チャージポンプ回路に印加される入力電圧V1と、第1クロックφ1および第2クロックφ2の各電圧と、出力電圧V2との関係を示すタイミングチャートである。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．本発明の不揮発性半導体記憶装置の構成＞
１−１．メモリセルについて
１−１−１．書き込み選択メモリセルの動作
１−１−２．書き込み非選択メモリセルの動作
１−１−３．読み出しメモリセルの動作
１−１−４．消去メモリセルの動作
１−２．チャージポンプ回路について
＜２．作用および効果＞
＜３．4個の容量素子を備えたチャージポンプ回路について＞
＜４．他の実施の形態による不揮発性半導体記憶装置について＞
＜５．フィン部を備えた不揮発性半導体記憶装置について＞
＜６．その他＞
（１）本発明の不揮発性半導体記憶装置の構成
図１に示すように、不揮発性半導体記憶装置1には、メモリセル2と、チャージポンプ回路4とが同じ半導体基板S1上に形成されており、例えばチャージポンプ回路4で入力電圧を昇圧して得られた電圧を、メモリセル2のメモリゲート電極MGに印加し得る。なお、図１では、1つのメモリセル2を図示しているが、実際には複数のメモリセル2が行方向および列方向に配置されており、行列状に配置されたメモリセル2でメモリセルアレイを構成する。
（１−１）メモリセルについて
メモリセル2は、例えばP型の半導体基板S1上に、N型のメモリトランジスタMTを形成するメモリゲート構造体5と、N型MOS（Metal-Oxide-Semiconductor）の第1選択トランジスタT1を形成する第1選択ゲート構造体6と、同じくN型MOSの第2選択トランジスタT2を形成する第2選択ゲート構造体7とが形成されている。
半導体基板S1の表面には、所定距離を設けてドレイン領域8aとソース領域8bとが形成されており、これらドレイン領域8aおよびソース領域8b間に第1選択ゲート構造体6、メモリゲート構造体5、および第2選択ゲート構造体7が配置されている。第1選択ゲート構造体6と隣接した半導体基板S1表面に形成されたドレイン領域8aには、ビット線BLが接続されており、当該ビット線BLに印加されたビット電圧が印加され得る。また、第2選択ゲート構造体7と隣接した半導体基板S1表面に形成されたソース領域8bには、ソース線SLが接続されており、当該ソース線SLに印加されたソース電圧が印加され得る。
メモリゲート構造体5は、ドレイン領域8aおよびソース領域8b間の半導体基板S1上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部メモリゲート絶縁膜10を介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、下部メモリゲート絶縁膜10と同じ絶縁材料でなる上部メモリゲート絶縁膜11を介してメモリゲート電極MGを有している。このようにメモリゲート構造体5は、下部メモリゲート絶縁膜10および上部メモリゲート絶縁膜11によって、電荷蓄積層ECが半導体基板S1およびメモリゲート電極MGから絶縁された構成を有する。
メモリゲート電極MGは、例えばポリシリコン等の導電材料により形成されており、例えば後述するチャージポンプ回路4で昇圧された電荷蓄積ゲート電圧がメモリゲート線MLを介して印加され得る。メモリゲート構造体5には、例えば酸化シリコン（SiO、SiO2）等の絶縁材料でなる壁状の側壁スペーサ13aが一の側壁に沿って形成されており、当該側壁スペーサ13aを介して第1選択ゲート構造体6が隣接されている。メモリゲート構造体5と第1選択ゲート構造体6との間に形成された側壁スペーサ13aは、所定の膜厚により形成されており、メモリゲート構造体5のメモリゲート電極MGと、第1選択ゲート構造体6の第1選択ゲート電極DGとを絶縁し得るようになされている。
ここで、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離が5[nm]未満のときには、メモリゲート電極MGや第1選択ゲート電極DGに所定電圧が印加された際、側壁スペーサ13aに耐圧不良が生じる恐れがある。一方、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間で半導体基板S1（例えば、表面から50［nm］までの領域（表面領域））での抵抗が上がり、データ読み出し時に、メモリゲート構造体5および第1選択ゲート構造体6間で読み出し電流が流れ難くなる。
よって、この実施の形態の場合、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離は、5[nm]以上40[nm]以下に形成されていることが望ましく、側壁スペーサ13aの膜厚も5[nm]以上40[nm]以下に形成されることが望ましい。
第1選択ゲート構造体6には、側壁スペーサ13aとドレイン領域8a間の半導体基板S1上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第1選択ゲート絶縁膜12aが設けられた構成を有している。なお、この場合、第1選択ゲート絶縁膜12aは、側壁スペーサ13a,13bとは別の製造工程で形成されており、その膜厚が側壁スペーサ13a,13bの膜厚よりも小さく形成されている。
これに加えて、この第1選択ゲート構造体6には、ポリシリコン等の導電材料でなる第1選択ゲート電極DGが第1選択ゲート絶縁膜12a上に形成されており、第1選択ゲート線DLから第1選択ゲート電極DGに所定の電圧が印加され得る。
一方、メモリゲート構造体5の他の側壁にも、酸化シリコン（SiO、SiO2）等の絶縁材料でなる壁状の側壁スペーサ13bが形成されており、当該側壁スペーサ13bを介して第2選択ゲート構造体7が隣接されている。メモリゲート構造体5と第2選択ゲート構造体7との間に形成された他の側壁スペーサ13bも、所定の膜厚により形成されており、メモリゲート構造体5のメモリゲート電極MGと、第2選択ゲート構造体7の第2選択ゲート電極SGとを絶縁し得るようになされている。
ここで、メモリゲート電極MGおよび第2選択ゲート電極SG間でも、上述したメモリゲート電極MGおよび第1選択ゲート電極DG間と同様に、側壁スペーサ13bにおける耐圧不良の問題や、メモリゲート構造体5および第2選択ゲート構造体7間での読み出し電流低下の不具合が生じる恐れがあるため、5[nm]以上40[nm]以下の距離に形成されていることが望ましい。よって、この実施の形態の場合、メモリゲート電極MGおよび第2選択ゲート電極SG間に設けた側壁スペーサ13bの膜厚も、5[nm]以上40[nm]以下に形成されることが望ましい。
第2選択ゲート構造体7には、側壁スペーサ13bとソース領域8b間の半導体基板S1上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第2選択ゲート絶縁膜12bが設けられた構成を有している。なお、この場合、第2選択ゲート絶縁膜12bは、側壁スペーサ13a,13bとは別の製造工程で形成されており、その膜厚が側壁スペーサ13a,13bの膜厚よりも小さく形成されている。
これに加えて、この第2選択ゲート構造体7には、ポリシリコン等の導電材料でなる第2選択ゲート電極SGが第2選択ゲート絶縁膜12b上に形成されており、第2選択ゲート線SGLから第2選択ゲート電極SGに所定の電圧が印加され得る。
ここで、メモリセル2に設けられた側壁スペーサ13a,13bは、CVD（chemical vapor deposition）法により形成されており、ポリシリコンを熱酸化することにより形成された酸化膜に比して膜質が良好で耐圧が高く、さらにポリシリコンの熱酸化による消費を考慮せずに自由度が高い膜厚設計が可能となる。
また、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜12a、および第2選択ゲート絶縁膜12bの膜厚や膜質は、メモリセル2の書き込み動作、読み出し動作、および消去動作を最適化するために制約される。これに対して側壁スペーサ13a,13bは、上述した下部メモリゲート絶縁膜10等とは、独立の異なる層として形成されているため、上述した制約を受けず、メモリゲート構造体5および第1選択ゲート構造体6間や、メモリゲート構造体5および第2選択ゲート構造体7間の耐圧に着目して膜質や膜厚を設定し得る。
（１−１−１）書き込み選択メモリセルの動作
電荷蓄積層ECに電荷が注入されるメモリセル（書き込み選択メモリセル）2の動作を説明する。メモリゲート電極MGには、メモリゲート線MLから電荷蓄積ゲート電圧Vprog（例えば、12[V]の電圧）が印加され、半導体基板S1には、基板電圧として基準電圧Vss（例えば、0[V]の電圧）が印加される。第2選択ゲート電極SGには、第2選択ゲート線SGLからゲートオフ電圧として基準電圧Vss（例えば、0[V]の電圧）が印加され、ソース領域8bには、ソース線SLからソースオフ電圧として基準電圧Vss（例えば、0[V]の電圧）が印加される。
これにより第2選択トランジスタT2はオフ状態となり、第2選択ゲート構造体7直下の半導体基板S1にはソース側非導通領域が形成される。ソース領域8bと、メモリゲート構造体5直下の半導体基板S1のチャネル層形成キャリア領域（チャネル層を形成する際にキャリアが誘起される領域）とは、電気的な接続がソース側非導通領域によって遮断され、チャネル層形成キャリア領域はソース線SLからの電圧印加が阻止される。
一方、第1選択ゲート電極DGには、第1選択ゲート線DLから第1選択ゲート線選択電圧として電源電圧Vdd（例えば、0[V]より大きく、1.5[V]以下の電圧）が印加され、ドレイン領域8aには、ビット線BLから書き込み電圧として基準電圧Vss（例えば、0[V]の電圧）が印加される。これにより、第1選択トランジスタT1はオン状態となり、第1選択ゲート構造体6直下の半導体基板S1にはドレイン側導通領域が形成され、ドレイン領域8aと、メモリゲート構造体5直下のチャネル層形成キャリア領域とが電気的に接続される。
その結果、チャネル層形成キャリア領域には、キャリアが誘起され、書き込み電圧（基準電圧Vss（例えば、0[V]の電圧））と同じ電位のチャネル層が半導体基板S1表面に形成される。かくして、書き込み選択メモリセル2は、メモリゲート構造体5においてメモリゲート電極MGおよびチャネル層間に、例えば12[V]の大きな電圧差が生じ、量子トンネル効果によって、電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
（１−１−２）書き込み非選択メモリセルの動作
書き込み選択メモリセルと第1選択ゲート線DLを共有するメモリセルであって、電荷蓄積層ECへの電荷の注入が阻止されるメモリセル（書き込み非選択メモリセル）2の動作について説明する。書き込み非選択メモリセル2には、書き込み選択メモリセルの場合と同様に、メモリゲート線MLからメモリゲート電極MGに電荷蓄積ゲート電圧Vprogが印加され、半導体基板S1に基板電圧として基準電圧Vssが印加される。
また、書き込み選択メモリセルの場合と同様に、第2選択ゲート電極SGには、第2選択ゲート線SGLからゲートオフ電圧として基準電圧Vss（例えば、0[V]の電圧）が印加され、ソース領域8bには、ソース線SLからソースオフ電圧として基準電圧Vssが印加される。これにより第2選択トランジスタT2はオフ状態となり、第2選択ゲート構造体7直下の半導体基板S1にはソース側非導通領域が形成される。ソース領域8bと、メモリゲート構造体5直下の半導体基板S1のチャネル層形成キャリア領域とは、電気的な接続がソース側非導通領域によって遮断され、チャネル層形成キャリア領域はソース線SLからの電圧印加が阻止される。
一方、第1選択ゲート電極DGには、第1選択ゲート線DLから第1選択ゲート線選択電圧として電源電圧Vdd（例えば0[V]より大きく、1.5[V]以下の電圧）が印加され、ドレイン領域8aには、ビット線BLから書き込み阻止電圧として電源電圧Vddが印加される。これにより、第1選択トランジスタT1はオフ状態となり、第1選択ゲート構造体6直下の半導体基板S1にはドレイン側非導通領域が形成される。ドレイン領域8aと、メモリゲート構造体5直下のチャネル層形成キャリア領域とは、電気的な接続がドレイン側非導通領域によって遮断され、チャネル層形成キャリア領域はビット線BLからの電圧印加が阻止される。
かくして、書き込み非選択メモリセル2では、メモリゲート構造体5直下のチャネル層形成キャリア領域に空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づき、メモリゲート構造体5直下の半導体基板S1の電位が上昇してゆき、メモリゲート電極MGおよび半導体基板S1表面の電圧差が小さくなる。よって、書き込み非選択メモリセル2では、空乏層によって、メモリゲート電極MGと半導体基板S1との間に、量子トンネル効果が発生する電圧差が生じず、電荷蓄積層EC内への電荷注入を阻止できる。
このとき、書き込み非選択メモリセル2では、メモリゲート構造体5直下の半導体基板S1に形成される空乏層によって、メモリゲート構造体5直下の半導体基板S1表面における電位が、第1選択ゲート構造体6の第1選択ゲート絶縁膜12aや、第2選択ゲート構造体7の第2選択ゲート絶縁膜12bへ到達することを阻止し得る。
これにより、第1選択ゲート構造体6では、ビット線BLからドレイン領域8aに印加される低電圧の書き込み電圧と、第1選択ゲート電極DGに印加される第1選択ゲート線選択電圧とに合せて、第1選択ゲート絶縁膜12aの膜厚を薄く形成しても、メモリゲート構造体5直下の半導体基板S1の電位が空乏層で遮断されることから、当該電位による第1選択ゲート絶縁膜12aの絶縁破壊を防止し得る。
また、同様に、第2選択ゲート構造体7でも、ソース線SLからソース領域8bに印加される低電圧のソースオフ電圧と、第2選択ゲート電極SGに印加されるゲートオフ電圧とに合せて、第2選択ゲート絶縁膜12bの膜厚を薄くしても、メモリゲート構造体5直下の半導体基板S1の電位が空乏層で遮断されることから、当該電位による第2選択ゲート絶縁膜12bの絶縁破壊を防止し得る。
（１−１−３）読み出しメモリセルの動作
メモリセル2のデータの読み出し動作では、読み出し電圧を電源電圧Vdd（例えば0[V]より大きく、1.5[V]以下の電圧）とし、ビット線BLを電源電圧Vddにプリチャージし、ソース電圧を基準電圧Vss（例えば、0[V]の電圧）とし、ソース線SLを基準電圧Vssにする。データを読み出すメモリセル（読み出しメモリセル）2において電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリゲート構造体5直下の半導体基板S1が非導通状態となり、ドレイン領域8aとソース領域8bとの電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2では、ドレイン領域8aに接続されたビット線BLで読み出し電圧とした電源電圧Vddがそのまま維持され得る。
一方、読み出しメモリセル2において電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体5直下の半導体基板S1が導通状態となり、ドレイン領域8aとソース領域8bとが電気的に接続され、その結果、メモリセル2を介して基準電圧Vssのソース線SLと、電源電圧Vddのビット線BLとが電気的に接続する。これにより、不揮発性半導体記憶装置1では、読み出しメモリセル2に接続されたビット線BLの電源電圧Vddの読み出し電圧が低下する。
かくして、不揮発性半導体記憶装置1では、ビット線BLの読み出し電圧が変化したか否かを検知することにより、メモリセル2の電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。なお、データを読み出さないメモリセル（読み出し非選択メモリセル）2のみが接続されたビット線BLには、ソース電圧と同じ基準電圧Vssの読み出し非選択電圧が印加され得る。
（１−１−４）消去メモリセルの動作
メモリセル2の電荷蓄積層EC内から電荷を引き抜くデータの消去動作時には、メモリゲート線MLからメモリゲート電極MGに消去ゲート電圧Verase（例えば、-12［V］）がが印加されることで、基板電圧として基準電圧Vss（例えば、0[V]の電圧）になっている半導体基板S1に向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（１−２）チャージポンプ回路について
かかる構成に加えて、この不揮発性半導体記憶装置1には、複数の容量素子C1,C2,…と、PN接合ダイオードD1,D2,D3,…とを備えたディクソン型のチャージポンプ回路4が設けられている。ここで、図１では、例えば2つの容量素子C1,C2が配置された領域の断面構成を示しており、PN接合ダイオードD1,D2間に一の容量素子C1が形成され、PN接合ダイオードD2,D3間に他の容量素子C2が形成されている。以下、容量素子C1に着目して説明し、当該容量素子C1と基本的構成が同じ容量素子C2については説明の重複を避けるためその説明は省略する。
所定位置での断面構成を示した図１においては、容量素子C1は、容量側壁電極19aと容量電極構造体16aとが順次交互に配置され、さらに容量側壁電極19aおよび容量電極構造体16a間にそれぞれ壁状の容量側壁絶縁膜21が設けられた構成を有する。実際上、絶縁層IS上には、同一構成を有した複数の容量電極構造体16aが所定間隔を設けて配置された構成を有する。容量電極構造体16aは、絶縁層IS上に電荷蓄積層ECaおよび絶縁膜11aが順に積層され、さらに当該絶縁膜11a上に容量電極17aが設けられた構成を有する。容量電極17aは、メモリセル2のメモリゲート電極MGを形成する製造工程で形成されたもので、当該メモリゲート電極MGと同一層である。
また、容量電極構造体16aに設けられた電荷蓄積層ECaは、メモリセル2の電荷蓄積層ECを形成する製造工程で形成されたもので、当該電荷蓄積層ECと同一層であり、さらに、容量電極構造体16aに設けられた絶縁膜11aは、メモリセル2の上部メモリゲート絶縁膜11を形成する製造工程で形成されたもので、当該上部メモリゲート絶縁膜11と同一層である。
かかる構成に加えて、容量電極構造体16aには、一の側壁に沿って壁状でなる容量側壁絶縁膜21が形成されており、当該容量側壁絶縁膜21に沿って容量側壁電極19aが形成されている。また、容量電極構造体16aには、一の側壁と対向配置された他の側壁にも壁状でなる他の容量側壁絶縁膜21が形成されており、当該容量側壁絶縁膜21に沿って他の容量側壁電極19aが形成されている。
容量側壁絶縁膜21は、メモリセル2の側壁スペーサ13a,13bを形成する製造工程で形成されたもので、当該側壁スペーサ13a,13bと同一層である。このため、容量側壁絶縁膜21は、電荷蓄積層ECaを含んでおらず、側壁スペーサ13a,13bと同じ膜質の酸化シリコン（SiO、SiO2）等の絶縁材料のみから形成されている。また、容量側壁絶縁膜21の膜厚は、側壁スペーサ13a,13bの膜厚に合わせて5[nm]以上40[nm]以下に形成されている。
この実施の形態の場合、容量側壁絶縁膜21は、メモリセル2の側壁スペーサ13a,13bをCVD法により形成する際に、容量電極構造体16aの各側壁に沿って形成されたもので、これら側壁スペーサ13a,13bと同一層でなることから、ポリシリコンを熱酸化することにより形成された酸化膜に比して膜質が良好で耐圧が高く、さらにポリシリコンの熱酸化による消費を考慮せずに自由度が高い膜厚設計が可能となる。
また、容量側壁絶縁膜21は、メモリセル2の書き込み動作、読み出し動作、および消去動作を最適化するために膜厚や膜質が制約された下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜12a、および第2選択ゲート絶縁膜12bとは、独立の異なる層として形成されているため、当該制約を受けずに、容量電極構造体16a（16b）および容量側壁電極19a（19b）間の耐圧に着目して膜質や膜厚を設定し得る。
容量側壁絶縁膜21に沿って形成された容量側壁電極19aは、メモリセル2の第1選択ゲート電極DGおよび第2選択ゲート電極SGを形成する製造工程で形成されたもので、当該第1選択ゲート電極DGおよび第2選択ゲート電極SGと同一層である。
容量素子C1において、隣接する容量電極構造体16a間にある容量側壁電極19aは、隣接する容量電極構造体16a間で対向配置された容量側壁絶縁膜21間の間隙を埋めるように形成されている。容量素子C1において他の容量素子C2と隣接していない末端の容量電極構造体16aには、容量側壁絶縁膜21に沿ってPN接合ダイオードD1の逆導電型接合部15aが形成されている。
隣接する容量素子C1,C2間には、一の容量素子C1における容量側壁絶縁膜21と、他の容量素子C2における容量側壁絶縁膜21との間の間隙を埋めるようにPN接合ダイオードD2の逆導電型接合部15bが形成されている。なお、隣接する容量素子C2と他の容量素子（図示せず）との間には、PN接合ダイオードD3の逆導電型接合部15cが形成されている。
逆導電型接合部15a,15b,15cは、容量電極17a,17bおよび容量側壁電極19a,19bとは導電型が異なる逆導電型の半導体材料により形成されており、容量素子C1,C2,…と隣接する領域に後述するPN接合ダイオードD1,D2,D3を形成し得る。この実施の形態の場合では、容量電極17a,17bおよび容量側壁電極19a,19bがN型の半導体材料により形成されていることから、逆導電型接合部15a,15b,15cがP型の半導体材料により形成されている。
ここで、逆導電型接合部15a,15b,15cは、容量側壁電極19a,19bと同一層であり、製造過程において容量側壁電極19a,19bや、後述する入力電極24aおよび出力電極24bを形成する際に残存した半導体材料に、イオン注入によってP型不純物をドープすることにより形成される。
なお、容量素子C2は、逆導電型接合部15b,15c間に形成されている点が、上述した容量素子C1と相違しており、容量電極構造体16bおよび容量側壁電極19bについては、上述した容量素子C1の容量電極構造体16aおよび容量側壁電極19aと同一構成でなる。
次に、具体的な構成として、図２に示すように、例えば2つの容量素子C1,C2と3つのPN接合ダイオードD1,D2,D3とを設けたときのディクソン型のチャージポンプ回路4について説明する。この場合、図２に示すように、2つの容量素子C1,C2と3つのPN接合ダイオードD1,D2,D3とが設けられたディクソン型のチャージポンプ回路4は、入力電極と出力電極との間にPN接合ダイオードD1,D2,D3が直列接続され、PN接合ダイオードD1のカソードに、容量素子C1の容量側壁電極19aと、PN接合ダイオードD2のアノードとが接続され、、当該PN接合ダイオードD2のカソードに、容量素子C2の容量側壁電極19bと、PN接合ダイオードD3のアノードとが接続されている。
この例では、PN接合ダイオードD1のアノードに入力電圧V1が印加され、奇数段となる一の容量素子C1の容量電極17aに第1クロックφ1の電圧が印加され、偶数段となる他の容量素子C2の容量電極17bに第1クロックφ1と逆位相の第2クロックφ2の電圧が印加される。チャージポンプ回路4は、容量素子C1,C2が第1クロックφ1および第2クロックφ2のハイレベルおよびローレベルの電圧変化のタイミングで電荷の充放電を繰り返し、第1クロックφ1および第2クロックφ2の振幅の電圧に、容量素子C1,C2の段数に相当する数を乗じて得られた電圧を出力電圧V2として出力電極から出力する。
ここで、チャージポンプ回路4は、負の昇圧回路としても用いることができる。チャージポンプ回路4を負の昇圧回路として用いる場合には、出力電極に入力電圧を印加し、容量素子C1に第1クロックφ1の電圧が印加され、容量素子C2に第1クロックφ1と逆位相の第2クロックφ2の電圧が印加される。これにより、チャージポンプ回路4は、容量素子C1,C2が第1クロックφ1および第2クロックφ2のハイレベルおよびローレベルの電圧変化のタイミングで電荷の充放電を繰り返し、第1クロックφ1および第2クロックφ2の振幅の電圧に、容量素子C1,C2の段数に相当する数を乗じて得られた負電圧（例えば−12[V]）を出力電圧として入力電極から出力し得る。なお、チャージポンプ回路4で生成された負電圧は、メモリセル2の電荷蓄積層EC内から電荷を引き抜くデータの消去動作時に用いることができる。
図３は、図２に示したチャージポンプ回路4の平面レイアウトを示した概略図であり、主に、図１における容量電極17a,17bや、容量側壁電極19a,19b、逆導電型接合部15a,15b,15c、容量側壁絶縁膜21、入力電極24a、出力電極24bに着目した概略図である。なお、図１におけるチャージポンプ回路4の断面構成は、図３のＡ−Ａ´部分の断面構成を示したものである。図３に示すように、チャージポンプ回路4には、入力電極24aと一の容量素子C1との間にPN接合ダイオードD1が配置され、一の容量素子C1と他の容量素子C2との間にPN接合ダイオードD2が配置され、他の容量素子C2と出力電極24bとの間にPN接合ダイオードD3が配置されており、これら容量素子C1,C2とPN接合ダイオードD1,D2,D3とが交互に配置されている。
容量素子C1には、櫛歯状に形成された容量電極構造体16aと、当該容量電極構造体16aの側壁に沿って形成された壁状の容量側壁絶縁膜21と、当該容量側壁絶縁膜21の側壁に沿って形成された容量側壁電極19aとが設けられている。この実施の形態の場合、容量電極構造体16aには、所定位置に一のコンタクト25aが設けられており、当該コンタクト25aを介して容量電極17aに第1クロックφ1の電圧が印加される。
容量側壁絶縁膜21は、容量電極構造体16aの側壁全周に亘って形成されており、容量電極構造体16aの櫛歯形状部分では当該容量電極構造体16aの櫛歯形状に合わせて蛇行状に形成されている。容量側壁絶縁膜21の蛇行状部分では、容量側壁電極19aが櫛歯状に形成されており、対向する容量側壁絶縁膜21間の空隙に容量側壁電極19aが形成されている。このように容量素子C1では、容量電極構造体16aおよび容量側壁電極19a間に容量側壁絶縁膜21が蛇行状に形成されていることにより、容量電極構造体16aおよび容量側壁電極19a間に配置される容量側壁絶縁膜21の面積を大きくし得、限られた領域で大きな容量が得られるように構成されている。
上述した実施の形態においては、容量電極構造体16aの櫛歯形状に合わせて容量側壁絶縁膜21を蛇行状に形成した場合について述べたが、本発明はこれに限らず、例えば容量電極構造体16aを蛇行状に形成し、当該容量電極構造体16aに沿って容量側壁絶縁膜21も蛇行状に形成したり、或いは、容量電極構造体16aを渦巻き状に形成し、当該容量電極構造体16aに沿って容量側壁絶縁膜21も渦巻き状に形成したりする等して、容量電極構造体16aおよび容量側壁電極19a間に配置される容量側壁絶縁膜21の面積を大きくしてもよい。
一の容量素子C1と他の容量素子C2との間に設けられたPN接合ダイオードD2は、逆導電型接合部15bと、後述する導通部28とを備えている。逆導電型接合部15bは、一の容量素子C1と他の容量素子C2とが隣接する領域の対向する容量側壁絶縁膜21間に設けられており、一の容量素子C1における容量側壁電極19aと、他の容量素子C2における容量側壁電極19bとに接合された構成を有する。ここで、容量側壁電極19aと、容量側壁電極19bとは、それぞれN型の半導体材料（例えばN型のポリシリコン）でなり、逆導電型接合部15bはP型の半導体材料（例えばP型のポリシリコン）でなるため、容量側壁電極19a、逆導電型接合部15b、容量側壁電極19b、により、NPN接合構造が構成される。
図３のＢ−Ｂ´部分における断面構成を示す図４のように、前段の容量素子C1における容量側壁電極19aと、逆導電型接合部15bとは、例えば金属材料等で形成された導通部28により電気的に接続する。実際上、導通部28は、容量素子C1の容量側壁電極19aに設けられた第1コンタクト29aと、逆導電型接合部15bに設けられた第2コンタクト29bと、これら第1コンタクト29aおよび第2コンタクト29bを接続する接続部28aとで構成されており、第1コンタクト29a、接続部28aおよび第2コンタクト29bを介在させて、前段の容量素子C1における容量側壁電極19aと、逆導電型接合部15bとを電気的に接続し得る。ここでは、容量側壁電極19aと逆導電型接合部15bとを電気的に接続（すなわち、NPN接合構造のNP接合構造を電気的に接続）する構成と、逆導電型接合部15bと容量側壁電極19bとが接合したPN接合部28bとでPN接合ダイオードD2が構成される。
なお、この実施の形態の場合、図３に示したように、逆導電型接合部15bは、隣接する容量素子C1,C2間において、対向して並走する容量側壁絶縁膜21間の間隙を埋めるようにして帯状に形成されており、容量側壁絶縁膜21と非接合の端部側壁に、前段の容量素子C1における容量側壁電極19aと、後段の容量素子C2における容量側壁電極19bとが対向するように接合している。
前段の容量素子C1における容量側壁電極19aと、逆導電型接合部15aと、後段の容量素子C2における容量側壁電極19bとの接合領域のうち、導通部28が設けられていない領域では、NPN接合構造の形成によって、前段の容量素子C1における容量側壁電極19aと、後段の容量素子C2における容量側壁電極19bとが電気的に分離されている。
図３に示すように、後段の容量素子C2も、前段の容量素子C1と同様に、容量電極構造体16bが櫛歯状に形成されており、当該容量電極構造体16bの側壁に沿って壁状の容量側壁絶縁膜21が形成されている。この実施の形態の場合、後段の容量素子C2は、PN接合ダイオードD2,D3の逆導電型接合部15b,15c間に形成されており、逆導電型接合部15b,15c間に、容量電極構造体16bの櫛歯形状に合わせて形成された容量側壁電極19bが設けられている。
この実施の形態の場合、後段の容量素子C2には、容量電極構造体16bの所定位置に他のコンタクト25bが設けられており、当該コンタクト25bを介して容量電極17bに、第1クロックφ1と逆位相の第2クロックφ2の電圧が印加される。また、後段の容量素子C2には、PN接合ダイオードD3を介して出力電極24bが設けられている。なお、入力電極24aおよび出力電極24bは、例えばN型の半導体材料（例えばN型のポリシリコン）でなり、入力電極24aには、入力コンタクト26aを介して入力電圧V1が印加され、出力電極24bには、メモリゲート線に接続された出力コンタクト26bが所定位置に設けられている。
実際上、入力電極24aおよび出力電極24bは、ダミー電極構造体17cの周辺を囲うように設けられた壁状のダミー絶縁膜21aに沿って設けられている。ダミー電極構造体17cは、容量電極構造体16a,16bを形成する製造工程で形成されたもので、容量電極構造体16a,16bと同一層となる。そのため、ダミー電極構造体17cは、容量電極構造体16a,16bと同様に、絶縁層上に電荷蓄積層、絶縁膜、および電極が順に積層された構成を有する。ダミー絶縁膜21aは、容量側壁絶縁膜21を形成する製造工程で、ダミー電極構造体17cの側壁に沿って形成されたものであり、容量側壁絶縁膜21と同一層でなり、容量側壁絶縁膜21と同様に酸化シリコン（SiO、SiO2）等の絶縁材料のみから形成され得る。
この実施の形態では、このようなダミー電極構造体17cおよびダミー絶縁膜21aを設けることで、製造過程で行われるエッチバックによって、ダミー絶縁膜21aの周辺に半導体材料を残存させ、残存させた半導体材料を入力電極24aおよび出力電極24bとして用いる。
PN接合ダイオードD1,D3は、上述したPN接合ダイオードD2と同一構成を有している。具体的にPN接合ダイオードD1では、入力電極24aおよび逆導電型接合部15aを導通部28によって電気的に接続（NPN接合構造のNP接合構造を電気的に接続）させており、逆導電型接合部15aおよび容量側壁電極19aが接合した領域にPN接合部を備える。また、PN接合ダイオードD3では、容量側壁電極19bおよび逆導電型接合部15cを導通部28によって電気的に接続（NPN接合構造のNP接合構造を電気的に接続）させており、逆導電型接合部15cおよび出力電極24bが接合した領域にPN接合部を備える。
上述した構成を有するチャージポンプ回路4は、容量素子C1,C2で昇圧した出力電圧V2を、出力電極24bに設けた出力コンタクト26bおよびメモリゲート線を順次介してメモリセル2のメモリゲート電極MGに印加し得る。
このような構成を有する不揮発性半導体記憶装置1は、フォトリソグラフィ技術、酸化やCVD法等の成膜技術、エッチング技術およびイオン注入法を利用した一般的な半導体製造プロセスを用いることにより形成できるため、ここではその説明は省略する。
上述した実施の形態においては、導通部として、第1コンタクト29a、接続部28aおよび第2コンタクト29bでなる導通部28を設けるようにした場合について述べたが、本発明はこれに限らず、例えば、一の容量素子C1における容量側壁電極19aの表面から、逆導電型接合部15bの表面に亘っ1て形成されたシリサイド層を導通部として設けるようにしてもよい。
この場合には、他の容量素子C2における容量側壁電極19bの表面に他のシリサイド層を設け、上述したように導通部として設けたシリサイド層と、他のシリサイド層とを、PN接合部28bの上部表面において非接触とさせる間隙部を設けてもよい。また、その他の導通部としては、一の容量素子C1における容量側壁電極19aの表面から、逆導電型接合部15bの表面に亘って1つのコンタクトを設けるようにしてもよい。
また、上述した実施の形態においては、容量側壁絶縁膜21の側壁に沿って帯状に延びた逆導電型接合部15a,15b,15cを設けた場合について述べたが、本発明はこれに限らず、例えば、入力電極24aと、一の容量素子C1における容量側壁電極19aとが対向した領域にのみ逆導電型接合部を設けたり、一の容量素子C1における容量側壁電極19aと、他の容量素子C2における容量側壁電極19bとが対向した領域にのみ逆導電型接合部を設けたり、他の容量素子C2における容量側壁電極19bと、出力電極24bとが対向した領域にのみ逆導電型接合部を設けたりしてもよい。また、一の容量素子C1における容量側壁電極19aと、他の容量素子C2における容量側壁電極19bとが対向した領域のうち、導通部28が設けられていない領域には、逆導電型接合部を設けずに、半導体材料による接合部を非形成として、容量側壁電極19a,19bを分断する物理的切断部を設けるようにしてもよい。
（２）作用および効果
以上の構成において、不揮発性半導体記憶装置1では、メモリセル2が設けられた半導体基板S1の絶縁層ISにチャージポンプ回路4を設け、チャージポンプ回路4における容量素子C1,C2の容量側壁電極19a（19b）および容量電極17a（17b）間の容量側壁絶縁膜21を、メモリセル2の側壁スペーサ13a,13bと同一層とした。
また、不揮発性半導体記憶装置1では、メモリセル2で量子トンネル効果によって電荷蓄積層ECに電荷が注入可能な高電圧の電荷蓄積ゲート電圧Vprogをチャージポンプ回路4により生成し、当該電荷蓄積ゲート電圧Vprogをメモリゲート線MLによってメモリセル2のメモリゲート電極MGに印加するようにした。
ここで、不揮発性半導体記憶装置1では、容量素子C1,C2の容量側壁絶縁膜21を、耐圧に着目して膜質や膜厚が調整された、メモリセル2の側壁スペーサ13a,13bと同一層としたことで、容量絶縁膜内に窒化シリコン膜を設けた従来の容量素子に比して、容量素子C1,C2の耐圧特性を向上させつつ、容量特性を安定化させることができる。また、この不揮発性半導体記憶装置1では、従来のような、容量素子に印加される電圧を低電圧に抑えるための電源も不要となるので、その分、構成も簡素化し得、小型化を図り得る。
さらに、不揮発性半導体記憶装置1では、例えば電源電圧Vdd（例えば0[V]より大きく、1.5[V]以下の電圧）をチャージポンプ回路4で昇圧して高電圧の電荷蓄積ゲート電圧Vprogを生成できることから、不揮発性半導体記憶装置1における電源を、電源電圧Vddの単一電源にすることができる。
（３）4個の容量素子を備えたチャージポンプ回路について
なお、上述した実施の形態においては、2つの容量素子C1,C2を備えたディクソン型のチャージポンプ回路4について説明したが、本発明はこれに限らず、3つや4つ等その他複数の容量素子を備えたディクソン型のチャージポンプ回路としてもよい。ここで、例えば4つの容量素子を備えた、本発明によるディクソン型のチャージポンプ回路の平面レイアウトについて、以下説明する。
図５は、4つの容量素子C1a,C2a,C3a,C4aと、5つのPN接合ダイオードD1a,D2a,D3a,D4a,D5aとが設けられたディクソン型のチャージポンプ回路31の平面レイアウトを示した概略図である。図５に示すように、チャージポンプ回路31には、第1クロックφ1の電圧が印加される奇数段の容量素子C1a,C3aが一方向に並んで配置されている。また、チャージポンプ回路31には、これら容量素子C1a,C3aと並走するようにして、第1クロックφ1と逆位相の第2クロックφ2の電圧が印加される偶数段の容量素子C2a,C4aが一方向に並んで配置されている。
一方向に並んだ奇数段の容量素子C1a,C3aと、同じく一方向に並んだ偶数段の容量素子C2a,C4aとの間には、同じく一方向に並んで複数のPN接合ダイオードD1a,D2a,D3a,D4a,D5aが配置されている。チャージポンプ回路31には、一端に配置された初段のPN接合ダイオードD1aの逆導電型接合部40aと隣接するように入力電極38aが設けられており、入力電圧V1が印加される入力コンタクト27a,27bが当該入力電極38aに設けられている。
初段のPN接合ダイオードD1aには、所定距離を設けて配置された対のダミー電極構造体34a,34bと、当該ダミー電極構造体34a,34bの側壁に沿って設けられた壁状のダミー絶縁膜32a,32bとが設けられている。なお、この実施の形態の場合、PN接合ダイオードD1aには、複数のダミー電極構造体34aが所定距離を設けて一方向に並んで配置され、当該ダミー電極構造体34aと対をなす複数のダミー電極構造体34bも所定距離を設けて一方向に並んで配置されている。
これらダミー電極構造体34a,34bとダミー絶縁膜32a,32bは、他のPN接合ダイオードD2a,D3a,D4a,D5aにも設けられているが、ここでは初段のPN接合ダイオードD1aに設けられたダミー電極構造体34a,34とダミー絶縁膜32a,32bに着目して以下説明する。この場合、ダミー電極構造体34a,34は、後述する共通容量電極体33a,33bを形成する製造工程で形成されたもので、共通容量電極体33a,33bと同一層となる。そのため、ダミー電極構造体34a,34bは、共通容量電極体33a,33bと同様に、絶縁層上に電荷蓄積層、絶縁膜、および電極が順に積層された構成を有する。
また、ダミー絶縁膜32a,32bは、後述する容量側壁絶縁膜32を形成する製造工程で、ダミー電極構造体34a,34bの各側壁に沿って形成されたものであり、容量側壁絶縁膜32と同一層でなる。そのため、ダミー絶縁膜32a,32bは、容量側壁絶縁膜32と同様に、電荷蓄積層を含んでおらず、容量側壁絶縁膜32と同じ膜質の酸化シリコン（SiO、SiO2）等の絶縁材料のみから形成され得る。
この実施の形態の場合には、製造過程で行われるエッチバックによって、一方向に並ぶダミー電極構造体34a（34b）周辺のダミー絶縁膜32a（32b）間の間隙や、並列に配置されたダミー電極構造体34a,34b周辺のダミー絶縁膜32a,32b間の間隙を埋めるように半導体材料が残存し得るようにダミー電極構造体34a,34が配置されている。なお、残存した半導体材料は、PN接合ダイオードD1a,D2a,D3a,D4a,D5aにおいて、入力電極38aや容量側壁電極36a,36b等となり、所定領域にP型不純物がドープされることで逆導電型接合部40a,40b等となり得る。よって、逆導電型接合部40a,40b等は、入力電極38aや容量側壁電極36a,36b等と同一層となる。
PN接合ダイオードD1aには、一方向に並ぶダミー電極構造体34aのダミー絶縁膜32aと、同じく一方向に並ぶダミー電極構造体34bのダミー絶縁膜32bとが対向する領域に、逆導電型接合部40aが設けられており、一のダミー電極構造体34a側に配置された入力電極38aと、他のダミー電極構造体34b側に配置された容量素子C1aの容量側壁電極36aとを、当該逆導電型接合部40aによって分断している。
なお、この実施の形態の場合、入力電極38aは、一のダミー電極構造体34a周辺のダミー絶縁膜32aの側壁に沿って形成され、頂上部が基板表面に向けて緩やかに傾斜したサイドウォール状に形成されている。入力コンタクト27a,27bは、入力電極38aからダミー絶縁膜32aおよびダミー電極構造体34aを跨ぐように形成されており、ダミー絶縁膜32aおよびダミー電極構造体34aによって設置面積を増やしつつ、幅が狭い入力電極38aに対して入力電圧V1を確実に印加し得る。
入力電極38aと容量素子C1aとの間に設けられたPN接合ダイオードD1aは、逆導電型接合部40aと導通部28とを備えており、導通部28によって、入力電極38aと逆導電型接合部40aとを電気的に接続している。ここで、入力電極38aと容量側壁電極36aは、それぞれN型の半導体材料（例えばN型のポリシリコン）でなり、逆導電型接合部40aはP型の半導体材料（例えばP型のポリシリコン）でなるため、入力電極38a、逆導電型接合部40a、容量側壁電極36aにより、NPN接合構造が構成される。また、PN接合ダイオードD1aは、逆導電型接合部40aと容量側壁電極36aとが接合したPN接合部を有する。
奇数段の容量素子C1a,C3aには、これら容量素子C1a,C3aで共通する共通容量電極体33aが設けられており、当該共通容量電極体33aの所定位置に設けられた一のコンタクト25aにより共通容量電極体33aに対して第1クロックφ1の電圧が印加され得る。共通容量電極体33aは、絶縁層上に電荷蓄積層、絶縁膜、および容量電極37aが順に積層された構成を有しており、1段目の容量素子C1aの形成領域に配置された櫛歯状の容量電極構造体35aと、3段目の容量素子C3aの形成領域に配置された櫛歯状の容量電極構造体35cとを有する。
容量素子C1a（C3a）は、このような櫛歯状に形成された容量電極構造体35a（35c）と、当該容量電極構造体35a（35c）の側壁に沿って形成された壁状の容量側壁絶縁膜32と、当該容量側壁絶縁膜32の側壁に沿って形成された容量側壁電極36a（36c）とから構成されている。容量側壁絶縁膜32は、共通容量電極体33aの側壁全周に亘って形成されていることから、1段目の容量素子C1aに配置された容量電極構造体35aの側壁から、隣接する3段目の容量素子C3aに配置された容量電極構造体35aの側壁に亘って切れ目なく連設している。
容量素子C1a,C3aは、容量電極構造体35a,35cの櫛歯形状に合わせて容量側壁絶縁膜32が蛇行状に形成され、当該容量側壁絶縁膜32の蛇行形状に合わせて容量側壁電極36a,36cの一部が櫛歯状に形成された構成を有し、これら容量側壁電極36a,36c同士の電気的な接続が切断部39により切断されている。この実施の形態の場合、切断部39は、容量素子C1a,C3a間に設けられており、容量側壁電極36a,36cと導電型が異なる逆導電型（この場合、P型）の半導体材料により形成されている。これにより、切断部39は、容量素子C1a,C3aの接合領域にNPN接合構造を形成し、容量側壁電極36a,36c同士の電気的な接続を切断し得る。なお、各切断部39は、逆導電型接合部40a,40b等と同一層であり、例えば製造過程において行われるイオン注入によって逆導電型接合部40a,40b等を形成する際に同時に形成され得る。
1段目の容量素子C1aと、当該容量素子C1aと対向配置された2段目の容量素子C2aとの間には、2段目のPN接合ダイオードD2aが設けられており、当該PN接合ダイオードD2aの逆導電型接合部40bが、1段目の容量素子C1aにおける容量側壁電極36aと、2段目の容量素子C2aにおける容量側壁電極36bとの間に形成されている。なお、2段目のPN接合ダイオードD2aにも、上述した初段のPN接合ダイオードD1aと同様に、ダミー電極構造体34a,34bの側壁に沿って壁状のダミー絶縁膜32a,32bが設けられているが、ここではその説明は省略する。
1段目の容量素子C1aと2段目の容量素子C2aとの間に設けられた2段目のPN接合ダイオードD2aは、逆導電型接合部40bと導通部28とを備えており、導通部28によって、1段目の容量素子C1aにおける容量側壁電極36aと逆導電型接合部40aとを電気的に接続している。2段目のPN接合ダイオードD2aは、上述した初段のPN接合ダイオードD1aと同様に、容量側壁電極36a、逆導電型接合部40a、容量側壁電極36bにより、NPN接合構造を形成しており、逆導電型接合部40aと容量側壁電極36aとが接合したPN接合部を有する。
偶数段の容量素子C2a,C4aには、これら容量素子C2a,C4aで共通する共通容量電極体33bが設けられており、当該共通容量電極体33bの所定位置に設けられた他のコンタクト25bにより共通容量電極体33bに対して、第1クロックφ1と逆位相の第2クロックφ2の電圧が印加され得る。共通容量電極体33bも、絶縁層上に電荷蓄積層、絶縁膜、および容量電極37bが順に積層された構成を有しており、2段目の容量素子C2aの形成領域に配置された櫛歯状の容量電極構造体35bと、4段目の容量素子C4aの形成領域に配置された櫛歯状の容量電極構造体35dとを有する。
この実施の形態の場合には、奇数段の容量素子C1a,C3aに亘って設けられた共通容量電極体33aにおける直線状の延設部30aと、偶数段の容量素子C2a,C4aに亘って設けられた共通容量電極体33bにおける直線状の延設部30cとが一方向に向けて並走しており、一方の共通容量電極体33aの延設部30aと、他方の共通容量電極体33bの延設部30cとで挟まされた領域に共通容量電極体33a,33bの各櫛歯形状部30b,30dが配置されている。
なお、容量素子C2a（C4a）も、櫛歯状に形成された容量電極構造体35b（35d）と、当該容量電極構造体35b（35d）の側壁に沿って形成された壁状の容量側壁絶縁膜32と、当該容量側壁絶縁膜32の側壁に沿って形成された容量側壁電極36b（36d）とから構成されており、容量側壁絶縁膜32が共通容量電極体33bの側壁全周に亘って切れ目なく連設している。
また、偶数段の容量素子C2a,C4aでは、上述した奇数段の容量素子C1a,C3aと同様に、容量電極構造体35b,35dの櫛歯形状に合わせて容量側壁絶縁膜32が蛇行状に形成され、当該容量側壁絶縁膜32の蛇行形状に合わせて容量側壁電極36b,36dの一部が櫛歯状に形成されており、容量側壁電極36b,36d同士の電気的な接続が切断部39により切断されている。
ここで、これら容量素子C1a,C2a,C3a,C4aに形成された容量側壁絶縁膜32は、上述した実施の形態と同様に、図１に示したメモリセル2の側壁スペーサ13a,13bを形成する製造工程で形成されたもので、当該側壁スペーサ13a,13bと同一層である。このため、容量側壁絶縁膜32は、電荷蓄積層を含んでおらず、側壁スペーサ13a,13bと同じ膜質の酸化シリコン（SiO、SiO2）等の絶縁材料のみから形成されている。また、容量側壁絶縁膜32の膜厚は、側壁スペーサ13a,13bの膜厚に合わせて5[nm]以上40[nm]以下に形成されている。
そして、容量側壁絶縁膜32も、メモリセル2の側壁スペーサ13a,13bをCVD法により形成する際に、共通容量電極体33a,33bの側壁全周に沿って形成されたもので、これら側壁スペーサ13a,13bと同一層でなることから、ポリシリコンを熱酸化することにより形成された酸化膜に比して膜質が良好で耐圧が高く、さらにポリシリコンの熱酸化による消費を考慮せずに自由度が高い膜厚設計が可能となる。
また、容量側壁絶縁膜32は、メモリセル2の書き込み動作、読み出し動作、および消去動作を最適化するために膜厚や膜質が制約された下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜12a、および第2選択ゲート絶縁膜12b（図１）とは、独立の異なる層として形成されているため、当該制約を受けずに、容量電極37a,37bと容量側壁電極36a,36b,36c,36dとの間の耐圧に着目して膜質や膜厚を設定し得る。
2段目の容量素子C2aと、当該容量素子C2aと対向配置された3段目の容量素子C3aとの間には、3段目のPN接合ダイオードD3aが設けられており、また、3段目の容量素子C3aと、当該容量素子C3aと対向配置された4段目の容量素子C4aとの間には、4段目のPN接合ダイオードD4aが設けられている、これらPN接合ダイオードD3a（D4a）についても、上述したPN接合ダイオードD1a,D2aと同様に、前段側の容量側壁電極36b（36c）と、逆導電型接合部40c（40d）との接合領域に導通部28を備えており、一方、逆導電型接合部40c（40d）と後段側の容量側壁電極36c（36d）との接合領域には導通部28が設けられておらず、PN接合部が設けられている。
なお、最終段のPN接合ダイオードD5aは、容量素子C4aの容量側壁電極36dと、出力電極38bとを、逆導電型接合部40eによって分断している。出力電極38bは、ダミー電極構造体34b周辺のダミー絶縁膜32bの側壁に沿って形成され、頂上部が基板表面に向けて緩やかに傾斜したサイドウォール状に形成されている。出力コンタクト27c,27dは、出力電極38bからダミー絶縁膜32bおよびダミー電極構造体34bを跨ぐように形成されており、ダミー絶縁膜32bおよびダミー電極構造体34bによって設置面積を増やしつつ、幅が狭い出力電極38bと電気的に接続されている。
また、最終段のPN接合ダイオードD5aにも、容量素子C4aの容量側壁電極36dと逆導電型接合部40eとの接合領域に導通部28を備えており、一方、逆導電型接合部40eと出力電極38bとの接合領域には導通部28が設けられておらずPN接合部が設けられている。
以上の構成において、図５に示したチャージポンプ回路31を備えた不揮発性半導体記憶装置でも、図１に示した不揮発性半導体記憶装置1と同様に、チャージポンプ回路31における容量側壁絶縁膜32をメモリセル2の側壁スペーサ13a,13bと同一層としたことにより、容量絶縁膜内に窒化シリコン膜を設けた従来の容量素子に比して、容量素子C1a,C2a,C3a,C4aの耐圧特性を向上させつつ、容量特性を安定化させることができる。また、チャージポンプ回路31でも、従来のような低電圧に抑えるための電源も不要となるので、その分、構成も簡素化し得、小型化を図り得る。
また、このチャージポンプ回路31では、各PN接合ダイオードD1a,D2a,D3a,D4a,D5aにダミー電極構造体34a,34bを設けるようにした。これにより、チャージポンプ回路31では、製造過程において、エッチバックによって半導体材料から容量側壁電極36a,36b,36c,36dを形成する際に、ダミー電極構造体34a,34bの周辺にも半導体材料を残存させることができるので、残存した半導体材料を利用して各PN接合ダイオードD1a,D2a,D3a,D4a,D5aの逆導電型接合部40a,40b,40c,40d,40eを容易に形成できる。
なお、上述した実施の形態において、図５に示すチャージポンプ回路31では、共通容量電極体33aの延設部30aと共通容量電極体33bの延設部30cとで挟まされた領域に共通容量電極体33a,33bの各櫛歯形状部30b,30dを設けるようにした場合について述べたが、本発明はこれに限らず、共通容量電極体33aの延設部30aと共通容量電極体33bの延設部30cとで挟まされた領域には、共通容量電極体33a,33bの各櫛歯形状部30b,30dを設けずに、その他の種々の箇所に共通容量電極体33a,33bの各櫛歯形状部30b,30dを設けるようにしてもよい。
（４）他の実施の形態による不揮発性半導体記憶装置について
なお、上述した実施の形態においては、図１に示すメモリゲート電極MG、第1選択ゲート電極DG、第2選択ゲート電極SG、容量電極17a…、および容量側壁電極19a…等をポリシリコン等の半導体材料により形成した場合について述べたが、本発明はこれに限らず、これらメモリゲート電極、第1選択ゲート電極、第2選択ゲート電極、容量電極、および容量側壁電極を、例えばアルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等の金属材料により形成するようにしてもよい。
図１との対応部分に同一符号を付して示す図６は、メモリゲート電極MG1、第1選択ゲート電極DG1、第2選択ゲート電極SG1、容量電極62、および容量側壁電極63を金属材料により形成した不揮発性半導体記憶装置41を示す。なお、ここでは、図１に示した不揮発性半導体記憶装置1と同じ構成について説明は省略し、当該不揮発性半導体記憶装置1との相違点に着目して以下説明する。
また、図６に示すメモリセル42も、上述した「（１−１−１）書き込み選択メモリセルの動作」、「（１−１−２）書き込み非選択メモリセルの動作」、「（１−１−３）読み出しメモリセルの動作」および「（１−１−４）消去メモリセルの動作」に従った動作を実行し得るが、ここでは説明の重複を避けるため、その説明は省略する。
この場合、不揮発性半導体記憶装置41は、製造過程において行われたCMP等の平坦化処理によって、メモリセル42およびチャージポンプ回路44の上面が平坦化されており、これらメモリセル42およびチャージポンプ回路44が層間絶縁層57や上層の層間絶縁層（図示せず）に覆われている。
メモリセル42は、例えば半導体基板S1に、メモリトランジスタMTを形成するメモリゲート構造体45と、第1選択トランジスタT1を形成する第1選択ゲート構造体46と、第2選択トランジスタT2を形成する第2選択ゲート構造体47とが形成されており、ドレイン領域8aおよびソース領域8bの各表面にはシリサイド層43a,43bがそれぞれ形成されている。ドレイン領域8aの表面には、第1選択ゲート構造体46の側壁に沿って形成されたSiN等でなる壁状のサイドウォール部55aが設けられ、ソース領域8bの表面には、第2選択ゲート構造体47の側壁に沿って形成されたSiN等でなる壁状のサイドウォール部55bが設けられている。
なお、この場合、メモリゲート構造体45の上部メモリゲート絶縁膜48や、第1選択ゲート構造体46の第1選択ゲート絶縁膜54a、第2選択ゲート構造体47の第2選択ゲート絶縁膜54bは、下部メモリゲート絶縁膜10とは異なる絶縁材料（例えば酸化ハフニウム（HfO2）等のHigh-k材料や、窒化ハフニウムシリケート（HfSiON））により形成されている。
また、メモリゲート構造体45には、一の側壁に沿って絶縁材料でなる壁状の側壁スペーサ51aが形成されているとともに、当該側壁スペーサ51aに沿って壁状のゲート側壁絶縁膜52aが形成されており、これら側壁スペーサ51aおよびゲート側壁絶縁膜52aを介して第1選択ゲート構造体46が隣接されている。また、メモリゲート構造体45には、一の側壁と対向配置された他の側壁に沿って絶縁材料でなる壁状の側壁スペーサ51bが形成されているともに、当該側壁スペーサ51bに沿って壁状のゲート側壁絶縁膜52bが形成されており、これら側壁スペーサ51bおよびゲート側壁絶縁膜52bを介して第2選択ゲート構造体47が隣接されている。なお、これらゲート側壁絶縁膜52a,52bは、内部に電荷蓄積層ECが形成されておらず、側壁スペーサ51a,51bとは異なる絶縁材料（例えばHigh-k材料）により形成されている。
側壁スペーサ51a（51b）およびゲート側壁絶縁膜52a（52b）を合わせた膜厚は、側壁スペーサ51a（51b）およびゲート側壁絶縁膜52a（52b）における耐圧不良の問題や、メモリゲート構造体45および第1選択ゲート構造体46（第2選択ゲート構造体47）間での読み出し電流低下の不具合が生じる恐れがあるため、5[nm]以上40[nm]以下の距離に形成されていることが望ましい。
この実施の形態の場合、金属材料でなるメモリゲート電極MG1、第1選択ゲート電極DG1および第2選択ゲート電極SG1は、犠牲電極を用いたダマシン法により形成される。メモリゲート電極MG1の形成予定位置に設けた犠牲電極等の各側壁に沿って側壁スペーサ51a,51bを形成し、続いてゲート側壁絶縁膜52a,52b等を形成する。次いで、第1選択ゲート電極DG1および第2選択ゲート電極SG1の形成予定位置に犠牲電極を形成した後に、層間絶縁層57を形成し上面を平坦化する。その後、犠牲電極を除去し、当該犠牲電極が除去された空間内に金属材料でなるメモリゲート電極MG1、第1選択ゲート電極DG1および第2選択ゲート電極SG1が形成される。
このようなメモリセル2が形成された半導体基板S1には、複数の容量素子C1bと複数のPN接合ダイオード（図示せず）とを備えたディクソン型のチャージポンプ回路44が設けられている。なお、チャージポンプ回路44は複数の容量素子C1bと複数のPN接合ダイオードとを備えているが、図６では、1つの容量素子C1bだけを図示している。
この場合、チャージポンプ回路44は、絶縁層IS上に複数の容量素子C1bが形成されており、図示しない複数のPN接合ダイオードが、例えば半導体基板S1の所定位置に形成されている。なお、PN接合ダイオードとしては、例えば半導体基板S1の表面に形成されたN型拡散層とP型拡散層とを用いた一般的なPN接合ダイオードを適用することができる。
所定位置での断面構成を示した図６においては、容量素子C1bは、容量側壁電極63と容量電極構造体61とが、容量側壁絶縁膜65および容量電極間絶縁膜66を介在させて順次交互に配置された構成を有する。実際上、絶縁層IS上には、同一構成を有した複数の容量電極構造体61が所定間隔を設けて配置されており、当該容量電極構造体61を挟むように容量側壁電極63が配置されている。
なお、この実施の形態の場合、容量電極構造体61に設けられた金属材料でなる容量電極62や、同じく金属材料でなる容量側壁電極63は、メモリゲート電極MG1、第1選択ゲート電極DG1および第2選択ゲート電極SG1と同一層であり、犠牲電極を用いたダマシン法により形成される。具体的には、容量電極62の形成予定位置や、容量側壁電極63の形成予定位置に犠牲電極を形成して、層間絶縁層57を形成した後、上面を平坦化する。その後、犠牲電極を除去し、当該犠牲電極が除去された空間内に金属材料でなる容量電極62および容量側壁電極63が形成される。
容量電極構造体61は、絶縁層IS上に電荷蓄積層ECaおよび絶縁膜48aが積層され、さらに当該絶縁膜48a上に容量電極62が形成された構成を有する。容量電極構造体61に設けられた電荷蓄積層ECaは、メモリセル42の電荷蓄積層ECを形成する製造工程で形成されたもので、当該電荷蓄積層ECと同一層となり、また、容量電極構造体61に設けられた絶縁膜48aは、メモリセル42の上部メモリゲート絶縁膜48を形成する製造工程で形成されたもので、当該上部メモリゲート絶縁膜48と同一層となる。
容量電極構造体61には、対向する各側壁に壁状の容量側壁絶縁膜65が形成されており、当該容量側壁絶縁膜65とは異なる絶縁材料からなる壁状の容量電極間絶縁膜66が当該容量側壁絶縁膜65に沿って形成されている。ここで、容量側壁絶縁膜65は、メモリセル42の側壁スペーサ51a,51bを形成する製造工程で形成されたもので、当該側壁スペーサ51a,51bと同一層となり、一方、容量電極間絶縁膜66は、メモリセル42のゲート側壁絶縁膜52a,52bを形成する製造工程で形成されたもので、当該ゲート側壁絶縁膜52a,52bと同一層となる。このため、容量側壁絶縁膜65は酸化シリコン（SiO、SiO2）等の絶縁材料からなり、一方、容量電極間絶縁膜66は、ゲート側壁絶縁膜52a,52bと同様に、酸化シリコン以外のHigh-k材料等の絶縁材料により形成され得る。
容量側壁絶縁膜65と容量電極間絶縁膜66は、メモリセル42の側壁スペーサ51a,51bやゲート側壁絶縁膜52a,52bと同様に、内部に電荷蓄積層ECaが形成されておらず、絶縁材料のみから形成され得る。なお、容量側壁絶縁膜65および容量電極間絶縁膜66は、側壁スペーサ51a（51b）およびゲート側壁絶縁膜52a（52b）の膜厚に合わせて、2層を合わせた膜厚が5[nm]以上40[nm]以下に形成されていることが望ましい。
この実施の形態の場合、容量側壁絶縁膜65は、メモリセル42の側壁スペーサ51a,51bをCVD法により形成する際に、容量電極構造体61の形成予定位置に設けた犠牲電極の各側壁に沿って形成されたもので、これら側壁スペーサ51a,51bと同一層でなることから、ポリシリコンを熱酸化することにより形成された酸化膜に比して膜質が良好で耐圧が高く、さらにポリシリコンの熱酸化による消費を考慮せずに自由度が高い膜厚設計が可能となる。
また、容量側壁絶縁膜65は、メモリセル42の書き込み動作、読み出し動作、および消去動作を最適化するために膜厚や膜質が制約された下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜48、第1選択ゲート絶縁膜54a、および第2選択ゲート絶縁膜54bとは、独立の異なる層として形成されているため、当該制約を受けずに、容量電極構造体61および容量側壁電極63間の耐圧に着目して膜質や膜厚を設定し得る。
容量電極間絶縁膜66には、容量側壁絶縁膜65が非形成の側壁側に、絶縁層IS上に絶縁膜68を介して形成された容量側壁電極63が設けられている。この場合、容量側壁電極63および絶縁膜68は、容量素子C1bの末端にも配置されており、当該末端の容量側壁電極63および絶縁膜68の各側壁に沿って、例えばSiN等でなるサイドウォール部69が形成されている。
このような構成を有する不揮発性半導体記憶装置41は、フォトリソグラフィ技術、酸化やCVD法等の成膜技術、エッチング技術およびイオン注入法を利用した一般的な半導体製造プロセスを用いることにより形成できるため、ここではその説明は省略する。
以上の構成において、図６に示した不揮発性半導体記憶装置41でも、図１に示した不揮発性半導体記憶装置1と同様に、チャージポンプ回路44における容量側壁絶縁膜65をメモリセル42の側壁スペーサ51a,51bと同一層としたことにより、従来に比して、容量素子C1bの耐圧特性を向上させつつ、容量特性を安定化させることができる。また、チャージポンプ回路44でも、従来のような低電圧に抑えるための電源も不要となるので、その分、構成も簡素化し得、小型化を図り得る。また、容量素子C1bでは、容量側壁絶縁膜65の他に容量電極間絶縁膜66も設けたことにより、その分、容量素子C1bの耐圧特性を向上し得る。
上述した実施の形態においては、金属材料が含まれたメモリゲート電極、第1選択ゲート電極、第2選択ゲート電極、容量電極、および容量側壁電極として、メモリゲート電極MG1、第1選択ゲート電極DG1、第2選択ゲート電極SG1、容量電極62、および容量側壁電極63を1種類の金属材料により形成した場合について述べたが、本発明はこれに限らず、例えば異なる種類の金属材料でなる複数種類の金属層を順次積層してゆき、積層構造でなるメモリゲート電極、第1選択ゲート電極、第2選択ゲート電極、容量電極、および容量側壁電極を形成するようにしてもよい。
（５）フィン部を備えた不揮発性半導体記憶装置について
図７は、半導体基板にフィン部S2,S3を設けた他の実施の形態による不揮発性半導体記憶装置81の平面レイアウトを示した概略図であり、このようなフィン部S2,S3を備えた不揮発性半導体記憶装置81であっても上述した実施の形態と同様の効果を得ることができる。なお、図７では、主にフィン部S2,S3、メモリゲート構造体85、第1選択ゲート構造体86、第2選択ゲート構造体87、容量電極構造体91、および容量側壁電極92に着目して図示した構成となっている。ここでは、図１に示した不揮発性半導体記憶装置1や図６に示した不揮発性半導体記憶装置41と同じ構成について説明は省略し、当該不揮発性半導体記憶装置1,41との相違点に着目して以下説明する。
また、図７に示すメモリセル82も、上述した「（１−１−１）書き込み選択メモリセルの動作」、「（１−１−２）書き込み非選択メモリセルの動作」、「（１−１−３）読み出しメモリセルの動作」および「（１−１−４）消去メモリセルの動作」に従った動作を実行し得るが、ここでは説明の重複を避けるため、その説明は省略する。
この場合、不揮発性半導体記憶装置81は、メモリ形成部83に複数のフィン部S2がx方向に並走するように配置され、各フィン部S2にメモリセル82がそれぞれ形成されている。不揮発性半導体記憶装置81は、各フィン部S2の延設しているx方向と交差するy方向に向けて、メモリゲート構造体85、第1選択ゲート構造体86、および第2選択ゲート構造体87が並走して延設され、これらメモリゲート構造体85、第1選択ゲート構造体86、および第2選択ゲート構造体87が各フィン部S2を跨るように配置されている。
また、チャージポンプ回路84が形成された領域にも、x方向に延びるフィン部S3が設けられており、当該x方向と交差するy方向に向けて、容量電極構造体91および容量側壁電極92が並走して延設され、これら容量電極構造体91および容量側壁電極92がフィン部S3を跨るように配置されている。
チャージポンプ回路84の形成領域に設けられたフィン部S3は、フィン部S3および容量電極構造体91間の容量や、フィン部S3および容量側壁電極92間の容量が、当該フィン部S3表面に形成された容量素子C1cの容量（容量電極構造体91および容量側壁電極92間の容量）に影響を与えないよう、並走するフィン部S3間の距離や、フィン部S3の形成本数が選定されている。なお、ここでは、チャージポンプ回路84が形成された領域にもフィン部S3を設けた場合について述べたが、本発明はこれに限らず、チャージポンプ回路84が形成された領域にはフィン部を設けずに、メモリ形成部83にのみフィン部S2を設けるようにしてもよい。
また、この実施の形態の場合、メモリゲート構造体85のメモリゲート電極MG2、第1選択ゲート構造体86の第1選択ゲート電極DG2、第2選択ゲート構造体87の第2選択ゲート電極SG2、容量電極構造体91の容量電極93、および容量側壁電極92は、例えばアルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等の金属材料により形成されている。
実際上、メモリ形成部83では、第1選択ゲート構造体86および第2選択ゲート構造体87間にメモリゲート構造体85が配置され、これらメモリゲート構造体85、第1選択ゲート構造体86、および第2選択ゲート構造体87が各フィン部S2を跨いでいる領域に、メモリトランジスタMT、第1選択トランジスタT1、および第2選択トランジスタT2を有したメモリセル82が形成されている。
ここで、メモリセル82には、図７のＤ−Ｄ´部分における断面構成を示す図８Ａのように、フィン部S2の表面に形成されたドレイン領域89aおよびソース領域89b間に、第1選択ゲート構造体86、メモリゲート構造体85および第2選択ゲート構造体87が設けられている。なお、所定距離を設けてフィン部S2の表面に形成されたドレイン領域89aおよびソース領域89bは、例えばSiGe等の半導体材料からなり、エピタキシャル成長法によりフィン部S2の表面に選択的に形成され、所定の膜厚を有している。
メモリゲート構造体85は、フィン部S2上に、下部メモリゲート絶縁膜10、電荷蓄積層ECを介して、下部メモリゲート絶縁膜10とは異なる絶縁材料（例えば酸化ハフニウム（HfO2）等のHigh-k材料や、窒化ハフニウムシリケート（HfSiON））でなる上部メモリゲート絶縁膜48が形成され、この上部メモリゲート絶縁膜48上にメモリゲート電極MG2が設けられている。
メモリゲート構造体85には、絶縁材料でなる壁状の側壁スペーサ97aが一の側壁に沿って形成されており、当該側壁スペーサ97aとメモリゲート電極MG2との間に壁状の第1のゲート側壁絶縁膜96aが設けられている。また、メモリゲート構造体85には、他の側壁にも、絶縁材料でなる壁状の側壁スペーサ97bが形成されており、当該側壁スペーサ97bとメモリゲート電極MG2との間にも壁状の第1のゲート側壁絶縁膜96bが設けられている。なお、第1のゲート側壁絶縁膜96a,96bは、上部メモリゲート絶縁膜48と同じ製造工程で形成され、当該上部メモリゲート絶縁膜48と同じ絶縁材料（例えば、High-k材料）により上部メモリゲート絶縁膜48と一体形成されている。
第1選択ゲート構造体86は、側壁スペーサ97aおよびサイドウォール部103a間のフィン部S2上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部の第1選択ゲート絶縁膜101aが設けられ、この第1選択ゲート絶縁膜101aと異なる絶縁部材(例えばHigh-k材料)からなる上部の第1選択ゲート絶縁膜102aが、下部の第1選択ゲート絶縁膜101a上に設けられた構成を有する。
また、第1選択ゲート構造体86には、側壁スペーサ97aに沿って壁状の第2のゲート側壁絶縁膜98aが形成され、サイドウォール部103aの側壁に沿って壁状のサイドウォール側壁絶縁膜100aが形成されている。なお、これら第2のゲート側壁絶縁膜98aおよびサイドウォール側壁絶縁膜100aは、上部の第1選択ゲート絶縁膜102aを形成する製造工程で形成され、下部の第1選択ゲート絶縁膜101aや、側壁スペーサ97aの絶縁材料とは異なる絶縁材料（例えばHigh-k材料）で形成されている。下部の第1選択ゲート絶縁膜101aと上部の第1選択ゲート絶縁膜102aとを合わせた膜厚は、9［nm］以下、好ましくは3［nm］以下に形成されることが望ましい。
第1選択ゲート構造体86には、メモリゲート電極MG2と同じ金属材料により形成された第1選択ゲート電極DG2が上部の第1選択ゲート絶縁膜102a上に形成されており、第1選択ゲート電極DG2の側壁に沿って、第2のゲート側壁絶縁膜98aおよびサイドウォール側壁絶縁膜100aが形成されている。
一方、第2選択ゲート構造体87は、側壁スペーサ97bおよびサイドウォール部103b間のフィン部S2上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部の第2選択ゲート絶縁膜101bが設けられ、この第2選択ゲート絶縁膜101aと異なる絶縁部材(例えばHigh-k材料)からなる上部の第2選択ゲート絶縁膜102bが、下部の第2選択ゲート絶縁膜101b上に設けられた構成を有する。
また、第2選択ゲート構造体87にも、側壁スペーサ97bに沿って壁状の第2のゲート側壁絶縁膜98bが形成され、サイドウォール部103bの側壁に沿って壁状のサイドウォール側壁絶縁膜100bが形成されている。なお、これら第2のゲート側壁絶縁膜98bおよびサイドウォール側壁絶縁膜100bは、上部の第2選択ゲート絶縁膜102bを形成する製造工程で形成され、下部の第2選択ゲート絶縁膜101bや、側壁スペーサ97bの絶縁材料とは異なる絶縁材料（例えばHigh-k材料）で形成されている。下部の第2選択ゲート絶縁膜101bと上部の第2選択ゲート絶縁膜102bとを合わせた膜厚は、9［nm］以下、好ましくは3［nm］以下に形成されることが望ましい。
第2選択ゲート構造体87には、メモリゲート電極MG2と同じ金属材料により形成された第2選択ゲート電極SG2が上部の第2選択ゲート絶縁膜102b上に形成されており、第2選択ゲート電極SG2の側壁に沿って、第2のゲート側壁絶縁膜98bおよびサイドウォール側壁絶縁膜100bが形成されている。
なお、この実施の形態においても、上述した実施の形態と同様に、第1のゲート側壁絶縁膜96a（96b）、側壁スペーサ97a（97b）、および第2のゲート側壁絶縁膜98a（98b）を合わせた膜厚が5[nm]以上40[nm]以下に形成されることが望ましい。
次に、図７のＥ−Ｅ´部分における断面構成を示す図８Ｂについて説明する。図８Ｂに示すように、フィン部S2が形成されていない位置では、図８Ａに示したメモリゲート構造体85、第1選択ゲート構造体86、第2選択ゲート構造体87、側壁スペーサ97a,97bおよびサイドウォール部103a,103bが、半導体基板S1を覆う絶縁層IS上に形成されている。
ここで、フィン部S2が形成されていない位置では、絶縁層ISの表面がフィン部S2の上面よりも低い位置にあることから、その分、第1選択ゲート構造体86、メモリゲート構造体85、第2選択ゲート構造体87、側壁スペーサ97a,97bおよびサイドウォール部103a,103bが、フィン部S2がある位置よりも縦長に形成され、これにより第1選択ゲート構造体86、メモリゲート構造体85、第2選択ゲート構造体87、側壁スペーサ97a,97bおよびサイドウォール部103a,103bが、フィン部S2がある位置と同じ高さになっている。
かかる構成に加えて、本発明の不揮発性半導体記憶装置81には、メモリセル82が形成された半導体基板S1に絶縁層ISが設けられ、この絶縁層IS上に、図７に示すような容量素子C1cを備えたチャージポンプ回路84が設けられ得る。
なお、チャージポンプ回路84も、上述した実施の形態と同様に、ディクソン型のチャージポンプ回路であり、容量素子C1cと同一構成を有した複数の容量素子C1cと、複数のPN接合ダイオードとが設けられており、ディクソン型チャージポンプ回路の動作原理に従って昇圧させた高電圧の出力電圧V2を生成し得るようになされている。但し、ここでは、説明の重複を避けるため、図７に示すように、1つの容量素子C1cの構成に着目して以下説明する。
図９は、図７のＦ−Ｆ´部分の断面構成を示した概略図である。図９に示すように、容量素子C1cには、容量側壁電極92と容量電極構造体91との間に、容量側壁絶縁膜106が設けられている。ここで、容量素子C1cが形成されている領域は、フィン部S2,S3が形成されている位置と同じ高さになっている。そのため、絶縁層ISの上面がフィン部S2,S3の上面よりも低い位置にある、容量素子C1cの形成領域では、容量電極構造体91や、容量側壁電極92、容量側壁絶縁膜106等が、フィン部S2,S3がある領域よりも縦長に形成されていることから、その分、容量側壁電極92および容量電極構造体91が対向する面積が大きくなり、容量素子C1cの容量を増やすことができる。
容量側壁絶縁膜106は、メモリセル82の側壁スペーサ97a,97bを形成する製造工程で形成されたもので、当該側壁スペーサ97a,97bと同一層となる。この実施の形態の場合、容量側壁絶縁膜106は、メモリセル82の側壁スペーサ97a,97bをCVD法により形成する際に、容量電極構造体91の形成予定位置に設けた犠牲電極の各側壁に沿って形成されたもので、これら側壁スペーサ97a,97bと同一層でなることから、ポリシリコンを熱酸化することにより形成された酸化膜に比して膜質が良好で耐圧が高く、さらにポリシリコンの熱酸化による消費を考慮せずに自由度が高い膜厚設計が可能となる。
また、容量側壁絶縁膜106は、メモリセル82の書き込み動作、読み出し動作、および消去動作を最適化するために膜厚や膜質が制約された下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜48、第1選択ゲート絶縁膜101a、および第2選択ゲート絶縁膜101bとは、独立の異なる層として形成されているため、当該制約を受けずに、容量電極構造体91および容量側壁電極92間の耐圧に着目して膜質や膜厚を設定し得る。
容量電極構造体91は、絶縁層IS上に電荷蓄積層ECaおよび絶縁膜48aが積層され、当該絶縁膜48a上に容量電極93が形成された構成を有する。容量電極構造体91の電荷蓄積層ECaは、メモリセル82の電荷蓄積層ECを形成する製造工程で形成されたもので、当該電荷蓄積層ECと同一層となり、容量電極構造体91の絶縁膜48aは、メモリセル82の上部メモリゲート絶縁膜48を形成する製造工程で形成されたもので、当該上部メモリゲート絶縁膜48と同一層となる。
また、容量電極構造体91には、容量側壁絶縁膜106と容量電極93との間に壁状の第1の容量電極間絶縁膜105が形成されている。この第1の容量電極間絶縁膜105は、容量電極構造体91の絶縁膜48aや、メモリセル82の第1のゲート側壁絶縁膜96a,96b、第2のゲート側壁絶縁膜98a,98b等を形成する製造工程で形成されたもので、これら絶縁膜48aや第1のゲート側壁絶縁膜96a,96b等と同一層となる。
容量側壁絶縁膜106には、第1の容量電極間絶縁膜105が非形成の側壁に、当該容量側壁絶縁膜106とは異なる絶縁材料でなる壁状の第2の容量電極間絶縁膜107が形成されている。第2の容量電極間絶縁膜107は、容量電極93の側壁に形成された第1の容量電極間絶縁膜105と同様に、メモリセル82の第1のゲート側壁絶縁膜96a,96bや、第2のゲート側壁絶縁膜98a,98bを形成する製造工程で形成されたもので、当該メモリセル82の第1のゲート側壁絶縁膜96a,96bや、第2のゲート側壁絶縁膜98a,98bと同一層となる。
第2の容量電極間絶縁膜107には、容量側壁絶縁膜106が非形成の側壁側に、絶縁膜109上に形成された容量側壁電極92が設けられている。なお、容量素子C1cの末端には、絶縁膜109および容量側壁電極92の側壁に沿って、容量電極間絶縁膜107と同じ絶縁材料（例えばSiN等）でなる壁状の側壁絶縁膜111が形成され、さらに側壁絶縁膜111の側壁に沿って、容量側壁絶縁膜106と同じ絶縁材料（SiO、SiO2等）でなるサイドウォール部112,113が設けられている。
このような構成を有する不揮発性半導体記憶装置81は、フォトリソグラフィ技術、酸化やCVD法等の成膜技術、エッチング技術およびイオン注入法を利用した一般的な半導体製造プロセスを用いることにより形成できるため、ここではその説明は省略する。
以上の構成において、この不揮発性半導体記憶装置81でも、図１に示した不揮発性半導体記憶装置1と同様に、チャージポンプ回路84における容量側壁絶縁膜106をメモリセル82の側壁スペーサ97a,97bと同一層としたことにより、従来に比して、容量素子C1cの耐圧特性を向上させつつ、容量特性を安定化させることができる。また、チャージポンプ回路84でも、従来のような低電圧に抑えるための電源も不要となるので、その分、構成も簡素化し得、小型化を図り得る。
また、この容量素子C1cでは、メモリセル82の側壁スペーサ97a,97bに沿って形成された第1のゲート側壁絶縁膜96a,96bや第1のゲート側壁絶縁膜98a,98bと同一層でなる第1の容量電極間絶縁膜105および第2の容量電極間絶縁膜107を、容量電極93および容量側壁電極92間に設けたことにより、第1の容量電極間絶縁膜105および第2の容量電極間絶縁膜107が設けられた分だけ、容量素子C1cの耐圧特性を一段と向上し得る。
（６）その他
なお、本発明は、上述した各実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば「（１−１−１）書き込み選択メモリセルの動作」、「（１−１−２）書き込み非選択メモリセルの動作」、「（１−１−３）読み出しメモリセルの動作」および「（１−１−４）消去メモリセルの動作」における電圧値以外の他の電圧値を適用して各動作を実行してもよい。
また、上述した図１の不揮発性半導体記憶装置1においては、メモリセル2に側壁スペーサ13a,13bのみを設け、チャージポンプ回路4における容量素子C1,C2に容量側壁絶縁膜21のみを設けた場合について述べたが、本発明はこれに限らず、側壁スペーサ13a,13bと異なる絶縁材料でなる別のゲート側壁絶縁膜を、メモリセル2の側壁スペーサ13a,13bに沿って設け、一方、チャージポンプ回路4における容量素子C1,C2に、ゲート側壁絶縁膜と同一層でなる壁状の容量電極間絶縁膜を、容量側壁絶縁膜21とともに、容量電極17a,17bおよび容量側壁電極19a,19b間に設けてもよい。また、その他の容量素子C1,C2としては、容量電極17a,17bの各側壁に沿って、図９に示したような第1の容量電極間絶縁膜105を設けるようにしてもよい。
さらに、図６に示した容量素子C1bでは、容量側壁絶縁膜65に加えて、容量電極間絶縁膜66を設けた場合について述べたが、本発明はこれに限らず、容量側壁絶縁膜65のみを設けるようにしてもよい。また、その他の容量素子C1bとしては、容量電極62の各側壁に沿って、図９に示したような第1の容量電極間絶縁膜105を設けるようにしてもよい。
さらに、上述した図９に示した容量素子C1cでは、容量側壁絶縁膜106に加えて、第1の容量電極間絶縁膜105および第2の容量電極間絶縁膜107を設けた場合について述べたが、本発明はこれに限らず、容量側壁絶縁膜106のみを設けたり、或いは、第1の容量電極間絶縁膜105および第2の容量電極間絶縁膜107のうちいずれか一方のみを設けたりするようにしてもよい。
上述した実施の形態においては、チャージポンプ回路の各容量素子において容量側壁電極と容量電極との間に、メモリセルの側壁スペーサと同一層でなる容量側壁絶縁膜を設けた構成であれば、図１、図３、図５〜図９の各実施の形態の構成を種々組み合わせた構成としてもよい。
なお、上述した実施の形態においては、第1クロックφ1または第2クロックφ2の電圧を容量電極に印加するようにして場合について述べたが、本発明はこれに限らず、第1クロックφ1または第2クロックφ2の電圧を容量側壁電極に印加するようにしてもよい。
1,41,81 不揮発性半導体記憶装置
2,42,82 メモリセル
4,31,44,84 チャージポンプ回路
5,45,85 メモリゲート構造体
6,46,86 第1選択ゲート構造体
7,47,87 第2選択ゲート構造体
10 下部ゲート絶縁膜
11,48 上部ゲート絶縁膜
13a,13b,51a,51b,97a,97b 側壁スペーサ
17a,17b,62,93 容量電極
21,32,65,106 容量側壁絶縁膜
28 導通部
19a,19b,36a,36b,36c,36c,36d,63,92 容量側壁電極
52a,52b,96a,96b,98a,98b ゲート側壁絶縁膜
66,105,107 容量電極間絶縁膜
MG,MG1,MG2 メモリゲート電極
DG,DG1,DG2 第1選択ゲート電極
SG,SG1,SG2 第2選択ゲート電極
EC 電荷蓄積層
C1,C2,C1a,C2a,C3a,C4a,C1b,C1c 容量素子
D1,D2,D3,D1a,D2a,D3a,D4a,D5a PN接合ダイオード

Claims (7)

  1. 半導体基板上に設けられたメモリセルと、前記半導体基板に形成された絶縁層上に設けられたチャージポンプ回路とを備えた不揮発性半導体記憶装置であって、
    前記メモリセルは、
    下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層されたメモリゲート構造体と、
    前記メモリゲート構造体の一方の側面に沿って設けられ、絶縁材料でなる一の側壁スペーサと、
    前記メモリゲート構造体の他方の側面に沿って設けられ、前記絶縁材料でなる他の側壁スペーサと、
    第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記一の側壁スペーサに沿って形成された第1選択ゲート構造体と、
    第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記他の側壁スペーサに沿って形成された第2選択ゲート構造体と、
    前記第1選択ゲート構造体と隣接した前記半導体基板表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
    前記第2選択ゲート構造体と隣接した前記半導体基板表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
    前記チャージポンプ回路は、複数の容量素子が設けられており、
    各前記容量素子には、
    容量電極と容量側壁電極との間に、前記一の側壁スペーサおよび前記他の側壁スペーサと同一層でなる容量側壁絶縁膜が設けられており、
    前記チャージポンプ回路は、第1クロックの電圧が印加される一の前記容量素子と、前記第1クロックと逆位相の第2クロックの電圧が印加される他の前記容量素子と、前記一の容量素子と前記他の容量素子との間に設けられたPN接合ダイオードと、を備え、
    前記PN接合ダイオードは、前記容量側壁電極と同一層でなり、かつ前記容量側壁電極の導電型とは異なる導電型からなる逆導電型接合部と、前段の前記容量素子に設けられた前記容量側壁電極と前記逆導電型接合部とを電気的に接続する導通部と、を備える
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記容量電極は、前記メモリゲート電極と同一層でなり、
    前記容量側壁電極は、前記第1選択ゲート電極および前記第2選択ゲート電極と同一層でなる
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記容量素子は、
    電荷蓄積層、絶縁膜および前記容量電極が積層された容量電極構造体を備え、
    前記容量側壁絶縁膜は、
    前記容量電極構造体の側壁に沿って形成され、かつ、該容量電極構造体に設けられた前記電荷蓄積層を備えずに、前記一の側壁スペーサおよび前記他の側壁スペーサを構成する絶縁材料と同じ絶縁材料からなる
    ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記容量側壁絶縁膜は、前記一の側壁スペーサおよび前記他の側壁スペーサの膜厚と同じ膜厚に形成されている
    ことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記メモリゲート電極と、前記第1選択ゲート電極と、前記第2選択ゲート電極と、前記容量電極と、前記容量側壁電極とには、金属材料が含まれている
    ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記半導体基板は、前記絶縁層から突き出たフィン部を備え、
    前記メモリセルは、
    前記メモリゲート構造体、前記第1選択ゲート構造体、前記第2選択ゲート構造体、前記一の側壁スペーサおよび前記他の側壁スペーサが、前記フィン部を跨ぐように前記絶縁層上に形成されている
    ことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記メモリセルは、前記側壁スペーサに沿って壁状のゲート側壁絶縁膜を備え、
    前記容量素子の前記容量電極および前記容量側壁電極間には、前記ゲート側壁絶縁膜と同一層でなる容量電極間絶縁膜が設けられている
    ことを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
JP2016084337A 2016-04-20 2016-04-20 不揮発性半導体記憶装置 Active JP6232464B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2016084337A JP6232464B2 (ja) 2016-04-20 2016-04-20 不揮発性半導体記憶装置
TW105136791A TWI636554B (zh) 2016-04-20 2016-11-11 非揮發性半導體記憶裝置
CN201780001846.9A CN109075171B (zh) 2016-04-20 2017-04-11 非易失性半导体存储装置
SG11201801387TA SG11201801387TA (en) 2016-04-20 2017-04-11 Nonvolatile semiconductor storage device
PCT/JP2017/014766 WO2017183511A1 (ja) 2016-04-20 2017-04-11 不揮発性半導体記憶装置
KR1020177037522A KR102282200B1 (ko) 2016-04-20 2017-04-11 불휘발성 반도체 기억 장치
EP17785850.3A EP3355354B1 (en) 2016-04-20 2017-04-11 Nonvolatile semiconductor storage device
IL257640A IL257640B (en) 2016-04-20 2018-02-20 A non-volatile semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016084337A JP6232464B2 (ja) 2016-04-20 2016-04-20 不揮発性半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2017195270A JP2017195270A (ja) 2017-10-26
JP6232464B2 true JP6232464B2 (ja) 2017-11-15
JP2017195270A5 JP2017195270A5 (ja) 2017-12-07

Family

ID=60115889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016084337A Active JP6232464B2 (ja) 2016-04-20 2016-04-20 不揮発性半導体記憶装置

Country Status (8)

Country Link
EP (1) EP3355354B1 (ja)
JP (1) JP6232464B2 (ja)
KR (1) KR102282200B1 (ja)
CN (1) CN109075171B (ja)
IL (1) IL257640B (ja)
SG (1) SG11201801387TA (ja)
TW (1) TWI636554B (ja)
WO (1) WO2017183511A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672783B2 (en) * 2017-08-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for manufacturing the same
JP2019102560A (ja) * 2017-11-30 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10622073B2 (en) * 2018-05-11 2020-04-14 Texas Instruments Incorporated Integrated circuit including vertical capacitors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358238A (ja) * 1992-04-07 2001-12-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2002208290A (ja) * 2001-01-09 2002-07-26 Mitsubishi Electric Corp チャージポンプ回路およびこれを用いた不揮発性メモリの動作方法
JP4149170B2 (ja) * 2002-01-22 2008-09-10 株式会社ルネサステクノロジ 半導体記憶装置
JP2009141218A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置
JP2010259155A (ja) * 2009-04-21 2010-11-11 Renesas Electronics Corp 半導体装置
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5629120B2 (ja) * 2010-04-26 2014-11-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2012038818A (ja) * 2010-08-04 2012-02-23 Toshiba Corp 半導体装置
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5951374B2 (ja) * 2012-07-09 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2014078661A (ja) * 2012-10-12 2014-05-01 Renesas Electronics Corp 半導体装置およびその製造方法
JP6161267B2 (ja) * 2012-11-28 2017-07-12 ルネサスエレクトロニクス株式会社 コンデンサ、およびチャージポンプ回路
JP6133688B2 (ja) * 2013-05-27 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
WO2017183511A1 (ja) 2017-10-26
TW201739037A (zh) 2017-11-01
SG11201801387TA (en) 2018-03-28
KR20180136362A (ko) 2018-12-24
EP3355354A1 (en) 2018-08-01
EP3355354B1 (en) 2022-02-23
IL257640A (en) 2018-04-30
CN109075171A (zh) 2018-12-21
CN109075171B (zh) 2023-06-20
IL257640B (en) 2022-02-01
EP3355354A4 (en) 2019-06-26
KR102282200B1 (ko) 2021-07-26
JP2017195270A (ja) 2017-10-26
TWI636554B (zh) 2018-09-21

Similar Documents

Publication Publication Date Title
JP4246400B2 (ja) 半導体記憶装置
US9455267B2 (en) Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
CN104681598B (zh) 半导体器件及其制造方法
US9196363B2 (en) Semiconductor device
CN106910740B (zh) 一次性可编程存储装置
CN111048522A (zh) 形成阵列的多个铁电场效晶体管及其形成方法
JP6407644B2 (ja) 半導体装置の製造方法
KR20190022320A (ko) Nor형 플래시 메모리
JP7200054B2 (ja) 半導体装置およびその製造方法
JP6359432B2 (ja) 半導体装置の製造方法
US9831318B2 (en) Semiconductor device and a manufacturing method thereof
JP6232464B2 (ja) 不揮発性半導体記憶装置
US20190206888A1 (en) High-density nor-type flash memory
TWI612523B (zh) 記憶體單元及非揮發性半導體記憶裝置
JP2008028257A (ja) 半導体装置及びその製造方法
CN110364198B (zh) 编码型快闪存储器及其制造方法
US20110058410A1 (en) Semiconductor memory device
TWI681552B (zh) 反或型快閃記憶體及其製造方法
JP6069054B2 (ja) 不揮発性半導体記憶装置
US20190096481A1 (en) Semiconductor memory device
JP2003332472A (ja) 不揮発性半導体メモリ装置およびその製造方法
JP6266688B2 (ja) 不揮発性半導体記憶装置
JP5961681B2 (ja) メモリセル、不揮発性半導体記憶装置およびメモリセルの書き込み方法
JP6783447B2 (ja) 不揮発性半導体記憶装置のデータ書き込み方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170912

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170912

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170912

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171023

R150 Certificate of patent or registration of utility model

Ref document number: 6232464

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250