CN109075171A - 非易失性半导体存储装置 - Google Patents

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Abstract

根据本发明的非易失性半导体存储装置(1)中，通过将电容元件(C1、C2)的电容侧壁绝缘膜(21)与关注耐电压而膜质和膜厚度被调节的、存储器单元(2)的侧壁隔板(13a、13b)做成同一层，因此能够提高电容元件(C1、C2)的耐电压特性的同时，使电容特性稳定。此外，在该非易失性半导体存储装置(1)中，不需要如现有技术的用于将施加到电容元件的电压抑制为低电压的电源，相应地可以简化结构，并且可以实现小型化。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种非易失性半导体存储装置。
背景技术
现有技术中，作为非易失性半导体存储装置，已知的有在存储器栅极构造体中具有电荷存储层的存储器单元以矩阵状配置的非易失性半导体存储装置。在这样的非易失性半导体存储装置中，通过将电荷注入到存储器单元的电荷存储层中以写入数据，另一方面，通过从所述电荷存储层抽出电荷以擦除数据。
实际上，将电荷注入到存储器单元的电荷存储层中时，存储器栅极构造体的沟道层上施加低电压的位电压的同时，存储器栅极上施加高电压的电荷存储栅电压，通过由位电压和存储器栅电压的电压差所产生的量子隧道效应，将电荷注入到电荷存储层中。
在这样的非易失性半导体存储装置中，已知的有设置用于生成施加到存储器单元的高电压的电荷存储栅电压的电荷泵电路的结构。作为基本的电荷泵电路，已知的有狄克逊型电荷泵电路。图10是例如四段狄克逊型的电荷泵电路100的电路图。
实际上，狄克逊型电荷泵电路100具有多个PN接合二极管D101、D102、D103、D104及D105串联连接在输入电极与输出电极之间的结构，电容元件C101、C102、C103、C104的一端分别连接到PN接合二极管D101、D102、D103、D104的负极。第一时钟电压被施加到奇数段的电容元件C101、C103的另一端，与第一时钟逆相位的第二时钟电压被施加到偶数段的电容元件C102、C104的另一端。如图11所示，彼此逆相位的第一时钟和第二时间的高电平和低电平的电压被交替施加到电容元件C101、C103和电容元件C102、C104。并且，图11中，V1表示从输入电极输入的预定的输入电压，V2表示从输出电极输出的输出电压。
电荷泵电路100中，电容元件C101、C102、C103、C104以第一时钟和第二时钟的高电平和低电平的电压变化的时间重复进行电荷的充电和放电，将第一时钟和第二时钟的振幅的电压乘以相当于电容元件C101、C102、C103、C104的段数的数而得到的电压作为输出电压V2从输出电极输出。由此，电荷泵电路10可以生成上升的输出电压V2。
在这种电荷泵电路100中，需要耐电压特性优异且电容特性稳定的电容元件C101、C102、C103、C104。在此，例如在专利文献1中公开了一种利用制造存储器单元的工序与存储器单元同时形成电容元件的制造方法。具体地，在专利文献1中，公开了如下技术：利用制造具有控制栅极和存储器栅极的电荷存储型的存储器单元的工序，形成用于所述存储器单元的驱动电路的电容元件。
在专利文献1中，形成控制栅极后，在存储器单元形成区域和电容元件形成区域形成层叠有氧化硅膜、作为电荷存储层的氮化硅膜及氧化硅膜的ONO膜，在存储器单元形成区域的ONO膜上的预定位置形成存储器栅极。在专利文献1中，在电容元件形成区域残留在存储器单元中执行电荷存储的ONO膜的一部分，将所述ONO用作电容元件的电容绝缘膜。
现有技术文献
专利文献
专利文献1：特开2014-229844号公报
发明内容
要解决的技术问题
但是，由于关注存储器单元的写入动作、读取动作及擦除动作来优化用作电容绝缘膜的ONO膜的膜质和膜厚度，因此将ONO膜用作电容绝缘膜时在连续施加高电压的情况下存在耐电压特性不充分的问题。尤其，在图11所示的狄克逊型电荷泵电路中，例如在最终段的电容元件中产生高电压的电荷存储栅电压，因此高电压的电荷存储栅电压连续地施加到配置在最终段的电容元件的电容绝缘膜。因此，在现有技术的电荷泵电路100中将ONO膜用作电容绝缘膜的情况下，存在电容绝缘膜的耐电压特性不充分的问题。
此外，在将ONO膜用作电容绝缘膜的情况下，当施加高电压时，载体从电容电极注入到电容绝缘膜内的氮化硅膜中，存在电容特性不稳定的问题。
因此，为了避免这种问题，可以考虑将设置在电荷泵电路的多个电容元件分为前段侧和后段侧，在前段侧的多个电容元件和后段侧的多个电容元件分别设置单独的电源。但是，在包括这样的电荷泵电路的非易失性半导体存储装置中，需要设置分别向前段侧的多个电容元件和后段侧的多个电容元件施加单独的电压的多个电源，使得结构复杂，并且难以实现小型化。
因此，本发明是鉴于上述情况而提出的，其目的在于提供一种非易失性半导体存储装置，其能够提高电容元件的耐电压特性的同时，使电容特性稳定，并且可以实现小型化。
为解决技术课题的技术方案
用于实现上述问题的本发明的非易失性半导体存储装置，包括设置在半导体基板上的存储器单元和设置在所述半导体基板上形成的绝缘层上的电荷泵电路，其特征在于，所述存储单元包括：存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极；一侧壁隔板，沿所述存储器栅极构造体的一侧侧面设置，并且由绝缘材料构成；另一侧壁隔板，沿所述存储器栅极构造体的另一侧侧面设置，并且由所述绝缘材料构成；第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，并且沿所述一侧壁隔板形成；第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，并且沿所述另一侧壁隔板形成；漏极区域，在与所述第一选择栅极构造体相邻的所述半导体基板表面以与所述第一选择栅极绝缘的方式设置，并且与位线电连接；及源极区域，在与所述第二选择栅极构造体相邻的所述半导体基板表面以与所述第二选择栅极绝缘的方式设置，并且与源极线电连接，其中，在所述电荷泵电路中设置有多个电容元件，在各所述电容元件中，在电容电极与电容侧壁电极之间，设置有与所述一侧壁隔板和所述另一侧壁隔板以同一层形成的电容侧壁绝缘膜。
有益效果
在本发明中，在与存储器单元相同的半导体基板上设置的电荷泵电路的电容元件的电容侧壁绝缘膜使用与存储器单元侧壁隔板相同的膜。存储器单元的侧壁隔板通过关注耐电压而调节膜质和膜厚度，因此当用作电荷泵电路的电容元件的电容侧壁绝缘膜时，能够提高耐电压特性的同时使电容特性稳定。此外，不需要用于将施加到电容元件的电压抑制为低电压的电源，从而可以简化结构，并且可以实现小型化。
附图说明
图1是示出本发明的非易失性半导体存储装置的结构的剖视图。
图2是示出包括两个电容元件的电荷泵电路的电路结构的电路图。
图3是示出包括两个电容元件的电荷泵电路的平面布局的示意图。
图4是示出图3的B-B’部分的剖面结构的示意图。
图5是示出包括四个电容元件的电荷泵电路的平面布局的示意图。
图6是示出另一实施方式的非易失性半导体存储装置的结构的剖视图。
图7是示出包括鳍部的非易失性半导体存储装置的平面布局的示意图。
图8A是示出图7的D-D’部分的剖面结构的示意图，图8B是示出图7的E-E’的剖面结构的示意图。
图9是示出图7的F-F’部分的剖面结构的示意图。
图10是示出现有的电荷泵电路的电路结构的电路图。
图11是示出施加到电荷泵电路的输入电压V1、第一时钟和第二时钟的各电压、和输出电压V2之间的关系的时间图。
具体实施方式
以下，对本发明的实施方式进行说明。并且，按照以下的顺序进行说明。
<1.本发明的非易失性半导体存储装置的结构>
1-1.关于存储器单元
1-1-1.写入选择存储器单元的动作
1-1-2.写入非选择存储器单元的动作
1-1-3.读取存储器单元的动作
1-1-4.擦除存储器单元的动作
1-2.关于电荷泵电路
<2.作用及效果>
<3.关于包括四个电容元件的电荷泵电路>
<4.关于另一实施方式的非易失性半导体存储装置>
<5.关于包括鳍部的非易失性半导体存储装置>
<6.其他>
(1)本发明的非易失性半导体存储装置的结构
如图1所示，在非易失性半导体存储装置1中，存储器单元2和电荷泵电路4形成在相同的半导体基板S1上，例如，将通过电荷泵电路4提高输入电压而得到的电压可以施加到存储器单元2的存储器栅极MG。并且，虽然在图1中示出了一个存储器单元2，但是实际上多个存储器单元2在行方向和列方向上配置，并且以矩阵状配置的存储器单元2构成存储器单元阵列。
(1-1)关于存储器单元
存储器单元2中，例如在P型的半导体基板S1上，形成有形成N型的存储器晶体管MT的存储器栅极构造体5、形成N型的MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)的第一选择晶体管T1的第一选择栅极构造体6及同样地形成N型MOS的第二选择晶体管T2的第二选择栅极构造体7。
在半导体基板S1的表面，以预定距离形成有漏极区域8a和源极区域8b，在所述漏极区域8a与源极区域8b之间配置有第一选择栅极构造体6、存储器栅极构造体5及第二选择栅极构造体7。在形成在与第一选择栅极构造体6相邻的半导体基板S1表面上的漏极区域8a，连接有位线BL，施加到所述位线BL的位电压可被施加到该区域。并且，形成在与第二选择栅极构造体7相邻的半导体基板S1表面上的源极区域8b，连接有源极线SL，施加到所述源极线SL的源电压可被施加到该区域。
存储器栅极构造体5中，在漏极区域8a与源极区域8b之间的半导体基板S1上，夹着由氧化硅(SiO、SiO2)等绝缘材料构成的下部存储器栅极绝缘膜10，具有例如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化铪(HfO2)等构成的电荷存储层EC，进一步，在该电荷存储层EC上，夹着由与下部存储器栅极绝缘膜10相同的绝缘材料构成的上部存储器栅极绝缘膜11具有存储器栅极MG。如此，存储器栅极构造体5具有电荷存储层EC通过下部存储器栅极绝缘膜10和上部存储器栅极绝缘膜11与半导体基板S1和存储器栅极MG绝缘的结构。
存储器栅极MG例如由多晶硅等导电材料形成，例如通过存储器栅极线ML可施加通过后述的电荷泵电路4升压的电荷存储栅电压。在存储器栅极构造体5中，沿一侧壁形成有由例如氧化硅(SiO、SiO2)等绝缘材料构成的壁状的侧壁隔板13a，夹着所述侧壁隔板13a相邻第一选择栅极构造体6。形成在存储器栅极构造体5与第一选择栅极构造体6之间的侧壁隔板13a以预定的膜厚度形成，使得存储器栅极构造体5的存储器栅极MG和第一选择栅极构造体6的第一选择栅极DG绝缘。
在此，当存储器栅极MG与第一选择栅极DG之间的距离小于5nm时，预定电压被施加到存储器栅极MG和第一选择栅极DG时，侧壁隔板13a可能产生耐电压不良。另一方面，当存储器栅极MG与第一选择栅极DG之间的距离超过40nm时，存储器栅极MG和第一选择栅极DG之间的半导体基板S1(例如，从表面至50nm的区域(表面区域))中的阻抗上升，在读取数据时，读取电流难以在存储器栅极构造体5与第一选择栅极构造体6之间流动。
因此，在该实施方式中，存储器栅极MG与第一选择栅极DG之间的距离优选形成为5nm以上且40nm以下，侧壁隔板13a的膜厚度也优选形成为5nm以上且40nm以下。
第一选择栅极构造体6具有在侧壁隔板13a与漏极区域8a之间的半导体基板S1上设置有由氧化硅(SiO、SiO2)等绝缘材料构成且膜厚度为9nm以下、优选为3nm以下的第一选择栅极绝缘膜12a的结构。并且，在这种情况下，第一选择栅极绝缘膜12a通过与侧壁隔板13a、13b不同的制造工序形成，其膜厚度形成为小于侧壁隔板13a、13b的膜厚度。
除此之外，在该第一选择栅极构造体6中，由多晶硅等导电材料构成的第一选择栅极DG形成在第一选择栅极绝缘膜12a上，并且预定的电压从第一选择栅极线DL被施加到第一选择栅极DG。
另一方面，在存储器栅极构造体5的另一侧壁上也形成有由氧化硅(SiO、SiO2)等绝缘材料构成的壁状的侧壁隔板13b，夹着所述侧壁隔板13b相邻第二选择栅极构造体7。形成在存储器栅极构造体5与第二选择栅极构造体7之间的侧壁隔板13b也以预定的膜厚度形成，使得存储器栅极构造体5的存储器栅极MG和第二选择栅极构造体7的第二选择栅极SG绝缘。
在此，如上述的存储器栅极MG与第一选择栅极DG之间一样，存储器栅极MG与第二选择栅极SG之间也可能发生侧壁隔板13a的耐电压不良和存储器栅极构造体5与第二选择栅极构造体7之间的读取电流降低的问题，因此优选以5nm以上且40nm以下的距离形成。因此，在该实施方式中，设置在存储器栅极MG与第二选择栅极SG之间的侧壁隔板13b的膜厚度也优选形成为5nm以上且40nm以下。
第二选择栅极构造体7具有在侧壁隔板13b与源极区域8b之间的半导体基板S1上设置有由氧化硅(SiO、SiO2)等绝缘材料构成且膜厚度为9nm以下、优选为3nm以下的第二选择栅极绝缘膜12b的结构。并且，在这种情况下，第二选择栅极绝缘膜12b通过与侧壁隔板13a、13b不同的制造工序形成，其膜厚度形成为小于侧壁隔板13a、13b的膜厚度。
除此之外，在该第二选择栅极构造体7中，由多晶硅等导电材料构成的第二选择栅极SG形成在第二选择栅极绝缘膜12b上，并且预定的电压从第二选择栅极线SGL被施加到第二选择栅极SG。
在此，设置在存储器单元2的侧壁隔板13a、13b通过化学气相沉积法(chemicalvapor deposition，CVD)形成，与通过热氧化多晶硅来形成的氧化膜相比，膜质优异而耐电压高，而且可以在不考虑多晶硅的热氧化引起的消耗的情况下可以高度自由地设计膜厚度。
并且，相比存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11、第一选择栅极绝缘膜12a及第二选择栅极绝缘膜12b的膜厚度和膜质被限制以优化存储器单元2的写入动作、读取动作及擦除动作。对此，侧壁隔板13a、13b形成为与上述的下部存储器栅极绝缘膜10等独立的不同的层，因此，不受上述的限制，膜质和膜厚度可以关注存储器栅极构造体5与第一选择栅极构造体6之间以及存储器栅极构造体5与第二选择栅极构造体7之间的耐电压而设定。
(1-1-1)写入选择存储器单元的动作
说明电荷被注入到电荷存储层EC的存储器单元(写入选择存储器单元)2的动作。从存储器栅极线ML电荷存储栅电压Vprog(例如，12V的电压)被施加到存储器栅极MG，基准电压Vss(例如，0V的电压)作为基板电压被施加到半导体基板S1。从第二选择栅极线SGL基准电压Vss(例如，0V的电压)作为栅极截止电压被施加第二选择栅极SG，从源极线SL基准电压Vss(例如，0V的电压)作为源极截止电压被施加到源极区域8b。
由此，第二选择晶体管T2变成截止状态，在第二选择栅极构造体7正下方的半导体基板S1形成源极侧非导通区域。源极区域8b和存储器栅极构造体5正下方的半导体基板S1的沟道层形成载体区域(形成沟道层时载体被诱发的区域)的电连接被源极侧非导通区域阻断，沟道层形成载体区域中来自源极线SL的电压施加被阻止。
另一方面，从第一选择栅极线DL将电源电压Vdd(例如，大于0V且1.5V以下的电压)作为第一选择栅极线选择电压施加到第一选择栅极DG，从位线BL将基准电压Vss(例如，0V的电压)作为写入电压施加到漏极区域8a。由此，第一选择晶体管T1变成导通状态，在第一选择栅极构造体6正下方的半导体基板S1形成漏极侧导通区域，漏极区域8a和存储器栅极构造体5正下方的沟道层形成载体区域电连接。
结果，在沟道层形成载体区域，载体被诱发，在半导体基板S1表面形成与写入电压(基准电压Vss(例如，0V的电压))相同电位的沟道层。因此，写入选择存储器单元2中，在存储器栅极构造体5的存储器栅极MG与沟道层之间，产生例如12V的大的电压差，通过量子隧道效应，将电荷注入到电荷存储层EC内，从而成为写入数据的状态。
(1-1-2)写入非选择存储器单元的动作
对与写入选择存储器单元共用第一选择栅极线DL且阻止电荷注入到电荷存储层EC的存储器单元(写入非选择存储器单元)2的动作进行说明。与写入选择存储器单元的情况相同，在写入非选择存储器单元2中，从存储器栅极线ML向存储器栅极MG施加电荷存储栅电压Vprog，将基准电压Vss作为基板电压施加到半导体基板S1。
此外，与写入选择存储器单元的情况相同，在第二选择栅极SG中，从第二选择栅极线SGL将基准电压Vss(例如，0V的电压)作为栅极截止电压施加到第二选择栅极SG，从源极线SL将基准电压Vss作为源极截止电压施加到源极区域8b。由此，第二选择晶体管T2变成截止状态，第二选择栅极构造体7正下方的半导体基板S1上形成源极侧非导通区域。源极区域8b与存储器栅极构造体5正下方的半导体基板S1的沟道层形成载体区域通过源极侧非导通区域电隔离，从而沟道层形成载体区域中来自源极线SL的电压的施加被阻止。
另一方面，从第一选择栅极线DL将电源电压Vdd(例如，大于0V且1.5V以下的电压)作为第一选择栅极线电压施加到第一选择栅极DG，从位线BL将电源电压Vdd作为阻止电压施加到漏极区域8a。由此，第一选择晶体管T1变成截止状态，在第一选择栅极构造体6正下方的半导体基板S1上形成漏极侧非导通区域。漏极区域8a与存储器栅极构造体5正下方的沟道层形成载体区域通过源极侧非导通区域电隔离，从而沟道层形成载体区域中来自位线BL的电压的施加被阻止。
因此，在写入非选择存储器单元2中，存储器栅极构造体5正下方的沟道层形成载体区域形成耗尽层，根据电荷存储栅电压，存储器栅极构造体5正下方的半导体基板S1的电位上升，存储器栅极MG与半导体基板S1表面的电压差变小。因此，在写入非选择存储器单元2中，通过耗尽层在存储器栅极MG与半导体基板S1之间不产生引起量子隧道效应的电压差，从而可以阻止电荷注入到电荷存储层EC内。
此时，在写入非选择存储器单元2中，通过形成在存储器栅极构造体5正下方的半导体基板S1的耗尽层，可阻止存储器栅极构造体5正下方的半导体基板S1表面的电位到达第一选择栅极构造体6的第一选择栅极绝缘膜12a和第二选择栅极构造体7的第二选择栅极绝缘膜12b。
由此，在第一选择栅极构造体6中，即使根据从位线BL施加到漏极区域8a的低电压的写入电压和施加到第一选择栅极DG的第一选择栅极线选择电压，将第一选择栅极绝缘膜12a的膜厚度形成得薄，由于存储器栅极构造体5正下方的半导体基板S1的电位被耗尽层阻断，因此能够防止由所述电位引起的第一选择栅极绝缘膜12a的绝缘破坏。
此外，同样地，在第二选择栅极构造体7中，即使根据从源极线SL施加到源极区域8b的低电压的源极截止电压和施加到第二选择栅极SG的栅极截止电压，将第二选择栅极绝缘膜12b的膜厚度形成得薄，由于存储器栅极构造体5正下方的半导体基板S1的电位被耗尽层阻断，因此能够防止由所述电位引起的第二选择栅极绝缘膜12b的绝缘破坏。
(1-1-3)读取存储器用的动作
在存储器单元2的数据的读取动作中，读取电压被设置为电源电压Vdd(例如，大于0V且1.5以下的电压)，将位线BL与充电至电源电压Vdd，源极电压被设置为基准电压Vss(例如，0V的电压)，源极线SL被设置为基准电压Vss。读取数据的存储器单元(读取存储器单元)2中，电荷存储在电荷存储层EC的情况(写入数据的情况)下，存储器栅极构造体5正下方的半导体基板S1变成非导通状态，漏极区域8a和源极区域8b的电连接被阻断。由此，在读取数据的存储器单元2中，连接到漏极区域8a的位线BL中，作为读取电压的电源电压Vdd保持原样。
另一方面，在读取存储器单元2中电荷没有存储在电荷存储层EC的情况(没有写入数据的情况)下，存储器栅极构造体5正下方的半导体基板S1变成导通状态，漏极区域8a和源极区域8b电连接，结果，基准电压Vss的源极线SL和电源电压Vdd的位线BL通过存储器单元2电连接。由此，在非易失性半导体存储装置1中，连接到读取存储器单元2的位线BL的电源电压Vdd的读取电压下降。
因此，在非易失性半导体存储装置1中，通过检测位线BL的读取电压是否发生变化，可以执行电荷是否存储在存储器单元2的电荷存储层EC的数据的读取动作。并且，在仅连接到不读取数据的存储器单元(读取非选择存储器单元)2的位线BL上，可施加与源极电压相同的基准电压Vss的读取非选择电压。
(1-1-4)擦除存储器单元的动作
从存储器单元2的电荷存储层EC内抽出电荷的数据的擦除动作时，通过从存储器栅极线ML向存储器栅极MG施加擦除栅电压Verase(例如，-12V)，电荷存储层EC内的电荷被抽出到将基准电压Vss(例如，0V的电压)作为基板电压的半导体基板S1，从而可擦除数据。
(1-2)关于电荷泵电路
除了这样的结构之外，在该非易失性半导体存储装置1中，设置有包括多个电容元件C1、C2、…和PN接合二极管D1、D2、D3、…的狄克逊型电荷泵电路4。在此，图1中示出例如配置两个电容元件C1、C2的区域的剖面结构，在PN接合二极管D1、D2之间形成有一个电容元件C1，在PN接合二极管D2、D3之间形成有另一电容元件C2。下面，关注电容元件C1来进行说明，而对于与所述电容元件C1结构基本相同的电容元件C2，省略说明以避免重复进行说明。
在示出预定位置的剖面结构的图1中，电容元件C1具有电容侧壁电极19a和电容电极构造体16a依次交替配置、且电容侧壁电极19a与电容电极构造体16a之间分别设置有壁状的电容侧壁绝缘膜21的结构。实际上，在绝缘层IS上，具有相同结构的多个电容电极构造体16a以预定间隔配置。电容电极构造体16a具有在绝缘层IS上依次层叠电荷存储层ECa和绝缘膜11a、且在所述绝缘膜11a上设置有电容电极17a的结构。电容电极17a在形成存储器单元2的存储器栅极MG的制造工序中形成，与所述存储器栅极MG为同一层。
此外，设置在电容电极构造体16a的电荷存储层ECa在形成存储器单元2的电荷存储层EC的制造工序中形成，与所述电荷存储层EC为同一层，进一步，设置在电容电极构造体16a的绝缘膜11a在形成存储器单元2的上部存储器栅极绝缘膜11的制造工序中形成，与所述上部存储器栅极绝缘膜11为同一层。
除了这样的结构，在电容电极构造体16a中，沿一侧壁形成有壁状的电容侧壁绝缘膜21，并且沿所述电容侧壁绝缘膜21形成有电容侧壁电极19a。此外，在电容电极构造体16a中，在与一侧壁相对配置的另一侧壁也形成有壁状的另一电容侧壁绝缘膜21，并且沿所述电容侧壁绝缘膜21形成有另一电容侧壁电极19a。
电容侧壁绝缘膜21在形成存储器单元2的侧壁隔板13a、13b的制造工序中形成，与所述侧壁隔板13a、13b为同一层。因此，电容侧壁绝缘膜21不包含电荷存储层ECa，仅由与侧壁隔板13a、13b相同膜质的氧化硅(SiO、SiO2)等的绝缘材料形成。此外，电容侧壁绝缘膜21的膜厚度与侧壁隔板13a、13b的膜厚度一致地形成为5nm以上且40nm以下。
在该实施方式中，通过CVD方法形成存储器单元2的侧壁隔板13a、13b时，电容侧壁绝缘膜21沿电容电极构造体16a的各侧壁形成，因此与所述侧壁隔板13a、13b为同一层，从而与通过热氧化多晶硅来形成的氧化膜相比，膜质优异而耐电压高，而且可以在不考虑由多晶硅的热氧化引起的消耗的情况下可以高度自由地设计膜厚度。
此外，电容侧壁绝缘膜21形成为与为了优化存储器单元2的写入动作、读取动作及擦除动作而膜厚度和膜质受限制的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11、第一选择栅极绝缘膜12a及第二选择栅极绝缘膜12b独立的不同的层，因此不受所述限制，而是可关注电容电极构造体16a(16b)及电容侧壁电极19a(19b)之间的耐电压而设定膜质和膜厚度。
沿电容侧壁绝缘膜21形成的电容侧壁电极19a在形成存储器单元2的第一选择栅极DG和第二选择栅极SG的制造工序中形成，与所述第一选择栅极DG和第二选择栅极SG为同一层。
在电容元件C1中，相邻的电容电极构造体16a之间的电容侧壁电极19a以填充相邻的电容电极构造体16a之间相对配置的电容侧壁绝缘膜21之间的间隙的方式形成。电容元件C中与另一电容元件C2不相邻的末端的电容电极构造体16a中，沿电容侧壁绝缘膜21形成有PN接合二极管D1的相反导电型接合部15a。
在相邻的电容元件C1、C2之间，以填充一电容元件C1的电容侧壁绝缘膜21与另一电容元件C2的电容侧壁绝缘膜21之间的间隙的方式形成有PN接合二极管D2的相反导电型接合部15b。并且，在相邻的电容元件C2与另一电容元件(未示出)之间，形成有PN接合二极管D3的相反导电型接合部15c。
相反导电型接合部15a、15b、15c由与电容电极17a、17b和电容侧壁电极19a、19b不同的导电型的相反导电型的半导体材料形成，在与电容元件C1、C2、…相邻的区域可以形成后述的PN接合二极管D1、D2、D3。在该实施方式中，由于电容电极17a、17b和电容侧壁电极19a、19b由N型半导体材料形成，因此相反导电型接合部15a、15b、15c由P型半导体材料形成。
在此，相反导电型接合部15a、15b、15c与电容侧壁电极19a、19b为同一层，在制造工序中，在形成电容侧壁电极19a、19b、后述的输入电极24a及输出电极24b时残留的半导体材料中通过离子注入掺杂P型杂质来形成。
并且，与上述电容元件C1的区别在于，电容元件C2形成在相反导电型接合部15b、15c之间，电容电极构造体16b和电容侧壁电极19b具有与上述的电容元件C1的电容电极构造体16a和电容侧壁电极19a相同的结构。
接着，作为具体的结构，将说明如图2所示例如设置两个电容元件C1、C2和三个PN接合二极管D1、D2、D3时的狄克逊型电荷泵电路4进行说明。在这种情况下，如图2所示，设置两个电容元件C1、C2和三个PN接合二极管D1、D2、D3的狄克逊型电荷泵电路4中，输入电极与输出电极之间串联连接有PN接合二极管D1、D2、D3，电容元件C1的电容侧壁电极19a和PN接合二极管D2的正极连接到PN接合二极管D1的负极，电容元件C2的电容侧壁电极19b和PN接合二极管D3的正极连接到所述PN接合二极管D2的负极。
在该例子中，输入电压V1施加到PN接合二极管D1的正极，第一时钟的电压施加到奇数段的一电容元件C1的电容电极17a，与第一时钟相反相位的第二时钟的电压施加到偶数段的另一电容元件C2的电容电极17b。电荷泵电路4中，电容元件C1、C2以第一时钟和第二时钟的高电平和低电平的电压变化的时间重复进行电荷的充电和放电，并且将第一时钟和第二时钟的振幅的电压乘以相当于电容元件C1、C2的段数的数所得到的电压作为输出电压V2从输出电极输出。
在此，电荷泵电路4也可以用作负的升压电路。当电荷泵电路4用作负的升压电路时，将输入电压施加到输出电极，第一时钟的电压施加到电容元件C1，与第一时钟相反相位的第二时钟的电压施加到电容元件C2。由此，电荷泵电路4中，电容元件C1、C2以第一时钟和第二时钟的高电平和低电平的电压变化的时间重复进行电荷的充电和放电，并且将第一时钟和第二时钟的振幅的电压乘以相当于电容元件C1、C2的段数的数所得到的负电压(例如，-12V)作为输出电压从输入电极输出。并且，由电荷泵电路4产生的负电压可以在从存储器单元2的电荷存储层EC内抽出电荷以进行数据的擦除动作时使用。
图3是示出图2所示的电荷泵电路4的平面布局的示意图，主要关注图1的电容电极17a、17b、电容侧壁电极19a、19b、相反导电型接合部15a、15b、15c、电容侧壁绝缘膜21、输入电极24a及输出电极24b的示意图。并且，图1的电荷泵电路4的剖面结构示出图3的A-A’部分的剖面结构。如图3所示，电荷泵电路4中，在输入电极24a与一电容元件C1之间配置有PN接合二极管D1，在一电容元件C1与另一电容元件C2之间配置有PN接合二极管D2，在另一电容元件C2与输出电极24b之间配置有PN接合二极管D3，所述电容元件C1、C2与PN接合二极管D1、D2、D3交替配置。
在电容元件C1中，设置有以梳齿状形成的电容电极构造体16a、沿所述电容电极构造体16a的侧壁形成的壁状的电容侧壁绝缘膜21、沿所述电容侧壁绝缘膜21的侧壁形成的电容侧壁电极19a。在该实施方式中，在电容电极构造体16a中，在预定位置设置有一连接器25a，通过所述连接器25a向电容电极17a施加第一时钟的电压。
电容侧壁绝缘膜21形成在电容电极构造体16a的整个侧壁周围，并且在电容电极构造体16a的梳齿状部分形成为与所述电容电极构造体16a的梳齿状匹配的蛇行状，在电容侧壁绝缘膜21的蛇行状部分，电容侧壁电极19a形成为梳齿状，在相对的电容侧壁绝缘膜21之间的空隙中形成有电容侧壁电极19a。如上所述，在电容元件C1中，由于电容侧壁绝缘膜21以蛇行状形成在电容电极构造体16a与电容侧壁电极19a之间，使得配置在电容电极构造体16a与电容侧壁电极19a之间的电容侧壁绝缘膜21的面积增大，从而可以在有限的区域获得大的电容量。
在上述的实施方式中，对将电容侧壁绝缘膜21形成为与电容电极构造体16a的梳齿状匹配的蛇行状的情况进行了描述，但是本发明并不限定于此，例如电容电极构造体16可以形成为蛇行状，电容侧壁绝缘膜21也沿所述电容电极构造体16a形成为蛇行状，或者电容电极构造体16a可以形成为螺旋形状，电容侧壁绝缘膜21也沿所述电容电极构造体16形成为螺旋形状，由此增大配置在电容电极构造体16a与电容侧壁电极19a之间的电容侧壁绝缘膜21的面积。
设置在一电容元件C1与另一电容元件C2之间的PN接合二极管D2包括相反导电型接合部15b和后述的导通部28。相反导电型接合部15b设置在一电容元件C1与另一电容元件C2相邻的区域中相对的电容侧壁绝缘膜21之间，具有与一电容元件C1的电容侧壁电极19a和另一电容元件C2的电容侧壁电极19b接合的结构。在此，电容侧壁电极19a和电容侧壁电极19b分别由N型半导体材料(例如，N型多晶硅)构成，相反导电型接合部15b由P型半导体材料(例如，P型多晶硅)构成，因此通过电容侧壁电极19a、相反导电型接合部15b及电容侧壁电极19b构成NPN接合结构。
如示出图3的B-B’部分的剖面结构的图4所示，前段的电容元件C1的电容侧壁电极19a和相反导电型接合部15b例如通过由金属材料等形成的导通部28电连接。实际上，导通部28由设置在电容元件C1的电容侧壁电极19a的第一连接器29a、设置在相反导电型接合部15b的第二连接器29b及连接所述第一连接器29a和第二连接器29b的连接部28a构成，通过第一连接器29a、连接部28a及第二连接器29b，可将前段的电容元件C1的电容侧壁电极19a和相反导电型接合部15b电连接。在此，由电容侧壁电极19a与相反导电型接合部15b电连接(即，使NPN接合结构的NP接合结构电连接)的结构、和相反导电型接合部15b与电容侧壁电极19b接合的PN接合部28b构成PN接合二极管D2。
并且，在该实施方式中，如图3所示，相反导电型接合部15b以填充在相邻的电容元件C1、C2之间相对地平行的电容侧壁绝缘膜21之间的间隙的方式形成为带状，且以使前段的电容元件C1的电容侧壁电极19a和后段的电容元件C2的电容侧壁电极19b相对而置的方式接合在与电容侧壁绝缘膜21没有接合的端部侧壁。
在前段的电容元件C1的电容侧壁电极19a、相反导电型接合部15a及后段的电容元件C2的电容侧壁电极19b的接合区域中，在没有设置有导通部28的区域中，通过NPN接合结构的形成，前段的电容元件C1的电容侧壁电极19a和后段的电容元件C2的电容侧壁电极19b电隔离。
如图3所示，与前段的电容元件C1一样，后段的电容元件C2中电容电极构造体16b形成为梳齿状，沿所述电容电极构造体16b的侧壁形成有壁状的电容侧壁绝缘膜21。在该实施方式中，后段的电容元件C2形成在PN接合二极管D2、D3的相反导电型接合部15b、15c之间，在相反导电型接合部15b、15c之间，设置有与电容电极构造体16b的梳齿状匹配而形成的电容侧壁电极19b。
在该实施方式中，在后段的电容元件C2中，在电容电极构造体16b的预定位置设置有另一连接器25b，与第一时钟相反相位的第二时钟的电压通过所述连接器25b被施加到电容电极17b。此外，在后段的电容元件C2中，夹着PN接合二极管设置有输出电极24b。并且，输入电极24a和输出电极24b例如由N型半导体材料(例如，N型多晶硅)构成，输入电压V1通过输入连接器26a被施加到输入电极24a，在输出电极24b中，在预定位置设置有与存储器栅极线连接的输出连接器26b。
实际上，输入电极24a和输出电极24b沿以包围虚拟电极构造体17c的周围的方式设置的壁状的虚拟绝缘膜21a设置。虚拟电极构造体17c在形成电容电极构造体16a、16b的制造工序中形成，因此与电容电极构造体16a、16b为同一层。因此，与电容电极构造体16a、16b一样，虚拟电极构造体17c具有在绝缘层上依次层叠电荷存储层、绝缘膜及电极的结构。虚拟绝缘膜21a在形成电容侧壁绝缘膜21的制造工序中沿虚拟电极构造体17c的侧壁形成，因此与电容侧壁绝缘膜21为同一层，与电容侧壁绝缘膜21一样，仅由氧化硅(SiO、SiO2)等绝缘材料形成。
在该实施方式中，由于设置这样的虚拟电极构造体17c和虚拟绝缘膜21a，通过在制造工序中进行的回蚀，在虚拟绝缘膜21a的周围残留半导体材料，并将残留的半导体材料用作输入电极24a和输出电极24b。
PN接合二极管D1、D3具有与上述的PN接合二极管D2相同的结构。具体地，在PN接合二极管D1中，输入电极24a和相反导电型接合部15a通过导通部28电连接(电连接NPN接合结构的NP接合结构)，在相反导电型接合部15a和电容侧壁电极19a接合的区域包括PN接合部。此外，在PN接合二极管D3中，电容侧壁电极19b和相反导电型接合部15c通过导通部28电连接(电连接NPN接合结构的NP接合结构)，在相反导电型接合部15c和输出电极24b接合的区域包括PN接合部。
在具有上述的结构的电荷泵电路4中，可将通过电容元件C1、C2升压的输出电压V2依次通过设置在输出电极24b的输出连接器26b和存储器栅极线施加到存储器单元2的存储器栅极MG。
具有这种结构的非易失性半导体存储装置1可以通过利用光刻法技术、氧化和CVD法等的成膜技术、蚀刻技术及离子注入法的一般的半导体制造工序形成，因此在此省略其说明。
在上述的实施方式中，对作为导通部设置由第一连接器29a、连接部28a及第二连接器29b构成的导通部28的情况进行了说明，但是本发明并不限定于此，例如，作为导通部可以设置形成在一电容元件C1的电容侧壁电极19a的表面到相反导电型接合部15b的表面的硅化物层。
在这种情况下，在另一电容元件C2的电容侧壁电极19b的表面设置另一硅化物层，并且可以设置间隙部使得如上所述作为导通部设置的硅化物层和另一硅化物层在PN接合部28b的上部表面不接触。此外，作为另一导通部，还可以在一电容元件C1的电容侧壁电极19a的表面到相反导电型接合部15b的表面设置一个连接器。
此外，在上述的实施方式中，对沿电容侧壁绝缘膜21的侧壁设置以带状延伸的相反导电型接合部15a、15b、15c的情况进行了描述，但是本发明并不限定于此，也可以是，仅在输入电极24a与一电容元件C1的电容侧壁电极19a相对的区域设置相反导电型接合部，或者仅在一电容元件C1的电容侧壁电极19a与另一电容元件C2的电容侧壁电极19b相对的区域设置相反导电型接合部，或者仅在另一电容元件C2的电容侧壁电极19b与输出电极24b相对的区域设置相反导电型接合部。此外，在一电容元件C1的电容侧壁电极19a和另一电容元件C2的电容侧壁电极19b相对的区域中，在没有设置导通部28的区域中，可以不设置相反导电型接合部从而不形成基于半导体材料的接合部，而是设置物理切断电容侧壁电极19a、19b的切断部。
(2)作用及效果
在上述的结构中，在非易失性半导体存储装置1中，在设置有存储器单元2的半导体基板S1的绝缘层IS上设置电荷泵电路4，并且将电荷泵电路4的电容元件C1、C2的电容侧壁电极19a(19b)及电容电极17a(17b)之间的电容侧壁绝缘膜21设置成与存储器单元2的侧壁隔板13a、13b为同一层。
此外，在非易失性半导体存储装置1中，通过电荷泵电路4产生在存储器单元2中能够通过量子隧道效应将电荷注入到电荷存储层EC的高电压的电荷存储栅电压Vprog，并且将所述电荷存储栅电压Vprog通过存储器栅极线ML施加到存储器单元2的存储器栅极MG。
在此，在非易失性半导体存储装置1中，通过将电容元件C1、C2的电容侧壁绝缘膜21与关注耐电压而膜质和膜厚度被调节的、存储器单元2的侧壁隔板13a、13b做成同一层，因此与在电容绝缘膜内设置氮化硅膜的现有的电容元件相比，能够提高电容元件C1、C2的耐电压特性，同时使电容特性稳定。此外，在该非易失性半导体存储装置1中，不需要如现有技术的用于将施加到电容元件的电压抑制为低电压的电源，相应地可以简化结构，并且可以实现小型化。
进一步，在非易失性半导体存储装置1中，由于例如可以将电源电压Vdd(例如，大于0V且1.5V以下的电压)通过电荷泵电路4升压以产生高电压的电荷存储栅电压Vprog，因此可以使非易失性半导体存储装置1的电源做成电源电压Vdd的单一的电源。
(3)关于包括四个电容元件的电荷泵电路
并且，在上述的实施方式中，对包括两个电容元件C1、C2的狄克逊型电荷泵电路4进行说明，但是本发明并不限定于此，也可以是包括三个或四个等其他数量的电容元件的狄克逊型电荷泵电路。在此，下面对例如包括四个电容元件的本发明的狄克逊型电荷泵电路的平面布局进行说明。
图5是示出设置四个电容元件C1a、C2a、C3a、C4a和五个PN接合二极管D1a、D2a、D3a、D4a、D5a的狄克逊型电荷泵电路31的平面布局的示意图。如图5所示，在电荷泵电路31中，施加第一时钟的电压的奇数段的电容元件C1a、C3a在一个方向上并排配置。此外，在电荷泵电路31中，施加与第一时钟相反相位的第二时钟的电压的偶数段的电容元件C2a、C4a以与所述电容元件C1a、C3a平行的方式在一个方向上并排配置。
在一个方向上并排的奇数段的电容元件C1a、C3a与同样地在一个方向上并排的偶数段的电容元件C2a、C4a之间，配置同样地在一个方向上并排的多个PN接合二极管D1a、D2a、D3a、D4a、D5a。在电荷泵电路31中，以与配置在一端的初段的PN接合二极管D1a的相反导电型接合部40a相邻的方式设置有输入电极38a，施加输入电压V1的输入连接器27a、27b设置在所述输入电极38a中。
在初段PN接合二极管D1a中，设置有以预定距离配置的成对的虚拟电极构造体34a、34b和沿所述虚拟电极构造体34a、34b的侧壁设置的壁状的虚拟绝缘膜32a、32b。并且，在该实施方式中，在PN接合二极管D1a中，多个虚拟电极构造体34a在一个方向上以预定距离并排配置，与所述虚拟电极构造体34a成对的多个虚拟电极构造体34b也在一个方向上以预定距离并排配置。
在其他PN接合二极管D2a、D3a、D4a、D5a中也设置有这些所述虚拟电极构造体34a、34b和虚拟绝缘膜32a、32b，但是在此将关注设置在初段的PN接合二极管D1a的虚拟电极构造体34a、34b和虚拟绝缘膜32a、32b而进行说明。在这种情况下，虚拟电极构造体34a、34b在后述的形成共用电容电极体33a、33b的制造工序中形成，因此与共用电容电极体33a、33b为同一层。因此，与共用电容电极体33a、33b一样，虚拟电极构造体34a、34b具有在绝缘层上依次层叠电荷存储层、绝缘膜及电极的结构。
此外，虚拟绝缘膜32a、32b在后述的形成电容侧壁绝缘膜32的制造工序中沿虚拟电极构造体34a、34b的各侧壁形成，与电容侧壁绝缘膜32为同一层。因此，与电容侧壁绝缘膜32一样，虚拟绝缘膜32a、32b不包括电荷存储层，可以仅由与电容侧壁绝缘膜32相同膜质的氧化硅(SiO、SiO2)等绝缘材料形成。
在该实施方式中，虚拟电极构造体34a、34b被配置成通过在制造工序中进行的回蚀，残留半导体材料以填充在一个方向上排列的虚拟电极构造体34a(34b)周围的虚拟绝缘膜32a(32b)之间的间隙和并排的配置的虚拟电极构造体34a、34b周围的虚拟绝缘膜32a、34b之间的间隙。并且，残留的半导体材料在PN接合二极管D1a、、D2a、D3a、D4a、D5a中可成为输入电极38a、电容侧壁电极36a、36b等，通过在预定区域掺杂P型杂质可成为相反导电型接合部40a、40b等。因此，相反导电型接合部40a、40b等与输入电极38a、电容侧壁电极36a、36b等为同一层。
在PN接合二极管D1a中，在一方向上排列的虚拟电极构造体34a的虚拟绝缘膜32a和同样地在一方向上排列的虚拟电极构造体34b的虚拟绝缘膜32b相对的区域中，设置有相反导电型接合部40a，通过所述相反导电型接合部40a切断配置在一虚拟电极构造体34a侧的输入电极38a和配置在另一虚拟电极构造体34b侧的电容元件C1a的电容侧壁电极36a。
并且，在该实施方式中，输入电极38a沿一虚拟电极构造体34a周围的虚拟绝缘膜32a的侧壁形成，并且其顶部形成为朝向基板表面平缓倾斜的侧墙形状。输入连接器27a、27b以从输入电极38a跨过虚拟绝缘膜32a和虚拟电极构造体34a的方式形成，从而通过虚拟绝缘膜32a和虚拟电极构造体34a增加设置面积的同时，将输入电压V1可靠地施加到宽度窄的输入电极38a中。设置在输入电极38a与电容元件C1a之间的PN接合二极管D1a包括相反导电型接合部40a和导通部28，通过导通部28电连接输入电极38a和相反导电型接合部40a。在此，输入电极38a和电容侧壁电极36a分别由N型半导体材料(例如，N型多晶硅)构成，相反导电型接合部40a由P型半导体材料(例如，P型多晶硅)构成，因此通过输入电极38a、相反导电型接合部40a及电容侧壁电极36a构成NPN接合结构。此外，PN接合二极管D1a具有相反导电型接合部40a和电容侧壁电极36a接合的PN接合部。
在奇数段的电容元件C1a、C3a中，设置有所述电容元件C1a、C3a共用的共用电容电极体33a，通过设置在所述共用电容电极体33a的预定位置的一连接器25a，将第一时钟的电压施加到共用电容电极体33a。共用电容电极体33a具有在绝缘层上依次层叠电荷存储层、绝缘膜及电容电极37a的结构，包括配置在第一段电容元件C1a的形成区域的梳齿状的电容电极构造体35a和配置在第三段电容元件C3a的形成区域的梳齿状的电容电极构造体35c。
电容元件C1a(C3a)由如上所述形成为梳齿状的电容电极构造体35a(35c)、沿所述电容电极构造体35a(35c)的侧壁形成的壁状的电容侧壁绝缘膜32和沿所述电容侧壁绝缘膜32的侧壁形成的电容侧壁电极36a(36c)构成。由于电容侧壁绝缘膜32形成在共用电容电极体33a的整个侧壁周围，因此从配置在第一段电容元件C1a的电容电极构造体35a的侧壁到配置在相邻的第三段电容元件C3a的电容电极构造体35a的侧壁连续设置而没有中断。
电容元件C1a、C3a具有电容侧壁绝缘膜32形成为与电容电极构造体35a、35c的梳齿状匹配的蛇行状，电容侧壁电极36a、36c的一部分形成为与所述电容侧壁绝缘膜32的蛇行状匹配的梳齿状的结构，通过切断部39切断所述电容侧壁电极36a、36c的电连接。在该实施方式中，切断部39设置在电容元件C1a、C3a之间，由与电容侧壁电极36a、36c不同的导电型的相反导电型(在这种情况下为P型)的半导体材料形成。由此，切断部39在电容元件C1a、C3a的接合区域形成NPN接合结构，可切断电容侧壁电极36a、36c之间的电连接。并且，各切断部39与相反导电型接合部40a、40b为同一层，例如在通过在制造工序中进行的离子注入而形成相反导电型接合部40a、40b等时可同时形成。
在第一段电容元件C1a和与所述电容元件C1a相对配置的第二段电容元件C2a之间，设置有第二段PN二极管D2a，所述PN接合二极管D2a的相反导电型接合部40b形成在第一段电容元件C1a的电容侧壁电极36a与第二段电容元件C2a的电容侧壁电极36b之间。并且，与上述的初段PN接合二极管D1a一样，在第二段PN接合二极管D2a中，沿虚拟电极构造体34a、34b的侧壁设置有壁状的虚拟绝缘膜32a、32b，但是在此省略其说明。
设置在第一段电容元件C1a与第二段电容元件C2a之间的第二段PN接合二极管D2a包括相反导电型接合部40b和导通部28，通过导通部28电连接第一段电容元件C1a的电容侧壁电极36a和相反导电型接合部40a。与上述的初段PN接合二极管D1a一样，第二段PN接合二极管D2a通过电容侧壁电极36a、相反导电型接合部40a及电容侧壁电极36b形成NPN接合结构，具有相反导电型接合部40a和电容侧壁电极36a接合的PN接合部。
在偶数段的电容元件C2a、C4a中，设置有所述电容元件C2a、C4a共用的共用电容电极体33b，通过设置在所述共用电容电极体33b的预定位置的另一连接器25b，将与第一时钟相反相位的第二时钟的电压施加到共用电容电极体33b。共用电容电极体33b也具有在绝缘层上依次层叠电荷存储层、绝缘膜及电容电极37b的结构，包括配置在第二段电容元件C2a的形成区域的梳齿状的电容电极构造体35b和配置在第四段电容元件C4a的形成区域的梳齿状的电容电极构造体35d。
在该实施方式中，设置在奇数段的电容元件C1a、C3a的共用电容电极体33a的直线形状的延伸部30a和设置在偶数段的电容元件C2a、C4a的共用电容电极体33b的直线形状的延伸部30c向一个方向平行，在被一侧的共用电容电极体33a的延伸部30a和另一侧的共用电容电极体33b的延伸部30c夹着的区域配置有共用电容电极体33a、33b的各梳齿状部30b、30d。
并且，电容元件C2a(C4a)也由形成为梳齿状的电容电极构造体35b(35d)、沿所述电容电极构造体35b(35d)的侧壁形成的壁状的电容侧壁绝缘膜32和沿所述电容侧壁绝缘膜32的侧壁形成的电容侧壁电极36b(36d)构成，电容侧壁绝缘膜32在共用电容电极体33b的整个侧壁周围连续设置而没有中断。
此外，与上述的奇数段的电容元件C1a、C3a一样，在偶数段的电容元件C2a、C4a中，电容侧壁绝缘膜32形成为与电容电极构造体35b、35d的梳齿状匹配的蛇行状，电容侧壁电极36b、36d的一部分形成为与所述电容侧壁绝缘膜32的蛇行状匹配的梳齿状，通过切断部39切断电容侧壁电极36b、36d之间的电连接。
在此，与上述的实施方式一样，形成在所述电容元件C1a、C2a、C3a、C4a的电容侧壁绝缘膜32在形成图1所示的存储器单元2的侧壁隔板13a、13b的制造工序中形成，因此与所述侧壁隔板13a、13b为同一层。因此，电容侧壁绝缘膜32不包括电荷存储层，仅由与侧壁隔板13a、13b相同的膜质的氧化硅(SiO、SiO2)等绝缘材料形成。此外，电容侧壁绝缘膜32的膜厚度与侧壁隔板13a、13b的膜厚度一致地形成为5nm以上且40nm以下。
并且，当通过CVD法形成存储器单元2的侧壁隔板13a、13b时，电容侧壁绝缘膜32也沿共用电容电极体33a、33b的整个侧壁周围形成，与所述侧壁隔板13a、13b为同一层，因此与通过热氧化多晶硅来形成的氧化膜相比，膜质优异而耐电压高，而且可以在不考虑多晶硅的热氧化引起的消耗的情况下高度自由地设计膜厚度。
此外，电容侧壁绝缘膜32形成为与为了优化存储器单元2的写入动作、读取动作及擦除动作而膜厚度和膜质受限制的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜11、第一选择栅极绝缘膜12a及第二选择栅极绝缘膜12b(图1)独立的不同的层，因此不受所述限制，而是关注电容电极37a、37b和电容侧壁电极36a、36b、36c、36d之间的耐电压而设定膜质和膜厚度。
在第二段电容元件C2a和与所述电容元件C2a相对配置的第三段电容元件C3a之间设置有第三段PN接合二极管D3a，此外，在所述电容元件C3a和与所述电容元件C3a相对配置的第四段电容元件C4a之间设置有第四段PN接合二极管D4a。对于上述PN接合二极管D3a(D4a)，与上述的PN接合二极管D1a、D2a一样，在前段侧电容侧壁电极36b(36c)和相反导电型接合部40c(40d)之间的接合区域包括导通部28，另一方面，在相反导电型接合部40c(40d)与后段侧电容侧壁电极36c(36d)之间的接合区域没有设置有导通部28，而是设置有PN接合部。
并且，在最终段PN接合二极管D5a中，通过相反导电型接合部40e切断电容元件C4a的电容侧壁电极36d和输出电极38b。输出电极38b沿虚拟电极构造体34b周围的虚拟绝缘膜32b的侧壁形成，并且顶部形成为朝向基板表面平缓倾斜的侧墙形状。输出连接器27c、27d以从输出电极38b跨过虚拟绝缘膜32b和虚拟电极构造体34b的方式形成，从而通过虚拟绝缘膜32b和虚拟电极构造体34b增加设置面积的同时，与宽度窄的输出电极38b电连接。
此外，在最终段PN接合二极管D5a中，在电容元件C4a的电容侧壁电极36d与相反导电型接合部40e之间的接合区域包括导通部28，另一方面，在相反导电型接合部40e与输出电极38b之间的接合区域没有设置有导通部28，而是设置有PN接合部。
在上述的结构中，与图1所示的非易失性半导体存储装置1一样，在包括图5所示的电荷泵电路31的非易失性半导体存储装置中，由于使电荷泵电路31的电容侧壁绝缘膜32与存储器单元2的侧壁隔板13a、13b为同一层，因此与在电容绝缘膜内设置氮化硅膜的现有的电容元件相比，能够提高电容元件C1a、C2a、C3a、C4a的耐电压特性的同时使电容特性稳定。此外，在电荷泵电路31中，不需要如现有技术一样将电压抑制为低电压的电源，相应地可以简化结构，并且可以实现小型化。
此外，在该电荷泵电路31中，在各PN接合二极管D1a、D2a、D3a、D4a、D5a设置有虚拟电极构造体34a、34b。由此，在电荷泵电路31中，在制造工序中通过回蚀由半导体材料形成电容侧壁电极36a、36b、36c、36d时，可以在虚拟电极构造体34a、34b的周围残留半导体材料，因此可以利用残留的半导体材料容易形成各PN接合二极管D1a、D2a、D3a、D4a、D5a的相反导电型接合部40a、40b、40c、40d、40e。
并且，在上述的实施方式中，对在图5所示的电荷泵电路31中，在被共用电容电极体33a的延伸部30a和共用电容电极体33b的延伸部30c夹着的区域配置有共用电容电极体33a、33b的各梳齿状部30b、30d的情况进行了描述，但是本发明并不限定于此，也可以在被共用电容电极体33a的延伸部30a和共用电容电极体33b的延伸部30c夹着的区域不设置共用电容电极体33a、33b的各梳齿状部30b、30d，而是在其他各位置设置共用电容电极体33a、33b的各梳齿状部30b、30d。
(4)关于其他实施方式的非易失性半导体存储装置
并且，在上述的实施方式中，对图1所示的存储器栅极MG、第一选择栅极DG、第二选择栅极SG、电容电极17a…、及电容侧壁电极19a…等由多晶硅等半导体材料形成的情况进行了描述，但是本发明并不限定于此，所述存储器栅极、第一选择栅极、第二选择栅极、电容电极及电容侧壁电极例如也可以由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等金属材料形成。
与图1的对应部分标注相同的附图标记的图6示出存储器栅极MG1、第一选择栅极DG1、第二选择栅极SG1、电容电极62及电容侧壁电极63由金属材料形成的非易失性半导体存储装置41。并且，在此，省略与图1所示的非易失性半导体存储装置1相同的结构的说明，下面关注与所述非易失性半导体存储装置1的不同点而进行说明。
此外，图6所示的存储器单元42也可以执行根据上述的“(1-1-1)写入选择存储器单元的动作”、“(1-1-2)写入非选择存储器单元的动作”、“(1-1-3)读取存储器单元的动作”及“(1-1-4)擦除存储器单元的动作”的动作，但是在此为了避免重复的说明，省略其说明。
在这种情况下，在非易失性半导体存储装置41中，通过在制造工序中进行的CMP等的平坦化处理，存储器单元42和电荷泵电路44的上表面被平坦化，所述存储器单元42和电荷泵电路44被层间绝缘层57和上层的层间绝缘层(未示出)覆盖。
在存储器单元42中，例如在半导体基板S1上形成有形成存储器晶体管MT的存储器栅极构造体45、形成第一选择晶体管T1的第一选择栅极构造体46及形成第二选择晶体管T2的第二选择栅极构造体47，在漏极区域8a和源极区域8b的各表面分别形成有硅化物层43a、43b。在漏极区域8a的表面设置有沿第一选择栅极构造体46的侧壁形成的由SiN等构成的壁状的侧墙部55a，在源极区域8b的表面设置有沿第二选择栅极构造体47的侧壁形成的由SiN等构成的侧墙部55b。
并且，在这种情况下，存储器栅极构造体45的上部存储器栅极绝缘膜48、第一选择栅极构造体46的第一选择栅极绝缘膜54a及第二选择栅极构造体47的第二选择栅极绝缘膜54b由与下部存储器栅极绝缘膜10不同的绝缘材料(例如，氧化铪(HfO2)等高-k材料、氮化铪硅酸盐(HfSiON))形成。
此外，在存储器栅极构造体45中，沿一侧壁形成有由绝缘材料构成的壁状的侧壁隔板51a的同时，沿所述侧壁隔板51a形成壁状的栅极侧壁绝缘膜52a，夹着所述侧壁隔板51a和栅极侧壁绝缘膜52a相邻第一选择栅极构造体46。此外，在存储器栅极构造体45中，沿与一侧壁相对配置的另一侧壁形成有由绝缘材料构成的壁状的侧壁隔板51b的同时，沿所述侧壁隔板51b形成有壁状的栅极侧壁绝缘膜52b，夹着所述侧壁隔板51b和栅极侧壁绝缘膜52b相邻第二选择栅极构造体47。并且，所述栅极侧壁绝缘膜52a、52b在其内部没有形成有电荷存储层EC，由与侧壁隔板51a、51b不同的绝缘材料(例如，高-k材料)形成。
由于有可能产生侧壁隔板51a(51b)和栅极侧壁绝缘膜52a(52b)的耐电压不良的问题和存储器栅极构造体45与第一选择栅极构造体46(第二选择栅极构造体47)之间的读取电流下降的问题，侧壁隔板51a(51b)和栅极侧壁绝缘膜52a(52b)的合计膜厚度优选形成为5nm以上且40nm以下的距离。
在该实施方式中，由金属材料构成的存储器栅极MG1、第一选择栅极DG1及第二选择栅极SG1通过利用牺牲电极的镶嵌法形成。沿设置在存储器栅极MG的形成预定位置的牺牲电极等的各侧壁形成侧壁隔板51a、51b，接着形成栅极侧壁绝缘膜52a、52b。接着，在第一选择栅极DG1和第二选择栅极SG1的形成预定位置形成牺牲电极，然后形成层间绝缘层57并对上表面进行平坦化。然后，去除牺牲电极，在所述牺牲电极被去除的空间内形成由金属材料构成的存储器栅极MG1、第一选择栅极DG1及第二选择栅极SG1。
在形成有这样的存储器单元2的半导体基板S1上，设置有包括多个电容元件C1b和多个PN接合二极管(未示出)的狄克逊型电荷泵电路44。并且，电荷泵电路44包括多个电容元件C1b和多个PN接合二极管，但是，图6中仅示出一个电容元件C1b。
在这种情况下，在电荷泵电路44中，在绝缘层IS上形成有多个电容元件C1b，未示出的多个PN接合二极管例如形成在半导体基板S1的预定位置。并且，作为PN接合二极管，例如可以应用在半导体基板S1的表面形成的利用N型扩散层和P型扩散层的通常的PN接合二极管。
示出预定位置的剖面结构的图6中，电容元件C1b具有电容侧壁电极63和电容电极构造体61夹着电容侧壁绝缘膜65和电容电极间绝缘膜66依次交替配置的结构。实际上，在绝缘层IS上，以预定间隔配置有具有相同结构的多个电容电极构造体61，电容侧壁电极63以夹着电容电极构造体61的方式配置。
并且，在该实施方式中，设置在电容电极构造体61的由金属材料构成的电容电极62和同样地由金属材料构成的电容侧壁电极63与存储器栅极MG1、第一选择栅极DG1及第二选择栅极SG1为同一层，通过利用牺牲电极的镶嵌法形成。具体地，在电容电极62的形成预定位置和电容侧壁电极63的形成预定位置形成牺牲电极以形成层间绝缘层57，然后对上表面进行平坦化。然后，去除牺牲电极，在所述牺牲电极被去除的空间内形成由金属材料构成的电容电极62和电容侧壁电极63。
电容电极构造体61具有在绝缘层IS上层叠电荷存储层ECa和绝缘膜48a、且在所述绝缘膜48a上形成有电容电极62的结构。设置在电容电极构造体61的电荷存储层ECa在形成存储器单元42的电荷存储层EC的制造工序中形成，因此与所述电荷存储层EC为同一层，此外，设置在电容电极构造体61的绝缘膜48a在形成存储器单元42的上部存储器栅极绝缘膜48的制造工序中形成，因此与所述存储器栅极绝缘膜48为同一层。
在电容电极构造体61中，在相对的各侧壁形成有壁状的电容侧壁绝缘膜65，沿所述电容侧壁绝缘膜65形成有由与所述电容侧壁绝缘膜65不同的绝缘材料构成的壁状的电容电极间绝缘膜66。在此，电容侧壁绝缘膜65在形成存储器单元42的侧壁隔板51a、51b的制造工序中形成，因此与所述侧壁隔板51a、51b同一层，另一方面，电容电极间绝缘膜66在形成存储器单元42的栅极侧壁绝缘膜52a、52b的制造工序中形成，因此与所述栅极侧壁绝缘膜52b、52b同一层。因此，电容侧壁绝缘膜65由氧化硅(SiO、SiO2)等绝缘材料构成，另一方面，与栅极侧壁绝缘膜52a、52b一样，电容电极间绝缘膜66可由氧化硅以外的高-k材料等绝缘材料形成。
与存储器单元42的侧壁隔板51a、51b和栅极侧壁绝缘膜52a、52b一样，电容侧壁绝缘膜65和电容电极间绝缘膜66在其内部没有形成由电荷存储层ECa，而是仅由绝缘材料形成。并且，电容侧壁绝缘膜65和电容电极间绝缘膜66与侧壁隔板51a(51b)和栅极侧壁绝缘膜52a(52b)的膜厚度匹配地两层的合计膜厚度优选形成为5nm以上且40nm以下。
在该实施方式中，在通过CVD法形成存储器单元42的侧壁隔板51a、51b时，电容侧壁绝缘膜65沿设置在电容电极构造体61的形成预定位置的牺牲电极的各侧壁形成，因此与所述侧壁隔板51a、51b由同一层形成，从而通过与热氧化多晶硅来形成的氧化膜相比，膜质优异而耐电压高，而且可以在不考虑由多晶硅的热氧化引起的消耗的情况下可以高度自由地设计膜厚度。
此外，电容侧壁绝缘膜65形成为与为了优化存储器单元42的写入动作、读取动作及擦除动作而膜厚度和膜质受限制的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜48、第一选择栅极绝缘膜54a及第二选择栅极绝缘膜54b独立的不同的层，因此不受所述限制，而是可关注电容电极构造体61及电容侧壁电极63之间的耐电压而设定膜质和膜厚度。
在电容电极间绝缘膜66中，在没有形成电容侧壁绝缘膜65的侧壁侧，在绝缘层IS上夹着绝缘膜68设置有电容侧壁电极63。在这种情况下，电容侧壁电极63和绝缘膜68也配置在电容元件C1b的末端，沿所述末端的电容侧壁电极63和绝缘膜68的各侧壁，例如形成有由SiN等构成的侧墙部69。
具有这种结构的非易失性半导体存储装置41可以通过利用光刻法技术、氧化和CVD法等的成膜技术、蚀刻技术及离子注入法的通常的半导体制造工序形成，因此在此省略其说明。
在上述的结构中，与图1所示的非易失性半导体存储装置1一样，图6所示的非易失性半导体存储装置41中，由于电荷泵电路44的电容侧壁绝缘膜65与存储器单元42的侧壁隔板51a、51b做成同一层，因此与现有技术相比，能够提高电容元件C1b的耐电压特性的同时，使电容特性稳定。此外，电荷泵电路44也不需要如现有技术一样用于将电压抑制为低电压的电源，相应地可以简化结构，并且可以实现小型化。此外，在电容元件C1b中，由于除了电容侧壁绝缘膜65之外还设置电容电极间绝缘膜66，相应地能够提高电容元件C1b的耐电压特性。
在上述的实施方式中，作为包含金属材料的存储器栅极、第一选择栅极、第二选择栅极、电容电极及电容侧壁电极，描述了存储器栅极MG1、第一选择栅极DG1、第二选择栅极SG1、电容电极62及电容侧壁电极63由一种金属材料形成的情况，但是本发明并不限定于此，例如可以由不同种类的金属材料构成的多种金属层依次层叠，以形成具有层叠结构的存储器栅极、第一选择栅极、第二选择栅极、电容电极及电容侧壁电极。
(5)关于包括鳍部的非易失性半导体存储装置
图7是示出在半导体基板上设置鳍部S2、S3的另一实施方式的非易失性半导体存储装置81的平面布局的示意图，包括这种鳍部S2、S3的非易失性半导体存储装置81也可以得到与上述的实施方式相同的效果。并且，在图7中，主要关注鳍部S2、S3、存储器栅极构造体85、第一选择栅极构造体86、第二选择栅极构造体87、电容电极构造体91及电容侧壁电极92而示出的结构。在此，省略与图1所示的非易失性半导体存储装置1和图6所示的非易失性半导体存储装置41相同的结构的说明，下面关注与所述非易失性半导体存储装置1、41的不同点而进行说明。
此外，图7所示的存储器单元82也可以执行根据上述的“(1-1-1)写入选择存储器单元的动作”、“(1-1-2)写入非选择存储器单元的动作”、“(1-1-3)读取存储器单元的动作”及“(1-1-4)擦除存储器单元的动作”的动作，但是在此为了避免重复的说明，省略其说明。
在这种情况下，在非易失性半导体存储装置81中，在存储器形成部83中多个鳍部S2以在x方向上平行的方式配置，在各鳍部S2分别形成有存储器单元82。在非易失性半导体存储装置81中，存储器栅极构造体85、第一选择栅极构造体86及第二选择栅极构造体87朝向与各鳍部S2延伸的x方向交叉的y方向平行地延伸，所述存储器栅极构造体85、第一选择栅极构造体86及第二选择栅极构造体87以跨过各鳍部S2的方式配置。
此外，在形成电荷泵电路84的区域中也设置有沿x方向延伸的鳍部S3，朝向与所述x方向交叉的y方向，电容电极构造体91和电容侧壁电极92平行地延伸，所述电容电极构造体91和电容侧壁电极92以跨过鳍部S3的方式配置。
对于设置在电荷泵电路84的形成区域的鳍部S3，平行的鳍部S3之间的距离和鳍部S3的形成数量被设定为使得鳍部S3与电容电极构造体91之间的电容和鳍部S3与电容侧壁电极92之间的电容不影响形成在所述鳍部S3表面的电容元件C1c的电容(电容电极构造体91与电容侧壁电极92之间的电容)。并且，在此，对形成电荷泵电路84的区域中也设置鳍部S3的情况进行了描述，但是本发明并不限定于此，也可以在形成电荷泵电路84的区域不设置鳍部，而是仅在存储器形成部83设置鳍部S2。
此外，在该实施方式中，存储器栅极构造体85的存储器栅极MG2、第一选择栅极构造体86的第一选择栅极DG2、第二选择栅极构造体87的第二选择栅极SG2、电容电极构造体91的电容电极93及电容侧壁电极92例如由铝(Al)，钛铝(TiAl)，碳化钽(TaC)，氮化硅钽(TaSiN)等的金属材料形成。
实际上，在存储器形成部83中，在第一选择栅极构造体86与第二选择栅极构造体87之间配置有存储器栅极构造体85，在所述存储器栅极构造体85、第一选择栅极构造体86及第二选择栅极构造体87跨过各鳍部S2的区域，形成包括存储器晶体管MT、第一选择晶体管T1及第二选择晶体管T2的存储器单元82。
在此，在存储器单元82中，如示出图7的D-D’部分的剖面结构的图8A所示，在形成在鳍部S2的表面的漏极区域89a与源极区域89b之间，设置有第一选择栅极构造体86、存储器栅极构造体85及第二选择栅极构造体87。并且，在鳍部S2的表面以预定距离形成的漏极区域89a和源极区域89b例如由SiGe等半导体材料构成，通过外延成长法选择性地形成在鳍部S2的表面，并且具有预定的膜厚度。
在存储器栅极构造体85中，在鳍部S2上夹着下部存储器栅极绝缘膜10、电荷存储层EC形成有上部存储器栅极绝缘膜48，所述存储器栅极绝缘膜48由与下部存储器栅极绝缘膜10不同的绝缘材料(例如，氧化铪(HfO2)等高-k材料、氮化铪硅酸盐(HfSiON))构成，在该上部存储器栅极绝缘膜48上设置有存储器栅极MG2。
在存储器栅极构造体85中，沿一侧壁形成有由绝缘材料构成的壁状的侧壁隔板97a，在所述侧壁隔板97a与存储器栅极MG2之间设置有壁状的第一栅极侧壁绝缘膜96a。此外，在存储器栅极构造体85中，沿另一侧壁也形成有由绝缘材料构成的壁状的侧壁隔板97b，在所述侧壁隔板97b与存储器栅极MG2之间也设置有壁状的第一栅极侧壁绝缘膜96b。并且，第一栅极侧壁绝缘膜96a、96b在与上部存储器栅极绝缘膜48相同的制造工序中形成，由与所述上部存储器栅极绝缘膜48相同的绝缘材料(例如，高-k材料)与上部存储器栅极绝缘膜48一体地形成。
在第一选择栅极构造体86中，在侧壁隔板97a与侧墙部103a之间的鳍部S2上，设置有由氧化硅(SiO、SiO2)等绝缘材料构成的下部第一选择栅极绝缘膜101a，在下部第一选择栅极绝缘膜101a上设置有由与该第一选择栅极绝缘膜101a不同的绝缘材料(例如，高-k材料)构成的上部第一选择栅极绝缘膜102a。
此外，在第一选择栅极构造体86中，沿侧壁隔板97a形成有壁状的第二栅极侧壁绝缘膜98a，沿侧墙部103a的侧壁形成有壁状的侧墙侧壁绝缘膜100a。并且，所述第二栅极侧壁绝缘膜98a和侧墙侧壁绝缘膜100a在形成上部第一选择栅极绝缘膜102a的制造工序中形成，并且由与下部第一选择栅极绝缘膜101a和侧壁隔板97a的绝缘材料不同的绝缘材料(例如，高-k材料)形成。下部第一选择栅极绝缘膜101a和上部第一选择栅极绝缘膜102a的合计膜厚度形成为9nm以下，优选形成为3nm以下。
在第一选择栅极构造体86中，在上部第一选择栅极绝缘膜102a上形成有由与存储器栅极MG2相同的金属材料形成的第一选择栅极DG2，沿第一选择栅极DG2的侧壁形成有第二栅极侧壁绝缘膜98a和侧墙侧壁绝缘膜100a。
另一方面，在第二选择栅极构造体87中，在侧壁隔板97b与侧墙部103b之间的鳍部S2上，设置有由氧化硅(SiO、SiO2)等绝缘材料构成的下部第二选择栅极绝缘膜101b，在下部第二选择栅极绝缘膜101b上设置有由与该第二选择栅极绝缘膜101b不同的绝缘材料(例如，高-k材料)构成的上部第二选择栅极绝缘膜102b。
此外，在第二选择栅极构造体87中，沿侧壁隔板97b也形成有壁状的第二栅极侧壁绝缘膜98b，沿侧墙部103a的侧壁形成有壁状的侧墙侧壁绝缘膜100a。并且，所述第二栅极侧壁绝缘膜98b和侧墙侧壁绝缘膜100b在形成上部第二选择栅极绝缘膜102b的制造工序中形成，并且由与下部第二选择栅极绝缘膜101b和侧壁隔板97b的绝缘材料不同的绝缘材料(例如，高-k材料)形成。下部第二选择栅极绝缘膜101b和上部第二选择栅极绝缘膜102b的合计膜厚度形成为9nm以下，优选形成为3nm以下。
在第二选择栅极构造体87中，在上部第二选择栅极绝缘膜102b上形成有由与存储器栅极MG2相同的金属材料形成的第二选择栅极SG2，沿第二选择栅极SG2的侧壁形成有第二栅极侧壁绝缘膜98b和侧墙侧壁绝缘膜100b。
并且，与上述的实施方式一样，在该实施方式中，第一栅极侧壁绝缘膜96a(96b)、侧壁隔板97a(97b)及第二栅极侧壁绝缘膜98a(98b)的合计膜厚度优选形成为5nm以上且40nm以下。
接着，对示出图7的E-E’部分的剖面结构的图8B进行说明。如图8B所示，在没有形成有鳍部S2的位置，在覆盖半导体基板S1的绝缘层IS上形成有如图8A所示的存储器栅极构造体85、第一选择栅极构造体86、第二选择栅极构造体87、侧壁隔板97a、97b及侧墙部103a、103b。
在此，在没有形成有鳍部S2的位置，由于绝缘层IS的表面位于低于鳍部S2的上表面的位置，相应地第一选择栅极构造体86、存储器栅极构造体85、第二选择栅极构造体87、侧壁隔板97a、97b及侧墙部103a、103b形成为比鳍部S2存在的位置纵向上更长，由此第一选择栅极构造体86、存储器栅极构造体85、第二选择栅极构造体87、侧壁隔板97a、97b及侧墙部103a、103b具有与鳍部S2存在的位置相同的高度。
除了这样的结构之外，在发明的非易失性半导体存储装置81中，在形成有存储器单元82的半导体基板S1上设置有绝缘层IS，在该绝缘层IS上，可设置包括如图7所示的电容元件C1c的电荷泵电路84。
并且，以上述的实施方式一样，电荷泵电路84也是狄克逊型电荷泵电路，设置有具有与电容元件C1c相同的结构的多个电容元件C1c和多个PN接合二极管，根据狄克逊型电荷泵电路的动作原理产生升压的高电压的输出电压V2。但是，在此，为了避免重复的说明，如图7所示，下面关注一个电容元件C1c的结构而进行说明。
图9是示出图7的F-F’部分的剖面结构的示意图。如图9所示，在电容元件C1c中，在电容侧壁电极92与电容电极构造体91之间，设置有电容侧壁绝缘膜106。在此，形成有电容元件C1c的区域与形成有鳍部S2、S3的位置呈相同的高度。因此，在绝缘层IS的上表面位于低于鳍部S2、S3的上表面的位置的电容元件C1c的形成区域中，电容电极构造体91、电容侧壁电极92、电容侧壁绝缘膜106等形成为相比鳍部S2、S3存在的区域在纵向上更长，相应地电容侧壁电极92和电容电极构造体91相对的面积增加，可以增加电容元件C1c的电容。
电容侧壁绝缘膜106在形成存储器单元82的侧壁隔板97a、97b的制造工序中形成，因此与所述侧壁隔板97a、97b呈同一层。在该实施方式中，当通过CVD法形成存储器单元82的侧壁隔板97a、97b时，电容侧壁绝缘膜106沿设置在电容电极构造体91的形成预定位置的牺牲电极的各侧壁形成，因此与所述侧壁隔板97a、97b呈同一层，从而通过与热氧化多晶硅来形成的氧化膜相比，膜质优异而耐电压高，而且可以在不考虑由多晶硅的热氧化引起的消耗的情况下可以高度自由地设计膜厚度。
此外，电容侧壁绝缘膜106形成为与为了优化存储器单元82的写入动作、读取动作及擦除动作而膜厚度和膜质受限制的下部存储器栅极绝缘膜10、电荷存储层EC、上部存储器栅极绝缘膜48、第一选择栅极绝缘膜101a及第二选择栅极绝缘膜101b独立的不同的层，因此不受所述限制，而是可关注电容电极构造体91及电容侧壁电极92之间的耐电压而设定膜质和膜厚度。
电容电极构造体91具有在绝缘层IS上层叠电荷存储层ECa和绝缘膜48a、且在所述绝缘膜48a上形成电容电极93的结构。电容电极构造体91的电荷存储层ECa在形成存储器单元82的电荷存储层EC的制造工序中形成，因此与所述电荷存储层EC呈同一层，电容电极构造体91的绝缘膜48a在形成存储器单元82的上部存储器栅极绝缘膜48的制造工序中形成，因此与所述存储器栅极绝缘膜48呈同一层。
此外，在电容电极构造体91中，在电容侧壁绝缘膜106与电容电极93之间形成有壁状的第一电容电极间绝缘膜105。该第一电容电极间绝缘膜105在形成电容电极构造体91的绝缘膜48a、存储器单元82的第一栅极侧壁绝缘膜96a、96b、第二栅极侧壁绝缘膜98a、98b等的制造工序中形成，因此与所述绝缘膜48a、第一栅极侧壁绝缘膜96a、96b等呈同一层。
在电容侧壁绝缘膜106中，在没有形成有第一电容电极间绝缘膜105的侧壁，形成有由与所述电容侧壁绝缘膜106不同的绝缘材料构成的壁状的第二电容电极间绝缘膜107。与形成在电容电极93的侧壁的第一电容电极间绝缘膜105一样，第二电容电极间绝缘膜107在形成存储器单元82的第一栅极侧壁绝缘膜96a、96b、第二栅极侧壁绝缘膜98a、98b的制造工序中形成，因此与所述存储器单元82的第一栅极侧壁绝缘膜96a、96b、第二栅极侧壁绝缘膜98a、98b呈同一层。
在第二电容电极间绝缘膜107中，在没有形成有电容侧壁绝缘膜106的侧壁侧，设置有形成在绝缘膜109上的电容侧壁电极92。并且，在电容元件C1c的末端，沿绝缘膜109和电容侧壁电极92的侧壁形成有由与电容电极间绝缘膜107相同的绝缘材料(例如，SiN等)构成的壁状的侧壁绝缘膜111，进一步，沿侧壁绝缘膜111的侧壁设置有与电容侧壁绝缘膜106相同的绝缘材料(SiO、SiO2)构成的侧墙部112、113。
具有这种结构的非易失性半导体存储装置81可以通过利用光刻法技术、氧化和CVD法等的成膜技术、蚀刻技术及离子注入法的通常的半导体制造工序形成，因此在此省略其说明。
在上述的结构中，与图1所示的非易失性半导体存储装置1一样，该非易失性半导体存储装置81中，由于电荷泵电路84的电容侧壁绝缘膜106与存储器单元82的侧壁隔板97a、97b做成同一层，因此与现有技术相比，能够提高电容元件C1c的耐电压特性的同时，使电容特性稳定。此外，电荷泵电路84也不需要如现有技术一样用于将电压抑制为低电压的电源，相应地可以简化结构，并且可以实现小型化。
此外，在该电容元件C1c中，由于在电容电极93与电容侧壁电极92之间设置与沿存储器单元82的侧壁隔板97a、97b形成的第一栅极侧壁绝缘膜96a、96b和第二栅极侧壁绝缘膜98a、98b同一层的第一电容电极间绝缘膜105和第二电容电极间绝缘膜107，因此通过设置第一电容电极间绝缘膜105和第二电容电极间绝缘膜107，能够进一步提高电容元件C1c的耐电压特性。
(6)其他
并且，本发明并不限定于上述的各实施方式，在本发明的主要内容的范围内可以进行各种变形，例如可以使用根据“(1-1-1)写入选择存储器单元的动作”、“(1-1-2)写入非选择存储器单元的动作”、“(1-1-3)读取存储器单元的动作”及“(1-1-4)擦除存储器单元的动作”的电压值以外的其他电压值来执行各动作。
此外，在上述的图1的非易失性半导体存储装置1中，对在存储器单元2仅设置侧壁隔板13a、13b、在电荷泵电路4的电容元件C1、C2仅设置电容侧壁绝缘膜21的情况进行了描述，但是本发明并不限定于此，也可以沿存储器单元2的侧壁隔板13a、13b设置由与侧壁隔板13a、13b不同的绝缘材料构成的其他栅极侧壁绝缘膜，另一方面，在电荷泵电路4的电容元件C1、C2中，在电容电极17a、17b与电容侧壁电极19a、19b之间，与电容侧壁绝缘膜21一起可设置由与栅极侧壁绝缘膜同一层的壁状的电容电极绝缘膜。此外，作为其他的电容元件C1、C2，可以沿电容电极17a、17b的各侧壁，设置如图9所示的第一电容电极间绝缘膜105。
进一步，在图6所示的电容元件C1b中，对除了电容侧壁绝缘膜65之外还设置电容电极间绝缘膜66的情况进行了描述，但是本发明并不限定于此，也可以仅设置电容侧壁绝缘膜65。此外，作为其他电容元件C1b，可以沿电容电极62的各侧壁，设置如图9所示的第一电容电极间绝缘膜105。
进一步，在上述的图9所示的电容元件C1c中，对除了电容侧壁绝缘膜106之外还设置第一电容电极间绝缘膜105和第二电容电极间绝缘膜107的情况进行了描述，但是本发明并不限定于此，也可以仅设置电容侧壁绝缘膜106，或者仅设置第一电容电极间绝缘膜105和第二电容电极间绝缘膜107中的一个。
在上述的实施方式中，只要是在电荷泵电路的各电容元件的电容侧壁电极与电容电极之间设置与存储器单元的侧壁隔板同一层的电容侧壁绝缘膜的结构，可以是将图1、图3、图5至图9的各实施方式的结构进行各种组合的结构。
并且，在上述的实施方式中，对将第一时钟或第二时钟的电压施加到电容电极的情况进行了描述，但是本发明并不限定于此，也可以将第一时钟或第二时钟的电压施加到电容侧壁电极。
附图标记说明
1、41、81：非易失性半导体存储装置
2、42、82：存储器单元
4、31、44、84：电荷泵电路
5、45、85：存储器栅极构造体
6、46、86：第一选择栅极构造体
7、47、87：第二选择栅极构造体
10：下部存储器栅极绝缘膜
11、48：上部存储器栅极绝缘膜
13a、13b、51a、51b、97a、97b：侧壁隔板
17a、17b、62、93：电容电极
21、32、65、106：电容侧壁绝缘膜
28：导通部
19a、19b、36a、36b、36c、36d、63、92：电容侧壁电极
52a、52b、96a、96b、98a、98b：栅极侧壁绝缘膜
66、105、107：电容电极间绝缘膜
MG、MG1、MG2：存储器栅极
DG、DG1、DG2：第一选择栅极
SG、SG1、SG2：第二选择栅极
EC：电荷存储层
C1、C2、C1a、C2a、C3a、C4a、C1b、C1c：电容元件
D1、D2、D3、D1a、D2a、D3a、D4a、D5a：PN接合二极管

Claims (9)

1.一种非易失性半导体存储装置，其包括设置在半导体基板上的存储器单元和设置在所述半导体基板上形成的绝缘层上的电荷泵电路，其特征在于，
所述存储单元包括：
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极；
一侧壁隔板，沿所述存储器栅极构造体的一侧侧面设置，并且由绝缘材料构成；
另一侧壁隔板，沿所述存储器栅极构造体的另一侧侧面设置，并且由所述绝缘材料构成；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，并且沿所述一侧壁隔板形成；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，并且沿所述另一侧壁隔板形成；
漏极区域，在与所述第一选择栅极构造体相邻的所述半导体基板表面以与所述第一选择栅极绝缘的方式设置，并且与位线电连接；及源极区域，在与所述第二选择栅极构造体相邻的所述半导体基板表面以与所述第二选择栅极绝缘的方式设置，并且与源极线电连接，其中，在所述电荷泵电路中设置有多个电容元件，
在各所述电容元件中，在电容电极与电容侧壁电极之间，设置有与所述一侧壁隔板和所述另一侧壁隔板以同一层形成的电容侧壁绝缘膜。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述电容电极与所述存储器栅极以同一层形成，
所述电容侧壁电极与所述第一选择栅极和所述第二选择栅极以同一层形成。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，
所述电容元件包括电荷存储层、绝缘膜及所述电容电极层叠的电容电极构造体，
所述电容侧壁绝缘膜沿所述电容电极构造体的侧壁形成，并且不包括设置在所述电容电极构造体的所述电荷存储层，并且由与构成所述一侧壁隔板和所述另一侧壁隔板的绝缘材料相同的绝缘材料构成。
4.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述电容侧壁绝缘膜形成为与所述一侧壁隔板和所述另一侧壁隔板的膜厚度相同的膜厚度。
5.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
在所述存储器栅极、所述第一选择栅极、所述第二选择栅极、所述电容电极及所述电容侧壁电极中包含有金属材料。
6.根据权利要求1至5中任一项所述的非易失性半导体存储装置，其特征在于，
所述半导体基板包括从所述绝缘层突出的鳍部，
所述存储器单元以所述存储器栅极构造体、所述第一选择栅极构造体、所述第二选择栅极构造体、所述一侧壁隔板及所述另一侧壁隔板跨过所述鳍部的方式形成在所述绝缘层上。
7.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，
所述电荷泵电路包括：
一所述电容元件，其中被施加第一时钟的电压；及
另一所述电容元件，其中被施加与所述第一时钟相反相位的第二时钟的电压；
PN接合二极管，设置在所述一电容元件与所述另一电容元件之间。
8.根据权利要求7所述的非易失性半导体存储装置，其特征在于，
所述PN接合二极管包括：
相反导电型接合部，与所述电容侧壁电极以同一层形成，并且具有与所述电容侧壁电极的导电型不同的导电型；及
导通部，将设置在前段的所述电容元件的所述电容侧壁电极和所述相反导电型接合部电连接。
9.根据权利要求1至8中任一项所述的非易失性半导体存储装置，其特征在于，
所述存储器单元包括沿所述侧壁隔板形成的壁状的栅极侧壁绝缘膜，
在所述电容元件的所述电容电极与所述电容侧壁电极之间，设置有与所述栅极侧壁绝缘膜以同一层形成的电容电极间绝缘膜。
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