CN108541336A - 存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法 - Google Patents

存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法 Download PDF

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Abstract

本发明所涉及的存储器单元(MC)中，即使提高鳍部(S2)内的杂质浓度来在鳍部(S2)表面使漏极区域(12a)和源极区域(12b)靠近以实现小型化，通过选定鳍部(S2)的形状，从而也能够使存储器栅极(MG)与鳍部(S2)之间的电位差变小，抑制干扰的发生，由此，存储器单元(MC)能够实现小型化的同时，抑制干扰的发生。

Description

存储器单元、非易失性半导体存储装置及非易失性半导体存 储装置的制造方法
技术领域
本发明涉及一种存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法。
背景技术
现有技术中，特开2011-129816号公报(专利文献1)中公开有一种在两个选择栅极构造体之间配置有存储器栅极构造体的存储器单元(专利文献1，参照图15)。实际上，该存储器单元包括连接有位线的漏极区域和连接有源极线的源极区域，在所述漏极区域与源极区域之间的半导体基板上，依次配置形成有第一选择栅极构造体、存储器栅极构造体及第二选择栅极构造体。具有这种结构的存储器单元中，在存储器栅极构造体上设置有由绝缘材料包围的电荷存储层，通过向所述电荷存储层注入电荷来写入数据，或者通过抽出电荷存储层的电荷来擦除数据。
实际上，在这种存储器单元中，向电荷存储层注入电荷时，在与源极线连接的第二选择栅极构造体中阻断电压，同时通过第一选择栅极构造体向存储器栅极构造体的沟道层施加来自位线的低电压的位电压。此时，存储器栅极构造体中，在存储器栅极上施加有高电压的存储器栅电压，通过基于位电压与存储器栅电压之间的电压差产生的量子隧道效应，向电荷存储层注入电荷。
在由具有这种结构的多个存储器单元以矩阵状配置的非易失性半导体存储装置中，向各存储器栅极施加电压的存储器栅极线由多个存储器单元共用，因此为了向预定的存储器单元的电荷存储层注入电荷而向存储器栅极线施加高电压的电荷存储栅电压时，也会向共用所述存储器栅极线的其他存储器单元的存储器栅极施加高电压的电荷存储栅电压。
因此，在不向电荷存储层注入电荷的存储器单元中，例如向存储器栅极构造体的沟道层施加高电压的位电压，使得存储器栅极与沟道层的电压差变小，从而即使向存储器栅极线施加高电压的电荷存储栅电压，也能够阻止向电荷存储层的电荷的注入。
现有技术文献
专利文献
专利文献1：特开2011-129816号公报
发明内容
发明要解决的课题
但是，在不向电荷存储层注入电荷的存储器单元中，当高电压的电荷存储栅电压被施加到存储器栅极线时，不能仅阻止向电荷存储层的电荷的注入，此时，不期望的电荷会注入到电荷存储层，导致电荷存储层的电荷存储状态变动的现象(以下，称其为干扰)发生，因此需要采取对策防止其发生。
此外，在这种非易失性半导体存储装置中，多个存储器单元以矩阵状配置，因此即使对干扰而导致的不良现象采取对策的情况下，实现存储器单元的小型化也是重要，以便在有限的面积内配置更多的存储器单元。
因此，本发明是考虑以上的问题而提出的，其目的在于，提供一种在实现小型化的同时能够抑制干扰的发生的存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法。
为解决课题的技术手段
用于解决上述问题的本发明的存储器单元，其特征在于，包括：半导体基板，由绝缘层覆盖；鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，当将作为从所述鳍部的上表面到所述绝缘层上的所述存储器栅极的底面的距离的所述鳍部的电极内突出高度以Hfin表示，所述第一选择栅极构造体和所述第二选择栅极构造体横跨所述鳍部的方向的所述鳍部的宽度以Wfin表示时，Hfin＞Wfin，写入选择时，通过基于所述存储器栅极与所述鳍部之间的电压差产生的量子隧道效应，向所述电荷存储层注入电荷，写入非选择时，通过形成在所述鳍部内的耗尽层，阻止向所述电荷存储层内的电荷注入。
此外，根据本发明的非易失性半导体存储装置，其特征在于，在存储器栅极上连接有存储器栅极线的存储器单元以矩阵状配置，所述存储器单元为上述的存储器单元，以矩阵状配置的多个所述存储器单元共用所述存储器栅极线。
发明的效果
根据本发明的存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法，可以提供如下的存储器单元：在阻止向电荷存储层的电荷注入时，通过第一选择栅极构造体，阻断被存储器栅极构造体包围的鳍部内和位线的电连接，通过第二选择栅极构造体，阻断被存储器栅极构造体包围的鳍部内和源极线的电连接，因此能够在鳍部表面形成耗尽层，并通过所述耗尽层，使所存储器栅极与鳍部之间的电位差变小。
由此，在本发明中，即使提高鳍部内的杂质浓度来在鳍部表面使漏极区域和源极区域靠近以实现小型化，由于以在整个鳍部内形成耗尽层的方式选定鳍部的形状，从而也能够使存储器栅极与鳍部之间的电位差变小，进一步使耗尽层的电场也变小，从而能够抑制干扰的发生。
此外，本发明的存储器单元中，能够将第一选择栅极构造体、存储器栅极构造体及第二选择栅极构造体的各栅极宽度替代为鳍部的高度，因此虽然高度增加了相当于鳍部的高度，但是可以相应地缩小第一选择栅极构造体、存储器栅极构造体及第二选择栅极构造体的各栅极宽度方向的形成面积，相应地能够实现小型化。
顺便说一下，本发明的存储器单元中，在阻止向电荷存储层的电荷注入时，只要向位线和源极线施加能够阻断被存储器栅极构造体包围的鳍部内和位线(源极线)的电连接的电压即可。因此，本发明的存储器单元中，不受施加到存储器栅极的电荷存储栅电压的限制，能够降低位线和源极线的电压值，相应地能够使第一选择栅极构造体的第一选择栅极绝缘膜和第二选择栅极构造体的第二选择栅极绝缘膜的各膜厚度变薄，能够实现高速动作。
附图说明
图1是示出存储器单元的结构(1)的立体图。
图2是示出非易失性半导体存储装置的平面布局的示意图。
图3A是示出图2的A-A’部分的剖面结构的示意图，图3B是示出图2的B-B’部分的剖面结构的示意图。
图4A是示出图2的C-C’部分的存储器单元的剖面结构的示意图，图4B是示出图2的D-D’部分的存储器单元的剖面结构的示意图。
图5是示出多个存储器单元以矩阵状配置的非易失性半导体存储装置的电路结构的示意图。
图6是示出数据的写入动作时、数据的读取动作时、以及数据的擦除动作时的各部位的电压值的一例的表。
图7是用于说明写入非选择存储器单元的电位的示意图。
图8是示出非易失性半导体存储装置的制造工序(1)的示意图。
图9A是示出非易失性半导体存储装置的制造工序(2)的示意图，图9B是示出图9A的E-E’部分的剖面结构的示意图，图9C是示出非易失性半导体存储装置的制造工序(3)的示意图，图9D是示出图9C的E-E’部分的剖面结构的示意图。
图10A是示出图9D所示的位置的非易失性半导体存储装置的制造工序(1)的示意图，图10B是示出图9D所示的位置的非易失性半导体存储装置的制造工序(2)的示意图，图10C是图9D所示的位置的非易失性半导体存储装置的制造工序(3)的示意图。
图11A是示出非易失性半导体存储装置的制造工序(4)的示意图，图11B是示出图11A的E-E’部分的剖面结构的示意图。
图12A是示出图2的A-A’部分的其他实施方式的存储器单元的剖面结构的示意图，图12B是示出图2的B-B’部分的其他实施方式的存储器单元的剖面结构的示意图。
图13是示出存储器单元的结构(2)的立体图。
图14A是图13的A-A’部分的剖面结构的示意图，图14B是图13的B-B’部分的剖面结构的示意图。
图15A是示出图13的C-C’部分的存储器单元的剖面结构的示意图，图15B是示出图13的D-D’部分的存储器单元的剖面结构的示意图。
图16是示出存储器单元的结构(3)的立体图。
图17A是图16的A-A’部分的剖面结构的示意图，图17B是图16的B-B’部分的剖面结构的示意图。
图18A是示出图16的C-C’部分的存储器单元的剖面结构的示意图，图18B是示出图16的D-D’部分的存储器单元的剖面结构的示意图。
图19是示出存储器单元的结构(4)的立体图。
图20A是图19的A-A’部分的剖面结构的示意图，图20B是图19的B-B’部分的剖面结构的示意图。
图21A是示出图19的C-C’部分的存储器单元的剖面结构的示意图，图21B是示出图19的D-D’部分的存储器单元的剖面结构的示意图。
为实施发明的具体实施方式
以下，对对本发明的实施方式进行说明。并且，按照以下的顺序进行说明。
<1.具有鳍结构的存储器单元的概要>
<2.存储器单元的详细结构>
<3.非易失性半导体存储装置的电路结构>
<4.关于非易失性半导体存储装置的各种动作时的电压>
4-1.数据的写入动作
4-2.数据的非写入动作
4-3.数据的读取动作
4-4.数据的擦除动作
<5.关于高电压的电荷存储栅电压施加在存储器栅极的写入非选择存储器单元的电位>
<6.非易失性半导体存储装置的制造方法>
<7.作用及效果>
<8.其他实施方式>
8-1.将存储器栅极、第一选择栅极及第二选择栅极由金属材料以外的导电材料形成时的存储器单元的结构
8-2.在鳍部的上表面设置盖绝缘膜的存储器单元的结构
8-3.其他
<9.使设置有第一选择栅极构造体和第二选择栅极构造体的区域的绝缘层的膜厚度变薄的存储器单元>
9-1.存储器单元的结构
9-2.作用及效果
<10.在绝缘层上设置有鳍部的存储器单元>
10-1.存储器单元的结构
10-2.作用及效果
10-3.根据其他实施方式的鳍部
(1)具有鳍结构的存储器单元的概要
图1是概略地示出设置在非易失性半导体存储装置1的存储器单元MC的鳍结构的立体图。在此，首先，利用图1所示的立体图对存储器单元MC具有鳍型FET(Field EffectTransistor，场效应晶体管)结构的方面进行简单的说明。在这种情况下，存储器单元MC具有例如由硅等半导体材料形成的半导体基板S1和与所述半导体基板S1一体地形成且由与所述半导体基板S1相同的半导体材料形成的鳍部S2，鳍部S2从半导体基板S1突出形成。
实际上，该存储器单元MC被设置成以板状形成的半导体基板S1的表面被由绝缘材料构成的绝缘层IS覆盖，鳍部S2以沿垂直方向z延伸的方式形成在半导体基板S1上，所述鳍部S2的一部分从绝缘层IS的表面突出。鳍部S2例如形成为长方体形状，长度方向沿半导体基板S1的表面向y方向延伸。并且，在该实施方式中，半导体基板S1和鳍部S2中例如注入有P型杂质。
除此之外，在该实施方式中，在存储器单元MC中，在鳍部S2形成N型存储器晶体管MT的存储器栅极构造体2、在鳍部S2形成N型MOS的第一选择晶体管T1的第一选择栅极构造体3和在鳍部S2形成同样的N型MOS的第二选择晶体管T2的第二选择栅极构造体4以横跨鳍部S2的方式形成在绝缘层IS上。
并且，对于存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4的详细结构，将在后面描述的图3和图4中进行说明，因此在此省略其说明，主要说明存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4横跨鳍部S2的结构进行说明。
在这种情况下，存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4以相对于鳍部S2延伸的y方向其长度方向交叉的方式延伸设置在绝缘层IS上，并以将鳍部S2的表面以‘コ’型覆盖的方式设置。由此，鳍部S2具有露出于绝缘层IS表面的表面(相对的侧表面和上表面)被存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4覆盖的结构。
并且，在该实施方式中，存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4以并排的形式延伸设置，并以分别横跨鳍部S2的x方向与鳍部S2延伸设置的y方向和垂直方向的z方向分别成直角的方式配置。此外，存储器栅极构造体2通过沿一侧壁形成的一侧壁隔板6与第一选择栅极构造体3绝缘，同时通过沿另一侧壁形成的另一侧壁隔板7与第二选择栅极构造体4绝缘。
在鳍部S2中，在与第一选择栅极构造体3邻接的表面，以与所述第一选择栅极构造体3的第一选择栅极DG绝缘的方式形成漏极区域12a，该漏极区域12a上连接有位线(未示出)。此外，在鳍部S2中，在与第二选择栅极构造体4邻接的表面，以与所述第二选择栅极构造体4的第二选择栅极SG绝缘的方式形成源极区域12b，该源极区域12b上连接有源极线(未示出)。
(2)存储器单元的详细结构
接着，利用图2、图3A、图3B、图4A及图4B，对存储器单元MC的详细结构进行说明，其中，图2示出例如4个存储器单元MC沿x方向并排配置的非易失性半导体存储装置1的平面布局，图3A示出图1和图2的A-A’部分的剖面结构，图3B示出图1和图2的B-B’部分的剖面结构，图4A示出图1和图2的C-C’部分的剖面结构，图4B示出图1和图2的D-D’部分的剖面结构。
并且，图2中主要示出鳍部S2、存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4的结构，图2中省略了如图1所示的存储器栅极构造体2与第一选择栅极构造体3之间的侧壁隔板6、存储器栅极构造体2与第二选择栅极构造体4之间的侧壁隔板7等的结构。
在这种情况下，如图2所示，非易失性半导体存储装置1中，多个鳍部S2以沿y方向并排的方式配置，在各鳍部S2分别形成有存储器单元MC。非易失性半导体存储装置1中，以与各鳍部S2延伸设置的y方向交叉的方式，存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4并排地延伸设置，在这些所述存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4横跨各鳍部S2的区域上，形成有具有存储器晶体管MT、第一选择晶体管T1及第二选择晶体管T2的存储器单元MC。
在非易失性半导体存储装置1中，在存储器栅极构造体2的存储器栅极MG的上表面的预定位置，设置有连接有存储器栅极线(未示出)的存储器栅极连接器MGC，通过存储器栅极连接器MGC可将施加在存储器栅极线的存储器栅电压施加到由多个存储器单元MC共用的存储器栅极MG上。
此外，在非易失性半导体存储装置1中，在第一选择栅极构造体3的第一选择栅极DG的上表面的预定位置，设置有连接有第一选择栅极线(未示出)的第一选择栅极连接器DGC，通过第一选择栅极连接器DGC可将施加在第一选择栅极线的电压施加到由多个存储器单元MC共用的第一选择栅极DG上。
进一步，在非易失性半导体存储装置1中，在第二选择栅极构造体4的第二选择栅极SG的上表面的预定位置，设置有连接有第二选择栅极线(未示出)的第二选择栅极连接器SGC，通过第二选择栅极连接器SGC可将施加在第二选择栅极线的电压施加到由多个存储器单元MC共用的第二选择栅极SG上。
在鳍部S2的与第一选择栅极构造体3邻接的表面，形成有漏极区域12a，在漏极区域12a设置有连接有位线(未示出)的位连接器BC。由此，在存储器单元MC中，施加在位线的位电压通过位连接器BC被施加到漏极区域12a。
另一方面，在鳍部S2的与第二选择栅极构造体4邻接的表面，形成有源极区域12b，在源极区域12b设置有连接有源极线(未示出)的源极连接器SC。由此，在存储器单元MC中，施加在源极线的源电压通过源极连接器SC被施加到源极区域12b。
实际上，在存储器单元MC中，如示出图1和图2的A-A’部分的剖面结构的图3A所示，沿第一选择栅极构造体3的侧壁，形成有由氧化硅(SiO、SiO2)等绝缘材料构成的侧墙部22a，在与该侧墙部22a邻接的鳍部S2的表面形成有漏极区域12a。漏极区域12a通过第一选择栅极构造体3与漏极区域12a之间形成的侧墙部22a与第一选择栅极构造体3的第一选择栅极DG绝缘。
此外，在存储器单元MC中，沿第二选择栅极构造体4的侧壁，形成有由氧化硅(SiO、SiO2)等绝缘材料构成的侧墙部22b，在与该侧墙部22b邻接的鳍部S2的表面形成有源极区域12b。源极区域12b通过第二选择栅极构造体4与源极区域12b之间形成的侧墙部22b与第二选择栅极构造体4的第二选择栅极SG绝缘。
并且，在该实施方式中，在鳍部S2的表面相隔预定间隔形成的漏极区域12a和源极区域12b例如由SiGe等半导体材料构成，并通过外延生长法在鳍部S2的表面选择性地形成，具有预定的膜厚度。
在存储器栅极构造体2中，在漏极区域12a与源极区域12b之间的鳍部S2上，夹着由氧化硅(SiO、SiO2)等绝缘材料构成的下部存储器栅极绝缘膜13，具有例如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、二氧化铪(HfO2)等构成的电荷存储层EC，进一步，在该电荷存储层EC上夹着由与下部存储器栅极绝缘膜13不同的绝缘材料(例如氧化铪(HfO2)等的高-k(High-k)材料、氮化铪硅酸盐(HfSiON))构成的上部存储器栅极绝缘膜14具有存储器栅极MG。由此，存储器栅极构造体2具有通过下部存储器栅极绝缘膜13和上部存储器栅极绝缘膜14来电荷存储层EC与鳍部S2和存储器栅极MG绝缘的结构。
存储器栅极MG例如由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等金属材料形成，通过在制造工序中进行的CMP等的平坦化处理其上表面被被平坦化。此外，存储器栅极MG上连接有存储器栅极线ML，从所述存储器栅极线ML可被施加预定的电压。
在存储器栅极构造体2中，由绝缘材料构成的侧壁隔板6沿一侧壁形成，夹着所述侧壁隔板6邻接有第一选择栅极构造体3。在该实施方式中，在存储器栅极构造体2中，沿存储器栅极MG的一侧壁设置有与上部存储器栅极绝缘膜14的一端一体地形成的壁状的存储器栅极侧壁绝缘膜15a，并沿所述存储器栅极侧壁绝缘膜15a、上部存储器栅极绝缘膜14、电荷存储层EC及下部存储器栅极绝缘膜13的各侧壁形成有侧壁隔板6。并且，形成在存储器栅极构造体2内的存储器栅极侧壁绝缘膜15a可由与上部存储器栅极绝缘膜14相同的绝缘材料(例如，高-k材料)形成，并通过与所述上部存储器栅极绝缘膜14相同的制造工序形成。
形成在存储器栅极构造体2与第一选择栅极构造体3之间的侧壁隔板6形成为预定的膜厚度，并同存储器栅极构造体2内的存储器栅极侧壁绝缘膜15a和将在后面描述的第一选择栅极构造体3内的第一选择栅极侧壁绝缘膜19a一起，将存储器栅极MG和第一选择栅极DG进行绝缘。
在这种情况下，侧壁隔板6由与存储器栅极构造体2内的存储器栅极侧壁绝缘膜15a和第一选择栅极构造体3内的第一选择栅极侧壁绝缘膜19a的绝缘材料(例如，高-k材料)不同的、氧化硅(SiO、SiO2)等绝缘材料形成，并通过在制造工序中进行的CMP等平坦化处理其上表面被平坦化。
在此，当存储器栅极MG与第一选择栅极DG之间的距离小于5nm时，在存储器栅极MG、第一选择栅极DG上施加预定的电压时，可能会产生存储器栅极侧壁绝缘膜15a、侧壁隔板6及第一选择栅极侧壁绝缘膜19a的耐压不良。
另一方面，当存储器栅极MG与第一选择栅极DG之间的距离超过40nm时，在存储器栅极MG与第一选择栅极DG之间鳍部S2(例如，距表面50nm深度的区域(表面区域))中的阻抗上升，从而读取数据时，在存储器栅极构造体2与第一选择栅极构造体3之间难以流动读取电流。
因此，在该实施方式中，存储器栅极MG与第一选择栅极DG之间的距离优选被设定为5nm以上且40nm以下，因此存储器栅极侧壁绝缘膜15a、侧壁隔板6及第一选择栅极侧壁绝缘膜19a的合计膜厚度也优选被设定为5nm以上且40nm以下。
进一步，优选地，侧壁隔板6由介电常数低于存储器栅极侧壁绝缘膜15a和第一选择栅极侧壁绝缘膜19a的绝缘材料形成。在这种情况下，第一选择栅极构造体3与存储器栅极构造体2之间的电容变小，从而能够提高存取速度。
在第一选择栅极构造体3中，在侧壁隔板6与侧墙部22a之间的鳍部S2上形成有由氧化硅(SiO、SiO2)等绝缘材料构成的下部第一选择栅极绝缘膜17a，在下部第一选择栅极绝缘膜17a上形成有由与该第一选择栅极绝缘膜17a不同的绝缘材料(例如，高-k材料)构成的上部第一选择栅极绝缘膜18a。
此外，在第一选择栅极构造体3中，沿侧壁隔板6以壁状形成的第一选择栅极侧壁绝缘膜19a和沿侧墙部22a的侧壁以壁状形成的侧墙侧壁绝缘膜20a与上部第一选择栅极绝缘膜18a一体地形成。并且，第一选择栅极侧壁绝缘膜19a和侧墙侧壁绝缘膜20a也与上部第一选择栅极绝缘膜18a一样，由与下部第一选择栅极绝缘膜17a和侧壁隔板6的绝缘材料不同的绝缘材料(例如，高-k材料)形成，通过相同的制造工序与上部第一选择栅极绝缘膜18a一同形成。在此，下部第一选择栅极绝缘膜17a和上部第一选择栅极绝缘膜18a的合计膜厚度形成为9nm以下，优选形成为3nm以下。
除此之外，该第一选择栅极构造体3中，在上部第一选择栅极绝缘膜18a上形成有第一选择栅极DG，第一选择栅极侧壁绝缘膜19a和侧墙侧壁绝缘膜20a沿所述第一选择栅极DG的侧壁形成。
第一选择栅极DG由与存储器栅极MG相同的金属材料(例如，铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等)形成，通过在制造工序中进行的CMP等平坦化处理其上表面被平坦化。此外，第一选择栅极DG上连接有第一选择栅极线DL，从所述第一选择栅极线DL可被施加预定的电压。
另一方面，在存储器栅极构造体2的另一侧壁也形成有由绝缘材料构成的壁状的侧壁隔板7，夹着所述侧壁隔板7邻接有第二选择栅极构造体4。在该实施方式中，在存储器栅极构造体2中，在存储器栅极MG的另一侧壁也设置有与上部存储器栅极绝缘膜14的另一端一体地形成的壁状的存储器栅极侧壁绝缘膜15b，并沿所述存储器栅极侧壁绝缘膜15b、上部存储器栅极绝缘膜14、电荷存储层EC及下部存储器栅极绝缘膜13的各侧壁形成有另一侧壁隔板7。并且，形成在存储器栅极构造体2内的存储器栅极侧壁绝缘膜15b由与上部存储器栅极绝缘膜14和一存储器栅极侧壁绝缘膜15a相同的绝缘材料(例如，高-k材料)形成，并可通过与所述上部存储器栅极绝缘膜14和一存储器栅极侧壁绝缘膜15a相同的制造工序形成。
形成在存储器栅极构造体2与第二选择栅极构造体4之间的侧壁隔板7形成为与一侧壁隔板6相同的膜厚度，并同存储器栅极构造体2内的存储器栅极侧壁绝缘膜15b和将在后面描述的第二选择栅极构造体4内的第二选择栅极侧壁绝缘膜19b一起，将存储器栅极MG和第二选择栅极SG进行绝缘。
在这种情况下，侧壁隔板7由与一侧壁隔板6相同的氧化硅(SiO、SiO2)等绝缘材料形成，并通过在制造工序中进行的CMP等平坦化处理其上表面被平坦化。
在此，与上述的存储器栅极MG与第一选择栅极DG之间一样，在存储器栅极MG与第二选择栅极SG之间，也可能会产生存储器栅极侧壁绝缘膜15b、侧壁隔板7、第二选择栅极侧壁绝缘膜19b的耐压不良的问题，以及存储器栅极构造体2与第二选择栅极构造体4之间的读取电流下降的不良现象。
因此，在此情况下，存储器栅极侧壁绝缘膜15b、侧壁隔板7及第二选择栅极侧壁绝缘膜19b的合计膜厚度优选被设定为5nm以上且40nm以下。此外，优选地，另一侧壁隔板7也由介电常数小于存储器栅极侧壁绝缘膜15b和第二选择栅极侧壁绝缘膜19b的绝缘材料形成。在这种情况下，第二选择栅极构造体4与存储器栅极构造体2之间的电容变小，从而能够提高存取速度。
在第二选择栅极构造体4中，在侧壁隔板7与侧墙部22b之间的鳍部S2上形成有由氧化硅(SiO、SiO2)等绝缘材料构成的下部第二选择栅极绝缘膜17b，在下部第二选择栅极绝缘膜17b上形成有由与该第二选择栅极绝缘膜17b不同的绝缘材料(例如，高-k材料)构成的上部第二选择栅极绝缘膜18b。
此外，在第二选择栅极构造体4中，沿侧壁隔板7以壁状形成的第二选择栅极侧壁绝缘膜19b和沿侧墙部22b的侧壁以壁状形成的侧墙侧壁绝缘膜20b与上部第二选择栅极绝缘膜18b一体地形成。并且，第二选择栅极侧壁绝缘膜19b和侧墙侧壁绝缘膜20b也与上部第二选择栅极绝缘膜18b一样，由与下部第二选择栅极绝缘膜17b和侧壁隔板7的绝缘材料不同的绝缘材料(例如，高-k材料)形成，通过相同的制造工序与上部第二选择栅极绝缘膜18b一同形成。在此，下部第二选择栅极绝缘膜17b和上部第二选择栅极绝缘膜18b的合计膜厚度形成为9nm以下，优选形成为3nm以下。
除此之外，该第二选择栅极构造体4中，在上部第二选择栅极绝缘膜18b上形成有第二选择栅极SG，第二选择栅极侧壁绝缘膜19b和侧墙侧壁绝缘膜20b沿所述第二选择栅极SG的侧壁形成。
第二选择栅极SG由与存储器栅极MG相同的金属材料(例如，铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等)形成，通过在制造工序中进行的CMP等平坦化处理其上表面被平坦化。此外，第二选择栅极SG上连接有第二选择栅极线SGL，从所述第二选择栅极线SGL施加预定的电压。
在此，存储器单元MC中，存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4及侧壁隔板6、7的各上表面被平坦化，全部被整齐为相同的高度位置，因此不形成的突出的区域，从而上层的加工容易地进行。
顺便说一下，在该存储器单元MC中，由于存储器栅极MG、第一选择栅极DG及第二选择栅极SG由预定的金属材料形成，因此能够防止所述存储器栅极MG、第一选择栅极DG及第二选择栅极SG内被耗尽。
并且，该非易失性半导体存储装置1中，存储器单元MC、半导体基板S1上的绝缘层IS、从所述绝缘层IS突出的鳍部S2等的周边及上表面被由氧化硅(SiO、SiO2)等绝缘材料构成的层间绝缘层25和上层的层间绝缘层(未示出)覆盖。
接着，对示出图1和图2的B-B’部分的剖面结构的图3B进行说明。如图3B所示，在没有形成有鳍部S2的位置中，图3A中所示的存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b形成在覆盖半导体基板S1的绝缘层IS上。绝缘层IS上的第一选择栅极构造体3、存储器栅极构造体2及第二选择栅极构造体4的上表面被平坦化为与图3A所示的鳍部S2上的第一选择栅极构造体3、存储器栅极构造体2及第二选择栅极构造体4相同的高度位置。
在此，在没有形成鳍部S2的位置，绝缘层IS的表面位于低于鳍部S2表面的位置，相应地第一选择栅极构造体3、存储器栅极构造体2、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b相比具有鳍部S2的位置纵长地形成，由此第一选择栅极构造体3、存储器栅极构造体2、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b成为与具有鳍部S2的位置相同的高度。
此外，在存储器单元MC中，从半导体基板S1的表面到存储器栅极MG的下表面的距离H1相比从半导体基板S1的表面到第一选择栅极DG和第二选择栅极SG的各下表面的距离H2，大于例如电荷存储层EC的膜厚度以上，第一选择栅极DG和第二选择栅极SG的各下表面位置配置在低于存储器栅极MG的下表面位置的位置。
由此，在存储器单元MC中，能够通过下表面位置形成至低于存储器栅极MG的下表面位置的第一选择栅极DG和第二选择栅极SG，充分地控制鳍部S2侧面区域的第一选择晶体管T1和第二选择晶体管T2的导通和截止。因此，在存储器单元MC中，能够防止在数据的写入和数据的读取时发生误动作。
在此，作为与存储器单元MC的对比说明，下面对下述存储器单元(下面，称为比较例)进行说明，该存储器单元与存储器单元MC不同，在没有形成鳍部S2的位置，从半导体基板S1的表面到存储器栅极MG的下表面的距离H1小于从半导体基板S1的表面到第一选择栅极DG和第二选择栅极SG的各下表面的距离H2，第一选择栅极DG和第二选择栅极SG的各下表面位置配置在高于存储器栅极MG的下表面位置的位置。
在比较例中，第一选择栅极DG和第二选择栅极SG的各下表面位置配置在高于存储器栅极MG的下表面位置的位置，因此无法通过第一选择栅极DG和第二选择栅极SG充分地控制鳍部S2的侧面区域的第一选择晶体管T1和第二选择晶体管T2的导通和截止。尤其，该比较例中，即使在第一选择栅极DG和第二选择栅极SG上施加栅极截止电压，也不能使不由第一选择栅极DG和第二选择栅极SG覆盖的鳍部S2的侧面区域成为非导通状态，写入到存储器晶体管MT的信息为低阈值电压Vth的情况下，沿鳍部S2的侧面区域，在漏极区域12a与源极区域12b之间会流动漏电流，从而可能会发生误动作。
在此，如示出图1和图2的C-C’部分的剖面结构的图4A所示，存储器栅极构造体2以横跨鳍部S2的方式形成在绝缘层IS上，因此下部存储器栅极绝缘膜13、电荷存储层EC、上部存储器栅极绝缘膜14及存储器栅极MG能够以包围鳍部S2的表面的方式被设置。由此，存储器栅极构造体2沿被所述存储器栅极构造体2包围的鳍部S2的表面可形成存储器晶体管MT的沟道层。
如上所述，在存储器栅极构造体2中，存储器晶体管MT的栅极宽度为沿被存储器栅极构造体2包围的鳍部S2的表面的距离，因此将所述栅极宽度的一部分代替为沿鳍部S2的侧面的高度，从而能够相应地使存储器晶体管MT的形成面积变窄。
此外，如示出图1和图2的D-D’部分的剖面结构的图4B所示，第一选择栅极构造体3也以横跨鳍部S2的方式形成在绝缘层IS上，因此下部第一选择栅极绝缘膜17a、上部第一选择栅极绝缘膜18a及第一选择栅极DG以包围鳍部S2的表面的方式被设置。由此，第一选择栅极构造体3中也可沿被所述第一选择栅极构造体3包围的鳍部S2的表面形成第一选择晶体管T1的沟道层。
如上所述，在第一选择栅极构造体3中，第一选择晶体管T1的栅极宽度也是沿被第一选择栅极构造体3包围的鳍部S2的表面的距离，因此将所述栅极宽度的一部分代替为沿鳍部S2的侧面的高度，相应地能够使第一选择晶体管T1的形成面积变窄。并且，对于第二选择栅极构造体4，横跨鳍部S2的结构具有与图4B所示的第一选择栅极构造体3相同的结构，因此在此省略其说明。
在此，在该实施方式中，如图4A和图4B所示，存储器单元MC被形成为，从鳍部S2的上表面到绝缘层IS上的存储器栅极MG的底面的距离(鳍部S2的电极内突出高度)以Hfin表示，第一选择栅极构造体3、存储器栅极构造体2及第二选择栅极构造体4横跨鳍部S的x方向的鳍部S2的宽度以Wfin表示时，满足Hfin＞Wfin的关系。
此外，如图3所示，存储器单元MC被形成为，将鳍部S2延伸设置的y方向的第一选择栅极DG的栅极长度以L1表示，第二选择栅极SG的栅极长度以L2表示时，与鳍部S2的宽度Wfin之间的关系满足L1≦1.5·Wfin，L2≦1.5·Wfin。
(3)非易失性半导体存储装置的电路结构
接着，对上述的存储器单元MC以矩阵状配置的非易失性半导体存储装置的电路结构进行说明。如图5所述，非易失性半导体存储装置1具有同上述的存储器单元M具有相同的结构的多个存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn以矩阵状配置的结构，这些存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn形成在相同的半导体基板S1上。这些存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn中，对于共用的半导体基板S1，可以通过基板电压施加电路(未示出)一律施加预定的基板电压。并且，在半导体基板S1上，虽然一体地形成有如图1所示的鳍部S2，但是在此省略示出鳍部S2。
在非易失性半导体存储装置1中，这些存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn中一方向(在此情况下为列方向)上排列的存储器单元MC11、MC21、…、MCm1(MC12、MC22、…、MCm2，MC1n、MC2n、…、MCmn)分别共用一个位线BL1(BL2，BLn)，通过位线电压施加电路(未示出)向各位线BL1、BL2、…、BLn一律施加预定的位电压。此外，在非易失性半导体存储装置1中，配置在与一方向交叉的另一方向(在此情况下为行方向)的存储器单元MC11、MC12、…、MC1n(MC21、MC22、…、MC2n，MCm1、MCm2、…、MCmn)分别共用一个第一选择栅极线DL1(DL2，DLm)，通过第一选择栅电压施加电路(未示出)向各第一选择栅极线DL1、DL2、…、DLm一律施加预定的第一选择栅电压。
进一步，在该实施方式中，在非易失性半导体存储装置1中，将一个存储器栅极线ML、一个第二选择栅极线SGL、一个源极线SL由位于一个半导体基板S1上的所有存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn共用，通过存储器栅电压施加电路(为示出)向存储器栅极线ML施加预定的存储器栅电压，通过第二选择栅电压施加电路(未示出)向第二选择栅极线SGL施加第二选择栅电压，通过源极线电压施加电路(未示出)向源极线SL施加预定的源电压。
并且，在该实施方式中，对将一个存储器栅极线ML、一个第二选择栅极线SGL、一个源极线SL由所有存储器单元MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn共用的情况进行了说明，但是本发明并不限定于此，也可以是配置在另一方向(行方向)的存储器单元MC11、MC12、…、MC1n(MC21、MC22、…、MC2n，MCm1、MCm2、…、MCmn)分别共用存储器栅极线、第二选择栅极线和源极线。
顺便说一下，在存储器单元MC11中，存储器栅极构造体2的存储器栅极MG上连接有存储器栅极线ML，第一选择栅极构造体3的第一选择栅极DG上连接有第一选择栅极线DL1，第二选择栅极构造体4的第二选择栅极SG上连接有第二选择栅极线SGL。此外，在存储器单元MC11中，由第一选择栅极构造体3形成的第一选择晶体管T1的一端(漏极区域)上连接有位线BL1，由第二选择栅极构造体4形成的第二选择晶体管T2的一端(源极区域)上连接有源极线SL。
(4)关于非易失性半导体存储装置的各种动作时的电压
接着，对这种非易失性半导体存储装置1的各种动作进行说明。图6是示出图5所示的非易失性半导体存储装置1中向存储器单元MCxy(在此x是1、2、…、m中的任意一个，y是1、2、…、n中的任意一个)的电荷存储层EC注入电荷的数据的写入动作时(“写入(Prog)”)、检测存储器单元MCxy的电荷存储层EC中是否存储有电荷的数据的读取动作时(“读取(Read)”)、以及抽出存储器单元MCxy的电荷存储层EC内的电荷的数据的擦除动作时(“擦除(Erase)”)的各部位的电压值的一例的表。
并且，图6的“写入”栏中，将配置有向电荷存储层EC注入电荷的存储器单元MCxy的列表示为“选择列”，将配置有向电荷存储层EC注入电荷的存储器单元MCxy的行表示为“选择行”。此外，图6的“写入”栏中，仅配置有不向电荷存储层EC注入电荷的存储器单元MCxy的列表示为“非选择列”，仅配置有不向电荷存储层EC注入电荷的存储器单元MCxy的行表示为“非选择行”。此外，图6中的“DLx”表示第一选择栅极线DL1、DL2、…、DLm，“BLy”表示位线BL1、BL2、…、BLn。
(4-1)数据的写入动作
例如，向存储器单元MC11的电荷存储层EC注入电荷时，如图6的“写入”的“选择列”栏所示，从存储器栅极线ML向存储器单元MC11的存储器栅极MG施加12V的电荷存储栅电压，向形成有鳍部S2的半导体基板S1(图6中，由“Back”标记)施加0V的基板电压。
另外，此时，从第二选择栅极线SGL向存储器单元MC11的第二选择栅极SG施加0V的栅极截止电压，从源极线SL向存储器单元MC11的源极区域施加0V的源极截止电压。由此，第二选择栅极构造体4中，在鳍部S2内形成源极侧非导通区域，从而阻断源极区域和被存储器栅极构造体2包围的鳍部S2内的沟道层形成载体区域(形成沟道层时诱发载体的区域)的电连接。因此，第二选择栅极构造体4阻止从源极线SL向存储器栅极构造体2的沟道层形成载体区域的电压施加。
另一方面，从第一选择栅极线DL1向第一选择栅极DG施加1.5V的第一选择栅电压，从位线BL1向存储器单元MC11的漏极区域施加0V的电荷存储位电压。由此，第一选择栅极构造体3中，在鳍部S2内形成漏极侧导通区域，从而将漏极区域和存储器栅极构造体2的沟道层形成载体区域电连接。
在存储器栅极构造体2中，通过沟道层形成载体区域与漏极区域电连接，从而沟道层形成载体区域中诱发载体，通过载体在鳍部S2表面形成与电荷存储位电压相同的0V的沟道层。因此，在写入数据的存储器单元(以下，称为写入选择存储器单元)MC11中，在存储器栅极构造体2中存储器栅极MG与沟道层之间产生12V的大的电压差(12V)，通过由此产生的量子隧道效应可向电荷存储层EC内注入电荷，从而成为写入数据的状态。
(4-2)数据的非写入动作
例如，向存储器单元MC12的存储器栅极MG施加电荷存储层EC中注入电荷所需的电荷存储栅电压时，阻止所述存储器单元MC12中向电荷存储层EC的电荷的注入的情况下，通过从第一选择栅极线DL1向第一选择栅极DG施加1.5V的电压，从位线BL2向漏极区域施加1.5V的电压，由此在鳍部S2内的第一选择栅极构造体3横跨的区域形成非导通状态的漏极侧非导通区域。由此，不写入数据的存储器单元(以下，称为写入非选择存储器单元)MC12中，通过第一选择栅极构造体3，阻断被存储器栅极构造体2包围的鳍部S2内的沟道层形成载体区域和漏极区域的电连接。
另外，此时，写入非选择存储器单元MC12中，通过从第二选择栅极线SGL向第二选择栅极SG施加0V的电压，从源极线SL向源极区域施加0V的电压，由此在鳍部S2内的第二选择栅极构造体4横跨的区域形成非导通状态的源极侧非导通区域。由此，写入非选择存储器单元MC12中，通过第二选择栅极构造体4，阻断被存储器栅极构造体2包围的鳍部S2内的沟道层形成载体区域和源极区域的电连接。
因此，写入非选择存储器单元MC12中，成为在被存储器栅极构造体2包围的鳍部S2内的沟道层形成载体区域形成耗尽层的状态，基于电荷存储栅电压，被存储器栅极构造体2包围的鳍部S2的表面电位上升，存储器栅极MG与鳍部S2表面的电压差变小。
尤其，在该实施方式中，存储器单元MC中，如图4A和图4B所示，以鳍部S2的电极内突出高度Hfin和鳍部S2的宽度Wfin之间满足Hfin＞Wfin的关系的方式形成，因此沿被存储器栅极构造体2包围的鳍部S2内的两侧面和上表面形成耗尽层时，沿鳍部S2内的一侧侧面形成的预定厚度的耗尽层和沿与一侧侧面相对配置的另一侧侧面形成的预定厚度的耗尽层一体化，在整个鳍部S2内可形成耗尽层。因此，写入非选择存储器单元MC12中，通过耗尽层，在存储器栅极MG与鳍部S2之间不产生发生量子隧道效应的电压差，从而能够阻止向电荷存储层EC内的电荷注入。
此时，写入非选择存储器单元MC12中，通过被存储器栅极构造体2包围的鳍部S2内形成的耗尽层D，可阻止存储器栅极构造体2正下方的鳍部S2表面的电位到达第一选择栅极构造体3的第一选择栅极绝缘膜17a、18a(图3A)、第二选择栅极构造体4的第二选择栅极绝缘膜17b、18b(图3A)。
由此，第一选择栅极构造体3中，即使与从位线BL2向漏极区域12a(图3A)施加的低电压的位电压匹配地将第一选择栅极绝缘膜17a、18a的膜厚度薄薄地形成，由于存储器栅极构造体2正下方的鳍部S2表面的电位被耗尽层阻断，从而能够防止由所述鳍部S2表面的电位导致的第一选择栅极绝缘膜17a、18a的绝缘破坏。
此外，同样地，第二选择栅极构造体4中，即使与从源极SL向源极区域12b(图3A)施加的低电压的源电压匹配地将第二选择栅极绝缘膜17b、18b的膜厚度薄薄地形成，由于存储器栅极构造体2正下方的鳍部S2表面的电位被耗尽层阻断，从而能够防止由所述鳍部S2表面的电位导致的第二选择栅极绝缘膜17b、18b的绝缘破坏。
(4-3)数据的读取动作
此外，图6的“读取”栏表示的数据的读取动作中，例如将存储器单元MC11作为读取的对象时，将与所述存储器单元MC11连接的位线BL1预充电至例如1.5V，使源极线SL为0V。由此，读取数据的存储器单元MC11的电荷存储层EC中存储有电荷的情况(写入有数据的情况)下，存储器栅极构造体2正下方的鳍部S2成为非导通状态，可阻断漏极区域和源极区域的电连接。由此，读取数据的存储器单元MC11中，与漏极区域连接的位线BL1的1.5V的读取电压可保持原样。
另一方面，在读取数据的存储器单元MC11的电荷存储层EC中没有存储有电荷的情况(没有写入有数据的情况)下，存储器栅极构造体2正下方的鳍部S2成为导通状态，漏极区域和源极区域电连接，结果，0V的源极线LS和1.5V的位线BL1通过存储器单元MC11电连接。由此，非易失性半导体存储装置1中，读取数据的存储器单元MC11上连接的位线BL1的读取电压被施加在0V的源极线SL，从而施加在所述位线BL1的1.5V的读取电压下降。
因此，非易失性半导体存储装置1中，可通过检测位线BL1的读取电压是否变化，由此能够实施存储器单元MC11的电荷存储层EC中是否存储有电荷的数据的读取动作。并且，在仅连接有不读取数据的存储器单元MC12、MC22、…、MCm2的位线BL2上可被施加0V的非读取电压。
(4-4)数据的擦除动作
顺便说一下，抽出存储器单元MC11的电荷存储层EC内的电荷的数据的擦除动作(图6中，“擦除”)时，通过从存储器栅极线ML向存储器栅极MG施加-12V的存储器栅电压，由此电荷存储层EC内的电荷被抽出到通过半导体基板S1成为0V的鳍部S2来擦除数据。
(5)关于高电压的电荷存储栅电压施加在存储器栅极的写入非选择存储器单元的电位
在此，图7是示出不进行数据的写入的存储器单元(写入非选择存储器单元)MC中，高电压的电荷存储栅电压Vg施加在存储器栅极MG时的存储器栅极构造体2和鳍部S2的电位状态的示意图。并且，图7所示的剖视图与示出图1和图2的C-C’部分的剖面结构的图4A相同，示出设置有存储器栅极构造体2的鳍部S2位置的剖面结构。
此外，图7中的曲线Vx示出没有设置鳍部而在半导体基板的平坦面上设置存储器栅极构造体、第一选择栅极构造体及第二选择栅极构造体的存储器单元(比较例)的电位的状态。比较例的存储器单元中，高电压的电荷存储栅电压施加在存储器栅极MG时，如上所述，可通过使第一选择栅极构造体正下方的半导体基板和第二选择栅极构造体正下方的半导体基板分别成为非导通状态，在存储器栅极构造体正下方的半导体基板上可形成耗尽层D，结果，能够使存储器栅极与半导体基板之间产生的电位差Vono1变小以阻止数据的写入。
即使在这种比较例的存储器单元中，设置在存储器栅极构造体的上部存储器栅极绝缘膜、电荷存储层及下部存储器栅极绝缘膜的三层结构部分ONO中电压下降，进一步耗尽层D中电压值也随着远离基板表面下降，可成为0V的基板电压。但是，比较例的存储器单元中，由于没有形成有鳍部S2，上部存储器栅极绝缘膜、电荷存储层及下部存储器栅极绝缘膜的三层结构部分ONO的电压和基于耗尽层D的电位变化由存储器栅极构造体正下方的半导体基板内的杂质浓度决定。
即，比较例的存储器单元中，越是使存储器栅极构造体正下方的半导体基板的杂质浓度下降，在高电压的电荷存储栅电压Vg被施加在存储器栅极MG时，越能够形成更深的耗尽层D。由此，比较例的存储器单元中，耗尽层D越深，在上部存储器栅极绝缘膜、电荷存储层及下部存储器栅极绝缘膜的三层结构部分ONO的电位变化变得缓慢，从而相应地存储器栅极与半导体基板表面的电位差可变小，能够抑制干扰的发生。
但是，比较例的存储器单元中，当降低存储器栅极构造体正下方的半导体基板内的杂质浓度时，在位于与第一选择栅极构造体邻接的半导体基板表面的漏极区域与位于与第二选择栅极构造体邻接的半导体基板表面的源极区域之间，基于短沟道效果，可能会产生短路或漏电，因此需要扩大漏极区域与源极区域之间的距离，相应地，无法实现基于扩展的微细化。
如上所述，将存储器栅极构造体、第一选择栅极构造体及第二选择栅极构造体设置在半导体基板的平坦面上的比较例的存储器单元中，根据降低存储器栅极构造体正下方的半导体基板内的杂质浓度来抑制干扰发生和根据漏极区域与源极区域的靠近来实现小型化是权衡的关系。
在此，例如，在与存储器单元MC的漏极区域12a与源极区域12b之间的距离相同的距离上设置漏极区域与源极区域之间的距离的比较例的存储器单元中，如图7所示，高电压的电荷存储栅电压Vg施加在存储器栅极MG时，虽然上部存储器栅极绝缘膜、电荷存储层及下部存储器栅极绝缘膜的三层结构部分ONO中电荷存储栅电压Vg下降，但是由于漏极区域与源极区域之间的距离为规定值，无法使半导体基板内的杂质浓度下降至预定值以下，因此难以使存储器栅极与半导体基板之间产生的电位差Vono1设定为预定值以下。因此，比较例的存储器单元中，通过使漏极区域和源极区域靠近来实现小型化时，在存储器栅极与半导体基板之间产生大的电位差Vono1，从而不能抑制干扰的发生。
与之相比，存储器单元MC中，不进行数据的写入时，如图7所示，当电荷存储栅电压Vg(例如，Vg＝12V)施加在存储器栅极MG时，虽然上部存储器栅极绝缘膜14、电荷存储层EC及下部存储器栅极绝缘膜13的三层结构部分ONO中电压下降，存储器栅极MG和鳍部S2的上表面之间产生电位差Vono，但是此时在被存储器栅极构造体2包围的整个鳍部S2内形成耗尽层，在所述耗尽层中电压也在缓慢地下降，在鳍部S2的下端面附近可成为0V的基板电压。
并且，不进行数据的写入的存储器单元MC中，上部存储器栅极绝缘膜14、电荷存储层EC及下部存储器栅极绝缘膜13的三层结构部分ONO的电压差Vono和基于耗尽层的电位变化可以通过被存储器栅极构造体2包围的区域的鳍部S2的高度(从鳍部S2的上表面到下端面的距离)和所述鳍部S2的宽度(在存储器栅极构造体2横跨鳍部S2的x方向上相对配置的鳍部S2的两侧面之间的距离)来控制。
具体地，沿被存储器栅极构造体2包围的鳍部S2内的两侧面和上表面形成有耗尽层时，以将沿鳍部S2内的一侧侧面形成的预定厚度的耗尽层和沿与一侧侧面相对配置的另一侧侧面形成的预定厚度的耗尽层一体化，并在整个鳍部S2内形成耗尽层的方式设定鳍部S2的高度和宽度。
由此，存储器单元MC中，即使通过提高鳍部S2内的杂质浓度来使漏极区域12a和源极区域12b靠近以实现小型化，由于能够在整个鳍部S2内形成耗尽层，可使存储器栅极MG与鳍部S2之间产生的电位差Vono变小。因此，存储器单元MC中，能够通过使漏极区域12a和源极区域12b靠近来实现小型化，而且使存储器栅极MG与鳍部S2之间产生的电位差Vono变小，进一步使施加在耗尽层的电场也变小，从而能够抑制干扰的发生。
(6)非易失性半导体存储装置的制造方法
具有上述结构的非易失性半导体存储装置1通过以下的制造工序制造。在这种情况下，首先，如图8A所示，通过利用被图案化的硬掩膜32a加工例如由Si构成的鳍部形成基板(未示出)，在板状的半导体基板S1表面相隔预定间隔形成鳍部S2。接着，以覆盖硬掩膜32a、半导体基板S1及鳍部S2的方式，形成由绝缘材料构成的绝缘层，然后通过化学机械研磨(Chemical Mechanical Polishing，CMP)等的平坦化处理将绝缘层进行平坦化，形成其表面与鳍部S2的上表面的硬掩膜32a一致的绝缘层Isa。
接着，通过加工绝缘层ISa，如图9A所示，形成鳍部S2从表面突出预定高度的绝缘层IS，然后，如图9A和示出图9A的E-E’部分的剖面结构的图9B所示，形成层状的下部存储器栅极绝缘膜形成层13a、层状的电荷存储层形成层ECa和层状的第一虚拟电极层34，并通过CMP等的平坦化处理将第一虚拟电极层34的表面进行平坦化。
接着，通过加工第一虚拟电极层34、电荷存储层形成层ECa及下部存储器栅极绝缘膜形成层13a，如图9C和示出图9C的E-E’部分的剖面结构的图9D所示，形成以横跨鳍部S2的方式延伸的虚拟存储器栅极DM、电荷存储层EC及下部存储器栅极绝缘膜13，然后通过形成层状的绝缘膜并进行回蚀，沿层叠虚拟存储器栅极DM、电荷存储层EC及下部存储器栅极绝缘膜13的侧壁形成侧墙状的侧壁隔板6、7(侧壁隔板形成工序)。
接着，以覆盖露出于外部的绝缘层IS、鳍部S2、虚拟存储器栅极DM及侧壁隔板6、7的方式依次形成层状的选择栅极绝缘膜和层状的第二虚拟电极层，然后通过进行回蚀，如与图9D的对应部分标注相同附图标记的图10A所示，沿侧壁隔板6、7形成侧墙状的虚拟第一选择栅极DD和虚拟第二选择栅极DS。接着，去除除了被所述虚拟第一选择栅极DD和虚拟第二选择栅极DS覆盖的区域以外的选择栅极绝缘膜，在虚拟第一选择栅极DD和虚拟第二选择栅极DS的各下部分别残留选择栅极绝缘膜，形成第一选择栅极绝缘膜17a和第二选择栅极绝缘膜17b。
接着，以覆盖露出于外部的绝缘层IS、鳍部S2、虚拟存储器栅极DM、虚拟第一选择栅极DD及虚拟第二选择栅极DS的方式形成层状的绝缘膜，然后通过进行回蚀，如与图10A的对应部分标注相同附图标记的图10B所示，沿一侧的虚拟第一选择栅极DD和第一选择栅极绝缘膜17a的侧壁形成侧墙部22a，同时沿另一侧的虚拟第二选择栅极DS和第二选择栅极绝缘膜17b的侧壁形成侧墙部22b(虚拟选择栅极形成工序)。
接着，在与侧墙部22a、22b邻接的鳍部S2表面，例如通过外延成长法，形成由SiGe等构成的预定膜厚度的漏极区域12a和源极区域12b。接着，以覆盖露出于外部的绝缘层IS、鳍部S2、虚拟存储器栅极DM、虚拟第一选择栅极DD、虚拟第二选择栅极DS、漏极区域12a及源极区域12b的方式形成层状的层间绝缘层，然后通过CMP等的平坦化处理，对层间绝缘层的表面进行研磨以进行平坦化。
由此，如与图10B的对应部分标注相同附图标记的图10C所示，形成表面被平坦化且虚拟存储器栅极DM、虚拟第一选择栅极DD及虚拟第二选择栅极DS的各表面从表面向外部露出的层间绝缘层25(虚拟电极形成工序)。接着，通过干式蚀刻，分别去除从层间绝缘层25的表面露出的虚拟存储器栅极DM、虚拟第一选择栅极DD及虚拟第二选择栅极DS。
由此，如与图9C的对应部分标注相同附图标记的图11A所示，在形成有虚拟存储器栅极DM的区域形成虚拟电极去除空间ER1，此外，如示出图11A的E-E’部分的剖面结构的图11B所示，在形成有虚拟第一选择栅极DD和虚拟第二选择栅极DS的区域中也形成虚拟电极去除空间ER2、ER3(虚拟电极去除工序)。
接着，通过在虚拟电极去除空间ER1、ER2、ER3内形成例如由高-k材料等绝缘材料构成的层状的绝缘膜，如图3A所示，在虚拟电极去除空间ER1内，于电荷存储层EC上形成层状的上部存储器栅极绝缘膜14，沿一侧壁隔板6形成壁状的存储器栅极侧壁绝缘膜15a，沿另一侧壁隔板7形成壁状的存储器栅极侧壁绝缘膜15b。
此外，在虚拟电极去除空间ER2内，在位于鳍部S2上的第一选择栅极绝缘膜17a上形成上部第一选择栅极绝缘膜18a，沿侧墙部22a形成壁状的侧墙侧壁绝缘膜20a，沿一侧壁隔板6形成壁状的第一选择栅极侧壁绝缘膜19a。
进一步，在虚拟电极去除空间ER3内，在位于鳍部S2上的第二选择栅极绝缘膜17b上形成上部第二选择栅极绝缘膜18b，沿侧墙部22b形成壁状的侧墙侧壁绝缘膜20b，沿另一侧壁隔板7形成壁状的第二选择栅极侧壁绝缘膜19b。
接着，在层间绝缘层25的表面形成由铝(Al)、钛铝(TiAl)、碳化钽(TaC)、氮化硅钽(TaSiN)等金属材料构成的金属电极层。由此，去除虚拟存储器栅极DM、虚拟第一选择栅极DD及虚拟第二选择栅极DS，且在形成有层状的绝缘膜的虚拟电极去除空间ER1、ER2、ER3内，分别埋入金属电极层，然后通过CMP等的平坦化处理，对金属电极层的表面进行研磨，与层间绝缘层25的表面匹配地对金属电极层的表面进行平坦化。
因此，如图3A所示，在形成有虚拟存储器栅极DM的空间内埋入金属电极层以形成存储器栅极MG，在形成有虚拟第一选择栅极DD的空间内埋入金属电极层以形成第一选择栅极DG，在形成有虚拟第二选择栅极DS的空间内埋入金属电极层以形成第二选择栅极SG，由此形成包括存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4的存储器单元MC(金属栅极形成工序)。之后，除了形成上层的层间绝缘层的工序之外，还经过在层间绝缘层25、上层的层间绝缘层的预定位置形成图2所示的第一选择栅极连接器DGC、第二选择栅极连接器SGC、存储器栅极连接器MCG等各种连接器等的工序等，制造非易失性半导体存储装置1。
(7)作用及效果
通过上述的结构，存储器单元MC中，以从绝缘层IS突出的方式在半导体基板S1上设置鳍部S2，并以横跨该鳍部S2的方式在绝缘层IS上形成存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4。此外，该存储器单元MC中，连接有位线BL的漏极区域12a以与第一选择栅极DG绝缘的方式设置在与第一选择栅极构造体3邻接的鳍部S2的表面，另一方面，连接有源极线SL的源极区域12b以与第二选择栅极SG绝缘的方式设置在与第二选择栅极构造体4邻接的鳍部S2的表面，在所述漏极区域12a与源极区域12b之间，设置第一选择栅极构造体3、存储器栅极构造体2及第二选择栅极构造体4。
具有这种结构的存储器单元MC中，通过阻止向电荷存储层EC的电荷的注入来防止数据的写入时，通过第一选择栅极构造体3阻断被存储器栅极构造体2包围的鳍部S2内与位线BL的电连接，通过第二选择栅极构造体4阻断被存储器栅极构造体2包围的鳍部S2内与源极线SL的电连接，从而沿被存储器栅极构造体2包围的鳍部S2表面形成的耗尽层一体化而能够在整个鳍部S内形成耗尽层，通过所述耗尽层能够使存储器栅极DG与鳍部S2之间的电位差变小。
由此，存储器单元MC中，即使提高鳍部S2内的杂质浓度，在鳍部S2的表面使漏极区域12a和源极区域12b靠近来实现小型化，由于以整个鳍部S2内形成耗尽层的方式设定鳍部S2的形状(高度和宽度)，存储器栅极DG与鳍部S2之间的电位差变小，进一步使耗尽层的电场变小，从而也能够抑制干扰的发生。因此，存储器单元MC能够实现小型化的同时能够抑制干扰的发生。
此外，存储器栅极构造体2、第一选择栅极构造体3及第二选择栅极构造体4的各栅极宽度沿鳍部S2的两侧面和表面以‘コ’字型形成，能够将栅极宽度的一部分代替为鳍部S2的高度，因此虽然高度增加至鳍部S2的高度，但是对于横跨鳍部S2的x方向，能够使各栅极宽度的形成面积变窄，从而能够实现小型化。
进一步，存储器单元MC中，不写入数据时，不受施加于存储器栅极MG的高电压的电荷存储栅电压的限制，能够将位线BL和源极线SL的电压值降低至使第一选择栅极构造体3正下方和第二选择栅极构造体4正下方的各鳍部S2内仅仅成为非导通状态的电压值，因此能够与所述位线和源极线的电压降低匹配地，使第一选择栅极构造体3的第一选择栅极绝缘膜17a、18a和第二选择栅极构造体4的第二选择栅极绝缘膜17b、18b的各膜厚度变薄，相应地能够实现小型化。
此外，将共用存储器栅极线ML的多个存储器单元MC以矩阵状配置的非易失性半导体存储装置1中，不写入有数据的存储器单元MC中产生的存储器栅极MG与鳍部S2之间的电位差Vono小，而且耗尽层的电场也小，因此即使高电压的电荷存储栅电压通过存储器栅极线ML多次施加在存储器栅极MG，也能够抑制不写入数据的存储器单元MC中发生干扰。因此，非易失性半导体存储装置1中，例如128行以上、1024列以上排列的存储器单元MC中即使共用存储器栅极线ML也能够抑制干扰的发生，从而可以显著增加能够批量处理的存储器单元的数量。
(8)其他实施方式
(8-1)将存储器栅极、第一选择栅极及第二选择栅极由金属材料以外的导电材料形成时的存储器单元的结构
并且，在上述的实施方式中，对存储器栅极MG、第一选择栅极DG和第二选择栅极SG由金属材料形成的情况进行说明，但是本发明并不限定于此，存储器栅极、第一选择栅极及第二选择栅极也可以由多晶硅等其他各种导电材料形成。
在此，下面对存储器栅极MG、第一选择栅极DG和第二选择栅极SG由金属材料以外的导电材料(例如，多晶硅)形成时的实施方式进行说明。在这种情况下，非易失性半导体存储装置的平面布局与图2所示的结构相同，但是图2的A-A’部分的剖面结构成为如图12A所示的结构，图2的B-B’部分的剖面结构成为如图12B所示的结构。
如与图3A的对应部分标注相同附图标记的图12A所示，存储器单元MC1中，在鳍部S2的表面，通过杂质的注入所形成的杂质扩散区域作为漏极区域40a和源极区域40b相隔预定间隔设置，所述漏极区域40a上连接有位线(未示出)，所述源极区域40b上连接有源极线(未示出)。
此外，存储器单元MC1中，具有在鳍部S2上依次层叠形成下部存储器栅极绝缘膜13、电荷存储层EC、上部存储器栅极绝缘膜14a及存储器栅极MG1的存储器栅极构造体2a，下部存储器栅极绝缘膜13和上部存储器栅极绝缘膜14a由相同的绝缘材料(例如，氧化硅(SiO、SiO2)等)形成，存储器栅极MG1由多晶硅形成。
在漏极区域40a与存储器栅极构造体2a之间，设置有具有在第一选择栅极绝缘膜17a上层叠形成由多晶硅构成的第一选择栅极DG1的结构的第一选择栅极构造体3a。该第一选择栅极构造体3a邻接形成于在存储器栅极构造体2a的一侧壁形成的侧壁隔板6，并形成为第一选择栅极DG1的顶部越远离存储器栅极MG1，朝向鳍部S2下降的侧墙状。
此外，在源极区域40b与存储器栅极构造体2a之间，设置有具有在第二选择栅极绝缘膜17b上层叠形成由多晶硅构成的第二选择栅极SG1的结构的第二选择栅极构造体4a。该第二选择栅极构造体4a邻接形成于在存储器栅极构造体2a的另一侧壁形成的侧壁隔板7，并形成为第二选择栅极SG1的顶部越远离存储器栅极MG1，朝向鳍部S2下降的侧墙状。
这种存储器栅极构造体2a、第一选择栅极构造体3a及第二选择栅极构造体4a也以横跨鳍部S2的方式形成，即使在没有形成鳍部S2的绝缘层IS上，如与图3B的对应部分标注相同附图标记的图12B所示，可设置图12A所示的存储器栅极构造体2a、第一选择栅极构造体3a及第二选择栅极构造体4a。
并且，这种存储器单元MC1中，在制造工序中，通过例如对层状的电极形成层进行回蚀，沿存储器栅极构造体2a的侧壁形成侧墙状的第一选择栅极DG1和第二选择栅极SG1。因此，在形成有鳍部S2的位置和没有形成有鳍部S2的位置，能够以同样的厚度形成存储器栅极构造体2a、第一选择栅极构造体3a、第二选择栅极构造体4a、侧壁隔板6、7。因此，在形成有鳍部S2的位置相比没有形成有鳍部S2的位置，存储器栅极构造体2a、第一选择构造体3a、第二选择栅极构造体4a及侧壁隔板6、7可突出相当于鳍部S2的高度。
顺便说一下，在该存储器单元MC1中，也与上述的实施方式一样，从鳍部S2的上表面到绝缘层IS上的存储器栅极MG1的底面的距离(鳍部S2的电极内突出高度)Hfin和存储器栅极构造体2a、第一选择栅极构造体3a及第二选择栅极构造体4a横跨鳍部S2的x方向的鳍部S2的宽度Wfin(图4A和图4B)以满足Hfin﹥Wfin的关系的方式形成。
此外，存储器单元MC1中，延伸设置有鳍部S2的y方向的第一选择栅极DG1的栅极长度L1、第二选择栅极SG1的栅极长度L2和鳍部S2的宽度Wfin以满足L1≦1.5·Wfin和L2≦1.5·Wfin的关系的方式形成。进一步，即使这样的存储器单元MC1也可以根据上述的“(4)关于非易失性半导体存储装置的各动作时的电压”，实施数据的写入动作、数据的非写入动作、数据的读取动作及数据的擦除动作。
即使具有如上所述的结构的存储器单元MC1，也能够获得与上述的实施方式相同的效果，能够实现小型化的同时，能够抑制干扰的发生。
(8-2)在鳍部的上表面设置盖绝缘膜的存储器单元的结构
在上述的实施方式中，对在鳍部S2的上表面设置下部存储器栅极绝缘膜13的存储器单元MC进行了说明，但是本发明并不限定于此，存储器单元也可以是在鳍部S2的上表面设置具有预定厚度的盖绝缘膜，在所述盖绝缘膜上设置下部存储器栅极绝缘膜13。
在这种情况下，图13示出根据其他实施方式的非易失性半导体存储装置31，在该非易失性半导体存储装置31中，设置有包括具有盖绝缘膜(未示出)的存储器栅极构造体32的存储器单元MC2。该存储器单元MC2虽然具有与图2所示的存储器单元MC相同的外观结构，但是在被存储器栅极构造体32覆盖的鳍部S2的上表面设置有盖绝缘膜。
在此，图14A示出图13的A-A’部分的剖面结构，图14B示出图13的B-B’部分的剖面结构，图15A示出图13的C-C’部分的剖面结构，图15B示出图13的D-D’部分的剖面结构。如图14A和图15A所示，存储器栅极构造体32具有在鳍部S2的上表面设置有具有预定的膜厚度的盖绝缘膜35，在所述盖绝缘膜35上依次层叠形成有下部存储器栅极绝缘膜13、电荷存储层EC、上部存储器栅极绝缘膜14及存储器栅极MG的结构。
顺便说一下，在该实施方式中，对盖绝缘膜35上形成有下部存储器栅极绝缘膜13的存储器栅极构造体32进行了说明，但是本发明并不限定于此，存储器栅极构造体也可以是例如将盖绝缘膜35作为下部存储器栅极绝缘膜13来设置，在所述盖绝缘膜35上依次层叠形成电荷存储层EC、上部存储器栅极绝缘膜14及存储器栅极MG，使盖绝缘膜35起到下部存储器栅极绝缘膜35的作用。
另一方面，如图14B所示，存储器栅极构造体32具有下述结构：在没有形成有鳍部S2的位置没有形成有盖绝缘膜35，在绝缘层IS上形成有下部存储器栅极绝缘膜13，在所述下部存储器栅极绝缘膜13上依次层叠形成有电荷存储层EC、上部存储器栅极绝缘膜14及存储器栅极MG。如上所述，存储器栅极构造体32具有仅在配置有鳍部S2的上表面的区域设置有盖绝缘膜35的结构，由盖绝缘膜35覆盖鳍部S2的上表面。
盖绝缘膜35由氧化硅(SiO、SiO2、SiN)等绝缘材料构成，膜厚度例如被设定为4nm以上。此外，盖绝缘膜35的结构除了由一种绝缘材料以层状形成的结构之外，还可以具有不同种类的绝缘材料层叠的结构。
并且，如图14A、图14B及图15B所示，第一选择栅极构造体3具有下述结构：不具有盖绝缘膜35，在鳍部S2或绝缘层IS上依次层叠形成欧第一选择栅极绝缘膜17a、18a及第一选择栅极DG的结构。此外，同样地，第二选择栅极构造体4也具有下述结构：不具有盖绝缘膜35，在鳍部S2或绝缘层IS上依次层叠形成有第二选择栅极绝缘膜17b、18b及第二选择栅极SG。
顺便说一下，作为包括这种盖绝缘膜35的存储器栅极构造体32的制造方法，例如在鳍部形成工序中，如图8所示，将在加工板状的鳍部形成基板(未示出)而形成鳍部S2时使用的硬掩膜32a由绝缘材料形成，并将所述硬掩膜32a按原样作为盖绝缘膜35残留。并且，在下一个第一虚拟电极形成工序中，在绝缘层IS上和覆盖鳍部S2的上表面的盖绝缘膜35上依次层叠形成层状的下部存储器栅极绝缘膜形成层13a、电荷存储层形成层ECa及第一虚拟电极层34(参照图9A和图9B)。
并且，此时，通过氧化方法形成下部存储器栅极绝缘膜形成层13a的情况下，会存在盖绝缘膜35上没有形成下部存储器栅极绝缘膜形成层13a的情况。在这种情况下，最终形成的存储器栅极构造体可形成下述结构：盖绝缘膜35作为下部存储器栅极绝缘膜13而设置，并在所述盖绝缘膜35上依次层叠形成电荷存储层EC、上部存储器栅极绝缘膜14及存储器栅极MG。
进一步，在下一个虚拟存储器栅极构造体形成工序中，对下部存储器栅极绝缘膜形成层13a、电荷存储层形成层ECa及第一虚拟电极层34进行图案化，以横跨由盖绝缘膜35覆盖上表面的鳍部S2的方式在绝缘层IS上形成虚拟存储器栅极构造体32，然后，经过上述的侧壁隔板形成工序、虚拟选择栅极形成工序、虚拟电极露出工序、金属栅极形成工序等而能够制造存储器单元MC2。
对于以上的结构，存储器单元MC2除了获得与上述的实施方式相同的效果以外，通过在存储器栅极构造体32设置覆盖鳍部S2的上表面的盖绝缘膜35，由此例如在数据写入动作时，通过盖绝缘膜35能够防止电场集中在鳍部S2的上表面与侧面相交的尖尖的边角周边。由此，能够防止写入时因电场只集中在边角周边而无法将电荷注入到沿鳍侧壁的电荷存储层膜而导致的写入不良。
顺便说一下，在上述的实施方式中，对在存储器栅极MG、第一选择栅极DG及第二选择栅极SG由金属材料形成的存储器单元MC2中的存储器栅极构造体32，设置覆盖鳍部S2的上表面的盖绝缘膜35的情况进行了说明，但是本发明并不限定于此，如图12A和图12B所示，也可以在存储器栅极MG1、第一选择栅极DG1及第二选择栅极SG1由多晶硅等导电材料形成的存储器单元MC1中的存储器栅极构造体2a，设置覆盖鳍部S2的上表面的盖绝缘膜35。即使在这种情况下，存储器单元MC1中，数据擦除动作时，通过盖绝缘膜35能够防止电场集中在鳍部S2的上表面与侧面相交的尖尖的边角周边。
(8-3)其他
并且，本发明并不限定于上述的各实施方式，可以在本发明的要旨的范围内进行各种变形，对于各实施方式，例如可以适用上述的“(4)关于非易失性半导体存储装置的各种动作时的电压”的电压值以外的各种电压值。
另外，图3A和图3B所示的存储器单元MC中，对作为第一选择栅极绝缘膜和第二选择栅极绝缘膜适用具有两层结构的第一选择栅极绝缘膜17a、18a及第二选择栅极绝缘膜17b、18b的情况进行了说明，但是本发明并不限定于此，也可以是将第一选择栅极绝缘膜17a、18a构造成任意一侧的一层结构，或将第二选择栅极绝缘膜17b、18b构造成任意一侧的一层结构。
进一步，上述的实施方式中，对存储器栅极侧壁绝缘膜15a、15b沿侧壁设置的存储器栅极MG(图3A及图3B)进行了说明，但是本发明并不限定于此，也可以是存储器栅极侧壁绝缘膜15a、15b的任意一侧沿任意侧壁设置的存储器栅极，也可以是没有设置存储器栅极侧壁绝缘膜15a、15b的存储器栅极。
进一步，上述的实施方式中，对第一选择栅极侧壁绝缘膜19a和侧墙侧壁绝缘膜20a沿侧壁设置的第一选择栅极DG(图3A和图3B)进行了说明，但是本发明并不限定于此，也可以是第一选择栅极侧壁绝缘膜19a或侧墙侧壁绝缘膜20a中的任意一个沿任意侧壁设置的第一选择栅极，也可以是没有设置第一选择栅极侧壁绝缘膜19a和侧墙侧壁绝缘膜20a的第一选择栅极。
进一步，上述的实施方式中，对第二选择栅极侧壁绝缘膜19b和侧墙侧壁绝缘膜20b沿侧壁设置的第二选择栅极SG(图3A和图3B)进行了说明，但是本发明并不限定于此，也可以是第二选择栅极侧壁绝缘膜19b或侧墙侧壁绝缘膜20b中的任意一个沿任意侧壁设置的第二选择栅极，也可以是没有设置第二选择栅极侧壁绝缘膜19b和侧墙侧壁绝缘膜20b的第二选择栅极。
进一步，上述的实施方式中，对上部存储器栅极绝缘膜14、存储器栅极侧壁绝缘膜15a、15b、第一选择栅极侧壁绝缘膜19a、侧墙侧壁绝缘膜20a、第二选择栅极侧壁绝缘膜19a及侧墙侧壁绝缘膜20b由与侧壁隔板6、7不同的绝缘材料形成的情况进行了说明，但是本发明并不限定于此，也可以将上部存储器栅极绝缘膜14、存储器栅极侧壁绝缘膜15a、15b、第一选择栅极侧壁绝缘膜19a、侧墙侧壁绝缘膜20a、第二选择栅极侧壁绝缘膜19a及侧墙侧壁绝缘膜20b由与侧壁隔板6、7相同的绝缘材料形成。进一步，存储器单元也可以形成在注入有N型杂质的半导体基板S1和鳍部S2上。
进一步，上述的实施方式中，对利用一层金属层形成存储器栅极MG、第一选择栅极DG及第二选择栅极SG的情况进行了说明，但是本发明并不限定于此，也可以是例如将由不同种类的金属材料构成的多种金属层依次层叠以形成具有层叠结构的存储器栅极MG、第一选择栅极DG及第二选择栅极SG。
进一步，上述的实施方式中，对作为漏极区域和源极区域，例如通过外延成长法形成由SiGe等构成的预定厚度的漏极区域12a和源极区域12b的情况进行了说明，但是本发明并不限定于此，也可以是在鳍部S2的表面注入杂质以形成杂质扩散区域，并将其作为漏极区域和源极区域。
进一步，上述的实施方式中，作为制造方法中的虚拟选择栅极形成工序说明了下述的虚拟选择栅极形成工序，即，以覆盖虚拟存储器栅极构造体的方式形成选择栅极绝缘膜和第二虚拟电极层，然后通过回蚀，沿位于虚拟存储器栅极构造体的侧壁的一侧壁隔板，以横跨鳍部的方式形成侧墙状的虚拟第一选择栅极，同时沿位于虚拟存储器栅极构造体的侧壁的另一侧壁隔板，以横跨鳍部的方式形成侧墙状的虚拟第二选择栅极，然后加工选择栅极绝缘膜，在虚拟第一选择栅极下部设置第一选择栅极绝缘膜，在虚拟第二选择栅极下部设置第二选择栅极绝缘膜。但是本发明并不限定于此，也可以是不形成选择栅极绝缘膜的情况下形成虚拟第一选择栅极和虚拟第二选择栅极的虚拟选择栅极形成工序。
(9)使设置有第一选择栅极构造体和第二选择栅极构造体的区域的绝缘层的膜厚度变薄的存储器单元
(9-1)存储器单元的结构
如与图1的对应部分标注相同附图标记的图16所示，与上述的实施方式的区别在于，设置在该非易失性半导体存储装置41的存储器单元MC3中，设置有第一选择栅极构造体3和第二选择栅极构造体4的区域的绝缘层IS1的膜厚度薄于设置有存储器栅极构造体2的区域的绝缘层IS1的膜厚度。因此，在此，主要对绝缘层IS1进行说明，对于其他结构，因与上述的实施方式相同，因此省略其说明。
绝缘层IS1设置在半导体基板S1表面上，鳍部S2从所述绝缘层IS1表面突出。由于设置有第一选择栅极构造体3和第二选择栅极构造体4的区域的绝缘层IS1的膜厚度薄于设置有存储器栅极构造体2的区域的绝缘层IS1的膜厚度，从而绝缘层IS1被构成为包括形成于半导体基板S1表面的层状绝缘层42和以从设置有存储器栅极构造体2的区域的层状绝缘层42上突出的方式设置的凸部绝缘层43。凸部绝缘层43由与层状绝缘层42相同的绝缘材料构成，与层状绝缘层42一体地形成。凸部绝缘层43沿存储器栅极构造体2设置，并与所述存储器栅极构造体2一样，在长度方向与鳍部S2的长度方向(y方向)交叉的x方向上延伸设置。
在此，与图3A的对应部分标注相同附图标记的图17A是示出图16的A-A’部分的剖面结构的剖视图。如图17A所示，设置有鳍部S2的区域中，没有设置有层状绝缘层42和凸部绝缘层43(图16)，在所述鳍部S2表面设置有第一选择栅极构造体3、存储器栅极构造体2及第二选择栅极构造体4。
与图3B的对应部分标注相同附图标记的图17B是示出图16的B-B’部分的剖面结构的剖视图。如图17B所示，第一选择栅极构造体3和第二选择栅极构造体4设置在层状绝缘层42上，存储器栅极构造体2设置在凸部绝缘层43上。
在没有设置有鳍部S2的区域(图17B)中、设置有第一选择栅极构造体3和第二选择栅极构造体4的区域，从半导体基板S1表面到层状绝缘层42上表面的距离为H5。另一方面，在设置有存储器栅极构造体2的区域，从半导体基板S1表面到凸部绝缘层43上表面的距离为H4。距离H4相比距离H5大于凸部绝缘层43的高度的距离H3。
此外，从半导体基板S1到存储器栅极MG下表面的距离H1相比从半导体基板S1到第一选择栅极DG和第二选择栅极SG的各下表面的距离H2大于凸部绝缘层43的膜厚度的距离H3和例如电荷存储层EC的膜厚度。因此，第一选择栅极DG和第二选择栅极SG的各下表面位置配置在相比存储器栅极MG的下表面位置更靠近半导体基板S1的位置。
由此，存储器单元MC3中，鳍部S2的侧面区域的第一选择晶体管T1和第二选择晶体管T2的导通和截止可通过下表面位置形成于相比存储器栅极MG的下表面位置更低的位置的第一选择栅极DG和第二选择栅极SG充分地控制。即，第一选择栅极DG和第二选择栅极SG上施加栅极截止电压的情况下，由于能够由第一选择栅极DG和第二选择栅极SG可靠地覆盖鳍部S2的侧面区域而成为非导通状态，因此即使在写入到存储器晶体管MT的信息为低阈值电压Vth的情况下，也能够防止沿鳍部S2的侧面区域在漏极区域12a与源极区域12b之间流动漏电流。因此，存储器单元MC3中，能够防止在数据的写入动作时和读取动作时的误动作。
并且，对于这种误动作，在上述的“(2)存储器单元的详细结构”中，利用“距离H1﹤距离H2，第一选择栅极DG和第二选择栅极SG的各下表面位置配置在相比存储器栅极MG的下表面位置更高的位置的比较例(未示出)”来详细说明。在此，对于不能充分地控制第一选择晶体管T1和第二选择晶体管T2的导通和截止的比较例，在上述的“(2)存储器单元的详细结构”中进行了说明，因此省略其说明。
在此，作为凸部绝缘层43的厚度的距离H3优选为鳍部S2的宽度Wfin(图18A和图18B)的1/2以上。在鳍部S2内，从第一选择栅极DG和第二选择栅极SG的下表面的高度位置到朝向鳍部S2的上表面的鳍部S2宽度Wfin的一半(1/2)左右的高度，有可能残留基于施加到第一选择栅极DG和第二选择栅极SG的栅极截止电压的鳍部S2(沟道层)的控制不能充分进行的区域。
虽然通过优化鳍部S2内的杂质浓度，能够使基于栅极截止电压的鳍部S2的控制变得容易，但是在这种情况下，需要使形成有第一选择晶体管T1和第二选择晶体管T2的区域的鳍部S2的杂质浓度做成不同于形成有存储器晶体管MT的区域的鳍部S2的杂质浓度的优化值。在此，当将作为凸部绝缘层43的膜厚度的距离H3做成鳍部S2的宽度Wfin的1/2以上时，基于栅极截止电压的鳍部S2(沟道层)的控制不能充分进行的区域将成为低于存储器栅极MG的下表面位置的位置，因此写入到存储器晶体管MT的信息为低阈值电压Vth的情况下，沿鳍部S2的侧面区域，在漏极区域12a与源极区域12b之间流动漏电流，从而能够防止误动作的发生。因此，无需将形成有第一选择晶体管T1和第二选择晶体管T2的区域的鳍部S2的杂质浓度为了基于栅极截止电压的鳍部S2的控制而进行优化，能够防止误动作的发生。
与图4A的对应部分标注相同附图标记的图18A是示出图16的C-C’部分的剖面结构的剖视图。存储器栅极构造体2以横跨鳍部S2的方式形成在凸部绝缘层43上。由此，存储器栅极构造体2中，沿被所述存储器栅极构造体2包围的鳍部S2的表面形成存储器晶体管MT的沟道层。
如上所述，在该实施方式中，存储器栅极构造体2中，存储器晶体管MT的栅极宽度也是沿被存储器栅极构造体2包围的鳍部S2的表面的距离，因此将所述栅极宽度的一部分代替为沿鳍部S2的侧面的高度，从而能够相应地使存储器晶体管MT的形成面积变窄。
与图4B的对应部分标注相同附图标记的图18B是示出图16的D-D’部分的剖面结构的剖视图。如图18B所示，在形成有第一选择栅极构造体3的区域，在层状绝缘层42上没有设置有凸部绝缘层43，第一选择栅极构造体3以横跨鳍部S2的方式形成在层状绝缘层42上。由此，第一选择栅极构造体3包围鳍部S2的表面，沿被所述第一选择栅极构造体3包围的鳍部S的表面可形成第一选择晶体管T1的沟道层。
如上所述，在该实施方式中，第一选择晶体管T1的栅极宽度也是沿被第一选择栅极构造体3包围的鳍部S2的表面的距离，因此将所述栅极宽度的一部分代替为沿鳍部S2的侧面的高度，从而能够相应地使第一选择晶体管T1的形成面积变窄。进一步，使第一选择晶体管T1的栅极宽度变大为凸部绝缘层43的膜厚度的距离H3的两倍，从而能够相应地增加第一选择晶体管T1的导通电流，因此有助于高速动作。并且，第二选择构造体4也以横跨鳍部S2的方式设置在层状绝缘层42上，具有与图18B所示的第一选择栅极构造体3相同的结构，因此在此省略其说明。
根据该实施方式的存储器单元MC3与上述的“(3)非易失性半导体存储装置的电路结构”、“(4)关于非易失性半导体存储装置的各种动作时的电压”相同，因此省略其说明。
作为这种凸部绝缘层43设置在层状绝缘层42上的绝缘层IS1的制造方法，例如在侧壁隔板形成工序中，通过形成层状的绝缘膜并进行回蚀来形成侧墙状的侧壁隔板6、7时，通过过度蚀刻将露出于外部的绝缘层IS消除相当于凸部绝缘层43高度的距离H3。
(9-2)作用及效果
通过上述的结构，该实施方式的存储器单元MC3中，也与上述的实施方式相同地，通过阻止向电荷存储层EC的电荷注入来防止数据的写入时，在被存储器栅极构造体2包围的整个鳍部S2内能够形成耗尽层，通过所述耗尽层，能够使存储器栅极DG与鳍部S2之间的电位差变小。由此，存储器单元MC3中，即使提高鳍部S2内的杂质浓度，在鳍部S2的表面使漏极区域12a和源极区域12b靠近来实现小型化，由于以整个鳍部S2内形成耗尽层的方式设定鳍部S2的形状(高度和宽度)，存储器栅极DG与鳍部S2之间的电位差变小，进一步使耗尽层的电场变小，从而抑制干扰的发生。因此，在该存储器单元MC3也能够实现小型化的同时能够抑制干扰的发生。
此外，该存储器单元MC3中，绝缘层IS1被设置为从半导体基板S1到下部存储器栅极绝缘膜13的下表面的距离H4大于从半导体基板S1到第一选择栅极绝缘膜17a和第二选择栅极绝缘膜17b的各下表面的距离H5。由此，在设置绝缘层IS1的区域，能够将第一选择栅极DG和第二选择栅极SG的各下表面位置配置在相比存储器栅极MG的下表面位置更靠近半导体基板S1的位置。
因此，该存储器单元MC3中，能够通过下表面位置配置在相比存储器栅极MG的下表面位置更低的位置的第一选择栅极DG和第二选择栅极SG，更加可靠地控制鳍部S2的侧面区域的第一选择晶体管T1和第二选择晶体管T2的导通和截止。因此，该存储器单元MC3中，因设置凸部绝缘层43而相比上述的实施方式能够更可靠地防止数据的写入动作时和数据的读取动作时的误动作。
(10)在绝缘层上设置有鳍部的存储器单元
(10-1)存储器单元的结构
如与图1的对应部分标注相同附图标记的图19所示，设置在该非易失性半导体存储装置51的存储器单元MC4中，鳍部S3的结构与上述的实施方式不同。因此，下面主要对鳍部S3进行说明，对于其他结构，因与上述的实施方式相同，因此省略其说明。
非易失性半导体存储装置51中，在半导体基板S1上设置有绝缘层IS2，在所述绝缘层IS2上设置有沿y方向延伸的鳍部S3。绝缘层IS2由半导体基板S1上形成的层状的层状绝缘层52和带状的下部绝缘层53构成。下部绝缘层53由与层状绝缘层52相同的绝缘材料构成，与层状绝缘层52一体地形成。下部绝缘层53沿y方向延伸设置，在其表面设置有鳍部S3。并且，在该实施方式中，与其实施方式相符地，也将图19所示的S3称为“鳍部”，但是不同于如图1的鳍部S2一样表示与半导体基板S2连接的鳍形状，实际上鳍部S3以横柱状、梁状沿y方向延伸设置。
鳍部S3由半导体材料形成，沿下部绝缘层53延伸设置。设置下部绝缘层53的实施方式中，鳍部S3的与延伸设置的长度方向(y方向)和高度方向(z方向)垂直的方向(x方向)的宽度尺寸被设定为下部绝缘层53的宽度尺寸以下，并且仅设置在下部绝缘层53上。
此外，虽然图19中未示出，但是在设置有存储器单元MC4的鳍部S3的上表面，设置有上部绝缘层54(利用图20A和图21在后面描述)。由此，鳍部S3具有上表面和下表面由绝缘层夹住的结构。
鳍部S3中在与第一选择栅极构造体3邻接的表面设置有漏极区域12a，在与第二选择栅极构造体4邻接的表面设置有源极区域12b。在该实施方式中，以在没有设置有存储器单元MC4的鳍部S3的上表面不具有上部绝缘层54的方式，在鳍部S3的表面形成漏极区域12a和源极区域12b。
在此，与图3A的对应部分标注相同附图标记的图20A是示出图19的A-A’部分的剖面结构的剖视图。如图20A所示，在鳍部S3中，在设置有存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b的区域的表面，设置有上部绝缘层54。
如上所述，在设置有存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b的区域的鳍部S3中，具有鳍部S3被绝缘层IS2(在该实施方式中为下部绝缘层53)和上部绝缘层54夹住的结构。
与图3B的对应部分标注相同附图标记的图20B是示出图19的B-B’部分的剖面结构的剖视图。如图20B所示，在没有形成有鳍部S3的区域中，存储器栅极构造体2、第一选择栅极构造体3、第二选择栅极构造体4、侧壁隔板6、7及侧墙部22a、22b形成在覆盖半导体基板S1的绝缘层IS2的层状绝缘层52上。
与图4A的对应部分标注相同附图标记的图21A是示出图19的C-C’部分的剖面结构的剖视图。在该实施方式中，如图21A所示，鳍部S3的上表面和下表面被上部绝缘层54和绝缘层IS2(在该实施方式中为下部绝缘层53)夹住，鳍部S3的侧面被存储器栅极MG包围，因此存储器晶体管MT中在鳍部S3的侧面可形成沟道层。此外，由于鳍部S3的上表面和下表面被上部绝缘层54和绝缘层IS2(在该实施方式中为下部绝缘层53)夹住，因此存储器晶体管MT成为完全耗尽型晶体管。并且，在该实施方式中，当鳍部S3的高度为H1fin时，也是以满足Hfin﹥Wfin的关系的方式形成。
在该实施方式中，如图21A所示，从半导体基板S1到鳍部S3的下表面位置的距离H7被设定为大于从没有设置有鳍部S3的区域的半导体基板S1到存储器栅极MG的下表面位置的距离H1。由此，能够使存储器栅极的下表面位置低于鳍部S3的下表面位置，由存储器栅极MG完全覆盖鳍部S3的侧面，从而能够防止沿鳍部S3的侧面区域、在漏极区域12a与源极区域12b之间流动漏电流而发生误动作。
从半导体基板S1到鳍部S3的下表面的距离H7与从半导体基板S1到存储器栅极MG的下表面的距离H1的差优选为鳍部S3的宽度Wfin的1/2以上。并且，对于没有设置有下部绝缘层53的结构，将在下面描述。
与图4B的对应部分标注相同附图标记的图21B是示出图19的D-D’部分的剖面结构的剖视图。鳍部S3的上表面和下表面被上部绝缘层54和绝缘层IS2(在该实施方式中为下部绝缘层53)夹住，鳍部S3的侧面被第一选择栅极DG包围，因此第一选择晶体管T1中在鳍部S3的侧面可形成沟道层。此外，由于鳍部S3的上表面和下表面被上部绝缘层54和绝缘层IS2(在该实施方式中为下部绝缘层53)夹住，与半导体基板S1绝缘，因此第一选择晶体管T1成为完全耗尽型晶体管。
在该实施方式中，如图21B所示，从半导体基板S1到鳍部S3的下表面位置的距离H7被设定为大于从没有设置有鳍部S3的区域的半导体基板S1到第一选择栅极DG的下表面位置的距离H2。由此，能够使第一选择栅极的下表面位置低于鳍部S3的下表面位置，由第一选择栅极DG完全覆盖鳍部S3的侧面，从而能够防止沿鳍部S3的侧面区域流动漏电流。
并且，第二选择栅极构造体4也具有以横跨鳍部S3的方式设置在层状绝缘层42上的结构，具有与图21B所示的第一选择栅极构造体3相同的结构，因此在此省略其说明。
从半导体基板S1到鳍部S3的下表面的距离H7与从半导体基板S1到第一选择栅极DG的下表面的距离H2的差优选为鳍部S3的宽度Wfin的1/2以上。并且，对于没有设置下部绝缘层53的结构，将在下面描述。
根据该实施方式的存储器单元MC4也与上述的“(3)非易失性半导体存储装置的电路结构”、“(4)关于非易失性半导体存储装置的各种动作时的电压”相同，因此省略其说明。
作为在这种绝缘层IS1上设置鳍部S3的存储器单元4的制造方法，在图8所示的鳍部形成工序之前，依次层叠形成半导体基板、绝缘层、作为鳍部的半导体层、作为上部绝缘层的绝缘层，并且在鳍部形成工序中，优选将作为被图案化的上部绝缘层的绝缘层用作硬掩膜，对作为鳍部的半导体层、绝缘层的一部分进行加工。此外，半导体基板、绝缘层、作为鳍部的半导体层也可以使用绝缘硅(Silicon on Insulator，SOI)基板。
(10-2)作用及效果
通过上述的结构，这种存储器单元MC4也通过与上述的实施方式相同的原理，通过阻止向电荷存储层EC的电荷注入来防止数据的写入时，通过使存储器栅极MG与鳍部S3之间的电位差变小，进一步使耗尽层的电场变小来抑制干扰的发生，因此能够实现小型化的同时抑制干扰的发生。
此外，该存储器单元MC4中，鳍部S3的上表面和下表面被上部绝缘层54和绝缘层IS2(在该实施方式中为下部绝缘层53)夹住，因此能够使存储器晶体管MT、第一选择晶体管T1及第二选择晶体管T2成为完全耗尽型晶体管。在这种情况下，由于鳍部S3与半导体基板S1绝缘，因此鳍部S3的电位与半导体基板S1独立，能够使存储器栅极MG与鳍部S3之间产生的电位差变得更小，而且能够使耗尽层的电场也变得更小，因此与上述的鳍型(鳍部S2)相比，能够更加控制干扰的发生。
此外，该存储器单元MC4中，能够使存储器栅极MG、第一选择栅极DG及第二选择栅极SG的下表面位置低于鳍部S3的下表面位置，由存储器栅极MG、第一选择栅极DG及第二选择栅极SG完全覆盖鳍部S3的侧面，从而能够防止沿鳍部S3的侧面区域流动漏电流。
此外，该存储器单元MC4中，通过设置覆盖鳍部S3的上表面的上部绝缘层54，例如在数据写入动作时，通过上部绝缘层54，能够防止电场集中在鳍部S3的上表面与侧面相交的尖尖的边角周边。由此，能够防止写入时因电场只集中在边角周边而无法将电荷注入到沿鳍侧壁的电荷存储层膜而导致的写入不良。
(10-3)根据其他实施方式的鳍部
并且，在上述的实施方式中，对从半导体基板S1到鳍部S3的下表面的距离H7大于从没有设置有所述鳍部S3的区域的半导体基板S1到存储器栅极MG的下表面的距离H1(H7﹥H1)的情况进行了说明，但是本发明并不限定于此，也可以是从半导体基板S1到鳍部S3的下表面的距离H7小于或等于从没有设置有所述鳍部S3的区域的半导体基板S1到存储器栅极MG的下表面的距离H1(H7≦H1)。
例如，在层状绝缘层52上设置下部绝缘层53的结构中，也可以是从半导体基板S1到鳍部S3的下表面的距离H7大于从半导体基板S1到层状绝缘层52的距离H5，且，小于从图21A的半导体基板S1到存储器栅极MG的下表面的距离H1(H5﹤H7﹤H1)。
此外，在上述的实施方式中，对从层状绝缘层52突出的下部绝缘层53设置在所述层状绝缘层52上，并且从半导体基板S1依次层叠层状绝缘层52、下部绝缘层53、鳍部S3及上部绝缘层54的结构进行了说明，但是本发明并不限定于此，也可以是不设置下部绝缘层53，而是从半导体基板S1依次层叠层状绝缘层52、鳍部S3及上部绝缘层54的结构。在这种情况下，鳍部S3的下表面位置可以做成与层状绝缘层52的表面位置处于同一平面。
并且，在上述的实施方式中，对上部绝缘层54设置在鳍部S3上、从半导体基板S1依次层叠绝缘层IS2、鳍部S3及上部绝缘层53的结构进行了说明，但是本发明并不限定于此，也可以做成不设置上部绝缘层54而从半导体基板S1依次层叠绝缘层IS2及鳍部S3的结构。
并且，在图16和图19的实施方式中，对存储器栅极MG、第一选择栅极DG及第二选择栅极SG由金属材料形成的情况进行了说明，但是本发明并不限定于此，也可以是与上述的图12相同地，存储器栅极MG、第一选择栅极DG及第二选择栅极SG由金属材料以外的导电材料(例如，多晶硅)形成。在这种情况下，图16和图19所示的存储器单元MC3、MC4的制造工序中，通过例如对层状的电极形成层进行回蚀来沿存储器栅极构造体2a的侧壁的侧壁隔板6、7形成侧墙状的第一选择栅极DG1和第二选择栅极SG1。
附图标记说明
1、31、41、51：非易失性半导体存储装置
MC、MC11、MC12、…、MC1n、MC21、MC22、…、MC2n、MCm1、MCm2、…、MCmn、MC1、MC2、MC3、MC4：存储器单元
2、2a：存储器栅极构造体
3、3a：第一选择栅极构造体
4、4a：第二选择栅极构造体
12a、40a：漏极区域
12b、40b：源极区域
6、7：侧壁隔板
13：下部存储器栅极绝缘膜
14、14a：上部存储器栅极绝缘膜
EC：电荷存储层
17a、18a：第一选择栅极绝缘膜
17b、18b：第二选择栅极绝缘膜
S1：半导体基板
S2、S3：鳍部
IS、IS1、IS2：绝缘层
42、52：层状绝缘层
43：凸部绝缘层
53：下部绝缘层
54：上部绝缘层

Claims (16)

1.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
当将作为从所述鳍部的上表面到所述绝缘层上的所述存储器栅极的底面的距离的所述鳍部的电极内突出高度以Hfin表示，所述第一选择栅极构造体和所述第二选择栅极构造体横跨所述鳍部的方向的所述鳍部的宽度以Wfin表示时，
Hfin＞Wfin，
写入选择时，通过基于所述存储器栅极与所述鳍部之间的电压差产生的量子隧道效应，向所述电荷存储层注入电荷，写入非选择时，通过形成在所述鳍部内的耗尽层，阻止向所述电荷存储层内的电荷注入。
2.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
所述存储器栅极与所述第一选择栅极之间的距离以及所述存储器栅极与所述第二选择栅极之间的距离为5nm以上且40nm以下，所述第一选择栅极绝缘膜和所述第二选择栅极绝缘膜的膜厚度为3nm以下。
3.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
所述存储器栅极构造体包括覆盖所述鳍部的上表面的盖绝缘膜，在所述盖绝缘膜上，层叠有所述下部存储器栅极绝缘膜、所述电荷存储层、所述上部存储器栅极绝缘膜及所述存储器栅极。
4.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
所述存储器栅极构造体包括覆盖所述鳍部的上表面的盖绝缘膜，
所述盖绝缘膜作为所述下部存储器栅极绝缘膜设置在所述鳍部的上表面，在所述盖绝缘膜上，层叠有所述电荷存储层、所述上部存储器栅极绝缘膜及所述存储器栅极。
5.根据权利要求1至4中任一项所述的存储器单元，其特征在于，
当将所述第一选择栅极构造体和所述第二选择栅极构造体横跨所述鳍部的方向的所述鳍部的宽度以Wfin表示，
将与所述第一选择栅极构造体和所述第二选择栅极构造体横跨所述鳍部的方向垂直，且所述鳍部延伸设置的方向的所述第一选择栅极的栅极长度以L1表示，所述第二选择栅极的栅极长度以L2表示时，
L1≦1.5·Wfin，L2≦1.5·Wfin。
6.根据权利要求1至5中任一项所述的存储器单元，其特征在于，从所述半导体基板到所述存储器栅极的下表面的距离大于从所述半导体基板到所述第一选择栅极和所述第二选择栅极的各下表面的距离，所述第一选择栅极和所述第二选择栅极的各下表面位置配置在相比所述存储器栅极的下表面位置更靠近所述半导体基板的位置。
7.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，以从所述绝缘层突出的方式形成在所述半导体基板上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
所述绝缘层被设置为，
从所述半导体基板到所述下部存储器栅极绝缘膜的下表面的距离大于从所述半导体基板到所述第一选择栅极绝缘膜和所述第二选择栅极绝缘膜的各下表面的距离，
所述第一选择栅极和所述第二选择栅极的各下表面位置配置在相比所述存储器栅极的下表面位置更靠近所述半导体基板的位置。
8.根据权利要求7所述的存储器单元，其特征在于，
所述绝缘层包括：
层状绝缘层，设置在所述半导体基板上；以及
凸部绝缘层，设置在设置有所述存储器栅极构造体的区域的所述层状绝缘层上。
9.根据权利要求8所述的存储器单元，其特征在于，
所述凸部绝缘层具有所述存储器栅极构造体、所述第一选择栅极构造体及所述第二选择栅极构造体横跨所述鳍部的方向的所述鳍部的宽度1/2以上的厚度。
10.一种存储器单元，其特征在于，包括：
半导体基板，由绝缘层覆盖；
鳍部，形成在所述绝缘层上；
存储器栅极构造体，层叠有下部存储器栅极绝缘膜、电荷存储层、上部存储器栅极绝缘膜及存储器栅极，并以横跨所述鳍部的方式形成在所述绝缘层上；
第一选择栅极构造体，在第一选择栅极绝缘膜上设置有第一选择栅极，沿形成在所述存储器栅极构造体的一侧侧壁的一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
第二选择栅极构造体，在第二选择栅极绝缘膜上设置有第二选择栅极，沿形成在所述存储器栅极构造体的另一侧侧壁的另一侧壁隔板，以横跨所述鳍部的方式形成在所述绝缘层上；
漏极区域，在与所述第一选择栅极构造体邻接的所述鳍部的表面，以与所述第一选择栅极绝缘的方式设置，并电连接有位线；
源极区域，在与所述第二选择栅极构造体邻接的所述鳍部的表面，以与所述第二选择栅极绝缘的方式设置，并电连接有源极线，
所述第一选择栅极构造体、所述存储器栅极构造体及所述第二选择栅极构造体设置在所述漏极区域与所述源极区域之间，
在所述鳍部的、设置有所述存储器栅极构造体、所述一侧壁隔板、所述第一选择栅极构造体、所述另一侧壁隔板及所述第二选择栅极构造体的区域，在上表面设置有上部绝缘层，
所述绝缘层包括：层状绝缘层，设置在所述半导体基板上；下部绝缘层，设置在所述层状绝缘层上，并与所述层状绝缘层一体地形成，且由与所述层状绝缘层相同的材料构成，在所述下部绝缘层表面设置有鳍部，从所述半导体基板，依次层叠所述层状绝缘层、所述下部绝缘层、所述鳍部及所述上部绝缘层。
11.根据权利要求10所述的存储器单元，其特征在于，
所述鳍部的下表面位置位于高于没有设置有所述鳍部的区域的所述存储器栅极的下表面位置的位置。
12.根据权利要求1至11中任一项所述的存储器单元，其特征在于，
所述存储器栅极、所述第一选择栅极及所述第二选择栅极包含金属材料。
13.根据权利要求1至11中任一项所述的存储器单元，其特征在于，
所述第一选择栅极沿所述一侧隔板以侧墙状形成，
所述第二选择栅极沿所述另一侧壁隔板以侧墙状形成。
14.一种非易失性半导体存储装置，其特征在于，
在存储器栅极上连接有存储器栅极线的存储器单元以矩阵状配置，
所述存储器单元为根据权利要求1至13中任一项所述的存储器单元，以矩阵状配置的多个所述存储器单元共用所述存储器栅极线。
15.一种非易失性半导体存储装置的制造方法，其特征在于，包括以下工序：
鳍部形成工序，在由绝缘层覆盖的半导体基板上，形成从所述绝缘层突出的鳍部；
第一虚拟电极层形成工序，在覆盖所述半导体基板的所述绝缘层上和从所述绝缘层突出的鳍部上，依次层叠形成层状的下部存储器栅极绝缘膜形成层、电荷存储层形成层及第一虚拟电极层；
虚拟存储器栅极构造体形成工序，利用被图案化的抗蚀剂，对所述第一虚拟电极层、所述电荷存储层形成层及所述下部存储器栅极绝缘膜形成层进行图案化，由此以横跨所述鳍部的方式在所述绝缘层上形成依次层叠形成有下部存储器栅极绝缘膜、电荷存储层及虚拟存储器栅极的虚拟存储器栅极构造体；
侧壁隔板形成工序，沿所述虚拟存储器栅极构造体相对的侧壁形成侧壁隔板；
虚拟选择栅极形成工序，以覆盖所述虚拟存储器栅极构造体的方式形成第二虚拟电极层，然后通过回蚀，沿位于所述虚拟存储器栅极构造体的侧壁的一所述侧壁隔板，以横跨所述鳍部的方式形成侧墙状的虚拟第一选择栅极，同时沿位于所述虚拟存储器栅极构造体的侧壁的另一所述侧壁隔板，以横跨所述鳍部的方式形成侧墙状的虚拟第二选择栅极；
虚拟电极露出工序，以覆盖所述虚拟存储器栅极、所述虚拟第一选择栅极及所述虚拟第二选择栅极的方式形成层间绝缘层，然后对所述层间绝缘层进行加工，使得所述虚拟存储器栅极、所述虚拟第一选择栅极及所述虚拟第二选择栅极的各上表面从所述层间绝缘层向外部露出；以及
金属栅极电极形成工序，去除所述虚拟存储器栅极、所述虚拟第一选择栅极及所述虚拟第二选择栅极，然后在形成有所述虚拟存储器栅极、所述虚拟第一选择栅极及所述虚拟第二选择栅极的各虚拟电极去除空间，形成构成上部存储器栅极绝缘膜、第一选择栅极绝缘膜及第二选择栅极绝缘膜的层状的绝缘膜，然后在被各所述虚拟电极去除空间的所述绝缘膜包围的空间，形成包含金属材料的存储器栅极、第一选择栅极及第二选择栅极。
16.根据权利要求15所述的非易失性半导体存储装置的制造方法，其特征在于，
在所述鳍部形成工序中，将形成所述鳍部时使用的硬掩膜作为盖绝缘膜残留，
在所述第一虚拟电极形成工序中，在所述绝缘层上和覆盖所述鳍部的上表面的所述盖绝缘膜上，依次层叠形成层状的所述下部存储器栅极绝缘膜形成层、所述电荷存储层形成层及所述第一虚拟电极层，
在所述虚拟存储器栅极构造体形成工序中，以横跨由所述盖绝缘膜覆盖上表面的所述鳍部的方式，在所述绝缘层上形成所述虚拟存储器栅极构造体。
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