TWI779613B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態是提供可謀求讀出時間的縮短之半導體記憶裝置。 實施形態的半導體記憶裝置是持有基板、第1配線、第2配線、第3配線、第4配線及電荷保持部。 前述第1配線是延伸於沿著前述基板的表面的第1方向。 前述第2配線是在與前述第1方向交叉的第2方向，和前述第1配線並排，延伸於前述第1方向。 前述第3配線是接觸於前述第1配線及前述第2配線，含半導體。 前述第4配線是位於前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向，至少在前述第1方向與前述第3配線並排。 前述電荷保持部是位於前述第3配線與前述第4配線之間。

Description

半導體記憶裝置
本發明的實施形態是有關半導體記憶裝置。 [關聯申請案]
本案享有以日本特許申請案2020-154398號(申請日：2020年9月15日)作為基礎申請案的優先權。本案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
具有層疊體及通道部的半導體記憶裝置為人所知， 該層疊體是在基板的厚度方向交替地層疊絕緣膜與字元線；及 該通道部是將此層疊體貫通於上述基板的厚度方向。
本發明所欲解決的課題是在於提供一種可謀求讀出時間的縮短之半導體記憶裝置。
實施形態的半導體記憶裝置是持有基板、第1配線、第2配線、第3配線、第4配線及電荷保持部。 前述第1配線是延伸於沿著前述基板的表面的第1方向。 前述第2配線是在與前述第1方向交叉的第2方向，和前述第1配線並排，延伸於前述第1方向。 前述第3配線是接觸於前述第1配線及前述第2配線，含半導體。 前述第4配線是位於前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向，至少在前述第1方向與前述第3配線並排。 前述電荷保持部是位於前述第3配線與前述第4配線之間。
以下，參照圖面說明實施形態的半導體記憶裝置。在以下的說明中，對於具有相同或類似的機能的構成附上相同的符號。而且，該等構成的重複的說明是有省略的情況。在本說明書所謂「平行」是包含「大略平行」的情況。在本說明書所謂「正交」是包含「大致正交」的情況。在本說明書所謂「連接」是不僅2個的構件之間無任何存在相鄰的情況，還包含在2個的構件之間存在別的構件的情況。在本說明書所謂「環狀」是不被限於圓環狀，包含矩形狀或三角形狀的環狀。在本說明書所謂「XX被設在YY上」是不被限定於XX接觸於YY的情況，還包含在XX與YY之間存在別的構件的情況。
又，先針對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向定義。+X方向、-X方向、+Y方向、及-Y方向是沿著後述的矽基板10的表面10a(參照圖1)的方向。+X方向是後述的源極線SL及汲極線DL(參照圖2)所延伸的方向。-X方向是與+X方向相反方向。不區別+X方向與-X方向時，簡稱為「X方向」。+Y方向及-Y方向是與X方向交叉(例如正交)的方向。+Y方向是後述的位元線BL(參照圖3)所延伸的方向。-Y方向是與+Y方向相反方向。不區別+Y方向與-Y方向時，簡稱為「Y方向」。+Z方向及-Z方向是與X方向及Y方向交叉(例如正交)的方向，矽基板10(參照圖1)的厚度方向。+Z方向是從矽基板10朝向後述的層疊體20的方向。-Z方向是與+Z方向相反方向。不區別+Z方向與-Z方向時，簡稱為「Z方向」。在本說明書中，有將「+Z方向」稱為「上」，將「-Z方向」稱為「下」的情況。但，該等表現是基於方便起見者，不是規定重力方向者。+X方向是「第1方向」的一例。+Y方向是「第2方向」的一例。+Z方向是「第3方向」的一例。
(第1實施形態) ＜1.半導體記憶裝置的構成＞ 首先，說明有關第1實施形態的半導體記憶裝置1A的構成。半導體記憶裝置1A是例如不揮發性的半導體記憶裝置。另外在以下說明的圖面中，有與說明不關聯的絕緣部的圖示被省略的情況。
圖1是表示半導體記憶裝置1A的剖面圖。圖1是沿著圖2中所示的半導體記憶裝置1A的F1-F1線的剖面圖。半導體記憶裝置1A是例如具有矽基板10、絕緣層11、半導體層12、層疊體20、絕緣部25、複數的支柱(pillar)(柱狀體)30、絕緣部STH(參照圖2)、上部構造體70、複數的觸點(contact)80、及複數的位元線BL(在圖1是只圖示1個)。
＜1.1 半導體記憶裝置的下部構造＞ 矽基板10是成為半導體記憶裝置1A的基礎的基板。矽基板10的至少一部分是沿著X方向及Y方向的板狀。矽基板10是具有面對層疊體20的表面10a。矽基板10是藉由包含矽(Si)的半導體材料所形成。矽基板10是「基板」的一例。
絕緣層11是被設在矽基板10的表面10a上。絕緣層11是沿著X方向及Y方向的層狀。絕緣層11是藉由矽氧化物(SiO 2)之類的絕緣材料所形成。在矽基板10與絕緣層11之間是亦可設有使半導體記憶裝置1A動作的周邊電路的一部分。
半導體層12是被設在絕緣層11上。半導體層12是沿著X方向及Y方向的層狀。半導體層12是在後述的半導體記憶裝置1A的製造工程抑制記憶體溝(memory trench)MT(圖5參照)的深挖的阻擋(stopper)層。半導體層12是藉由多晶矽(Poly-Si)之類的半導體材料所形成。記憶體溝MT的深度以別的要素來控制的情況，半導體層12是亦可被省略。
＜1.2 層疊體＞ 其次，說明有關層疊體20。層疊體20是被設在半導體層12上。層疊體20是包含複數的機能層21(例如機能層21A～21D)及複數的絕緣層22(例如絕緣層22A～22D)。複數的機能層21及複數的絕緣層22是在Z方向1層1層交替地層疊。在圖1中基於說明的方便起見，機能層21及絕緣層22各顯示4層，但實際是層疊更多的機能層21及絕緣層22。
圖2是沿著圖1中所示的半導體記憶裝置1A的F2-F2線的剖面圖。圖2是表示第1機能層21A的剖面圖。第1機能層21A是包含複數的源極線SL(例如源極線SL1～SL3)、複數的汲極線DL(例如汲極線DL1，DL2)及複數的絕緣部23。源極線SL是「第1配線」的一例。汲極線DL是「第2配線」的一例。
複數的源極線SL是分別直線狀地延伸於X方向。複數的源極線SL是彼此空出間隔來排列於Y方向。複數的汲極線DL是分別直線狀地延伸於X方向。複數的汲極線DL是彼此空出間隔來排列於Y方向。複數的源極線SL及複數的汲極線DL是在Y方向各1條交替地配置。例如，汲極線DL1是在Y方向位於源極線SL1與源極線SL2之間。別的汲極線DL2是在Y方向位於源極線SL2與源極線SL3之間。換言之，源極線SL2是對於汲極線DL1而言，在Y方向位於與源極線SL1相反側。汲極線DL2是對於源極線SL2而言，在Y方向位於與汲極線DL1相反側。源極線SL1是「第1源極線」的一例。源極線SL2是「第2源極線」的一例。汲極線DL1是「第1汲極線」的一例。汲極線DL2是「第2汲極線」的一例。
複數的源極線SL及複數的汲極線DL是被設在層疊體20內的導電部，延伸於層疊體20內的配線。複數的源極線SL及複數的汲極線DL是藉由鎢(W)之類的導電材料所形成。在本實施形態中，所謂「汲極線」是意思朝向後述的通道部50流動電流的配線。汲極線DL是被連接至半導體記憶裝置1A的周邊電路的一部分即感測放大器電路SA。有關感測放大器電路SA的動作是後述。另一方面，在本實施形態中，所謂「源極線」是意思通過後述的通道部50的電流流動的配線。源極線SL是被連接至半導體記憶裝置1A的接地(ground)。另外，「汲極線」及「源極線」的定義是不被限定於上述例。例如，「汲極線」與「源極線」的定義是亦可與上述例相反。
絕緣部23是在Y方向被設於相鄰的源極線SL與汲極線DL之間，將相鄰的源極線SL與汲極線DL電性絕緣。若以別的觀點看，則絕緣部23是在X方向被設於相鄰的複數的支柱30(後述)之間，將複數的支柱30之間電性絕緣。絕緣部23是藉由矽氧化物(SiO 2)之類的絕緣材料所形成。
第2～第4機能層21B，21C，21D也具有與第1機能層21A相同的構成。亦即，第2～第4機能層21B，21C，21D的各者是包含複數的源極線SL1～SL3、複數的汲極線DL1，DL2及複數的絕緣部23。
如圖1所示般，第1～第4機能層21A～21D的源極線SL是彼此空出間隔來排列於Z方向。第1～第4機能層21A～21D的汲極線DL是彼此空出間隔來排列於Z方向。換言之，複數的源極線SL及複數的汲極線DL是在Y方向及Z方向空出間隔而配置成矩陣狀。在第2機能層21B中所含的源極線SL1是「第3源極線」的一例。在第2機能層21B中所含的汲極線DL1是「第3汲極線」的一例。
在層疊體20中所含的絕緣層22是在Z方向被設於相鄰的2個的機能層21之間。絕緣層22是沿著X方向及Y方向的層狀。絕緣層22是藉由矽氧化物(SiO 2)之類的絕緣材料所形成。絕緣層22是將在Z方向並排的複數的源極線SL予以彼此電性絕緣。絕緣層22是將在Z方向並排的複數的汲極線DL予以彼此電性絕緣。
絕緣部25是在層疊體20中被設在最上部的機能層21上。絕緣部25是位於與後述的支柱30的上端部相同的高度。絕緣部25是在X方向及Y方向被設於複數的支柱30之間。
＜1.3支柱＞ 其次，說明有關支柱30。如圖2所示般，複數的支柱30是在X方向及Y方向被配置成矩陣狀。各支柱30是在Z方向貫通層疊體20及絕緣部25而延伸(參照圖1)。複數的支柱30是例如包含第1列的複數的支柱30A、第2列的複數的第2支柱30B、第3列的複數的第3支柱30C及第4列的複數的第4支柱30D。在圖2中，基於說明的方便起見，將各支柱30的外形設為長方體狀顯示。但，支柱30是亦可為圓柱狀或圓錐狀等。
第1列的複數的支柱30A是在Y方向被設在源極線SL1與汲極線DL1之間。第1列的複數的支柱30A是彼此空出間隔來排列於X方向。第2列的複數的支柱30B是在Y方向設於汲極線DL1與源極線SL2之間。第2列的複數的支柱30B是彼此空出間隔來排列於X方向。第2列的複數的支柱30B是在X方向，對於第1列的複數的支柱30A而言，被配置在錯開於+X方向的位置。例如，第1列的複數的支柱30A及第2列的複數的支柱30B是被配置為在第1列中所含的支柱30A與在第2列中所含的支柱30B會在X方向交替地位置。
第3列的複數的支柱30C是在Y方向被設於源極線SL2與汲極線DL2之間。第3列的複數的支柱30C是彼此空出間隔來排列於X方向。例如，第1列的複數的支柱30A及第3列的複數的支柱30C是被配置為在X方向形成相同的位置。第4列的複數的支柱30D是在Y方向被設於汲極線DL2與源極線SL3之間。第4列的複數的支柱30D是彼此空出間隔來排列於X方向。第4列的複數的支柱30D是在X方向，對於第3列的複數的支柱30C而言，被配置在錯開於+X方向的位置。例如，第3列的複數的支柱30C及第4列的複數的支柱30D是被配置為在第3列中所含的支柱30C與在第4列中所含的支柱30D會在X方向交替地位置。例如，第2列的複數的支柱30B及第4列的複數的支柱30D是被配置為在X方向形成相同的位置。換言之，第2列的複數的支柱30B是在Y方向被設於第1列的複數的支柱30A與第3列的複數的支柱30C之間，在X方向被設於與第1列的複數的支柱30A及第3列的複數的支柱30C不同的位置。
在本實施形態中，各支柱30是具有閘極配線31、區塊絕緣膜32、記憶體膜33、隧道絕緣膜34、半導體層35及上部絕緣部36(參照圖1)。
閘極配線31是以跨越支柱30的Z方向的全長(全高)之方式，延伸於Z方向。閘極配線31是形成支柱30的核心(在Z方向看時的中央部)。閘極配線31是在Z方向貫通層疊體20及絕緣部25的導電部。閘極配線31是藉由摻雜雜質的多晶矽(Poly-Si)之類的導電材料所形成。在本實施形態中，所謂「閘極配線」是在資料的寫入動作時或資料的讀出動作時，施加電壓的配線。若依別的表現，則意思閘極配線31是為了使後述的電荷保持部40的電荷的狀態變化而施加電壓的配線。閘極配線31是經由後述的觸點80來連接至位元線BL。閘極配線31是「第4配線」的一例。
區塊絕緣膜32是在Z方向看時，被形成包圍閘極配線31的環狀。區塊絕緣膜32是被設在閘極配線31與後述的記憶體膜33之間。區塊絕緣膜32是抑制反向隧道效應(back tunneling)的絕緣膜。反向隧道效應是電荷從閘極配線31往記憶體膜33(電荷保持部40)返回的現象。區塊絕緣膜32是以跨越支柱30的Z方向的大部分之方式延伸於Z方向。區塊絕緣膜32是例如層疊矽氧化膜、金屬氧化物膜及複數的絕緣膜的層疊構造膜。金屬氧化物的一例是鋁氧化物(Al 2O 3)。區塊絕緣膜32是亦可含矽氮化物(SiN)或鉿氧化物(HfO)之類的高介電常數材料(High-k材料)。
記憶體膜33是在Z方向看時，被形成包圍區塊絕緣膜32的環狀。換言之，記憶體膜33是在Z方向看時，被形成包圍閘極配線31的環狀。記憶體膜33是被設在區塊絕緣膜32與後述的隧道絕緣膜34之間。在本實施形態中，記憶體膜33是以跨越支柱30的大部分之方式延伸於Z方向。在本實施形態中，記憶體膜33是可在結晶缺陷蓄積電荷的電荷捕捉膜。電荷捕捉膜是例如藉由矽氮化物(Si 3N 4)所形成。
在本實施形態中，記憶體膜33是包含複數的電荷保持部40(參照圖1)。各電荷保持部40是在記憶體膜33中位於和源極線SL及汲極線DL同高度的區域。換言之，電荷保持部40是在記憶體膜33中與第1～第4機能層21A～21D的任一個並排於Y方向的區域。電荷保持部40是藉由保持電荷的狀態(例如電荷的量或分極的方向)，可記憶資料的記憶部。電荷保持部40是在符合預定條件的電壓被施加於閘極配線31時，使電荷的狀態(例如電荷的量或分極的方向)變化。藉此，電荷保持部40是不揮發地記憶資料。例如，以電荷捕捉膜所構成的電荷保持部40是藉由電荷的量來不揮發地記憶資料。
如圖2所示般，電荷保持部40是包含第1部分40a及第2部分40b。電荷保持部40的第1部分40a是對於閘極配線31而言位於+X方向側。電荷保持部40的第1部分40a是位於閘極配線31與後述的通道部50的第1部分50a之間。另一方面，電荷保持部40的第2部分40b是對於閘極配線31而言位於-X方向側。電荷保持部40的第2部分40b是位於閘極配線31與後述的通道部50的第2部分50b之間。
隧道絕緣膜34是在Z方向看時，被形成包圍記憶體膜33的環狀。換言之，區塊絕緣膜32是被設在記憶體膜33與後述的半導體層35之間。隧道絕緣膜34是電荷保持部40與半導體層35之間的電位障壁。隧道絕緣膜34是以跨越支柱30的大部分之方式延伸於Z方向。隧道絕緣膜34是藉由含矽氧化物(SiO 2)或矽氧化物(SiO 2)與矽氮化物(SiN)的絕緣材料所形成。
半導體層35是在Z方向看時，被形成包圍隧道絕緣膜34的環狀。換言之，半導體層35是被設在記憶體膜33(電荷保持部40)與絕緣部23之間、記憶體膜33(電荷保持部40)與源極線SL之間、及記憶體膜33(電荷保持部40)與汲極線DL之間。在本實施形態中，半導體層35是以跨越支柱30的大部分之方式延伸於Z方向。亦即，半導體層35是沿著閘極配線31來延伸於Z方向。半導體層35是以非晶矽(a-Si)或多晶矽(Poly-Si)之類的半導體材料所形成。半導體層35是亦可摻雜雜質。在半導體層35中所含的雜質是例如由碳、磷、硼、鍺所組成的群選擇的任一個。
在本實施形態中，半導體層35是含複數的通道部50(參照圖1)。各通道部50是在半導體層35中位於與源極線SL及汲極線DL同高度的區域。換言之，通道部50是在半導體層35中與第1～第4機能層21A～21D的任一個並排於Y方向的區域。通道部50是含半導體，且與源極線SL及汲極線DL接觸。在本實施形態中，所謂「通道部」是意思在電壓被施加於閘極配線31時形成通道的區域。在本實施形態中，通道部50是在預定電壓被施加於閘極配線31時，從汲極線DL朝向源極線SL的電流(通道電流)流動的區域。通道部50是「第3配線」的一例。
在本實施形態中，各通道部50是包含在X方向被分開至閘極配線31的兩側的第1部分50a及第2部分50b。第1部分50a是對於閘極配線31而言位於+X方向側。第1部分50a是延伸於Y方向，接觸於源極線SL及汲極線DL。第1部分50a是在通道部50之中，與電荷保持部40的第1部分40a及閘極配線31並排於X方向的部分。另一方面，第2部分50b是在X方向對於閘極配線31而言位於與第1部分50a相反側。亦即，第2部分50b是對於閘極配線31而言位於-X方向側。第2部分50b是延伸於Y方向，接觸於源極線SL及汲極線DL。第2部分50b是在通道部50之中，與電荷保持部40的第2部分40b及閘極配線31並排於X方向的部分。
在本實施形態中，藉由上述的閘極配線31、區塊絕緣膜32、電荷保持部40、隧道絕緣膜34及通道部50來形成MANOS(Metal-Al-Nitride-Oxide-Silicon)型的記憶格MC。如圖1及圖2所示般，複數的記憶格MC是在X方向、Y方向、Z方向取間隔而立體地配置。
其次，說明有關層疊體20及支柱30的其他的構造。如圖1所示般，閘極配線31是在支柱30的上端部，具有與後述的選擇電晶體ST連接的擴徑部31a。擴徑部31a是伸出至X方向及Y方向，與閘極配線31的其他的部分作比較，X方向及Y方向的尺寸會被擴大。半導體層35的上端是與閘極配線31的擴徑部31a作比較，位於-Z方向側。在半導體層35上是設有上部絕緣部36。上部絕緣部36是被設在半導體層35與閘極配線31的擴徑部31a之間，將半導體層35與閘極配線31電性絕緣。
如圖2所示般，層疊體20是具有在X方向及Y方向局部地設置的絕緣部STH。絕緣部STH是延伸於Z方向，貫通層疊體20而到達半導體層12。絕緣部STH是在後述的半導體記憶裝置1A的製造工程(置換(replace)工程)，在被設於層疊體20的孔藉由絕緣材料來填埋下形成。有關此內容是詳細後述。
＜1.4 半導體記憶裝置的上部構造＞ 其次，說明有關半導體記憶裝置1A的上部構造。如圖1所示般，在絕緣部25上設有上部構造體70。上部構造體70是例如具有複數的選擇電晶體ST、複數的選擇閘極線SGL及絕緣部75。
選擇電晶體ST是在Z方向，位於後述的觸點80與支柱30的閘極配線31之間的縱型電晶體。選擇電晶體ST是切換觸點80與支柱30的閘極配線31之間的電連接狀態的開關元件。複數的選擇電晶體ST是在X方向及Y方向，在與支柱30對應的位置被配置成矩陣狀。在複數的選擇電晶體ST之間是設有絕緣部75(參照圖1)。各選擇電晶體ST是例如包含半導體層71、絕緣層72、核心絕緣部73及閘極電極74。
半導體層71是延伸於Z方向，接觸於觸點80及支柱30的閘極配線31。半導體層71是以非晶矽(a-Si)或多晶矽(Poly-Si)之類的半導體材料所形成。半導體層71是亦可摻雜雜質。在半導體層71中所含的雜質是例如由碳、磷、硼、鍺所組成的群選擇的任一個。半導體層71是在預定電壓被施加於後述的閘極電極74時，形成通道而電性連接觸點80與支柱30的閘極配線31。在本實施形態中，半導體層71是在Z方向看時為環狀。
半導體層71是在選擇電晶體ST的上端部，具有與後述的觸點80連接的擴徑部71a。擴徑部71a是伸出至X方向及Y方向，與半導體層71的其他的部分作比較，X方向及Y方向的尺寸會被擴大。
絕緣層72是在Z方向看時，被形成包圍半導體層71的環狀。絕緣層72的至少一部分是位於半導體層71與閘極電極74之間。絕緣層72是以矽氧化物(SiO 2)之類的絕緣材料所形成。核心絕緣部73是被設在環狀的半導體層71的內側。核心絕緣部73是以矽氧化物(SiO 2)之類的絕緣材料所形成。
閘極電極74是在Y方向與半導體層71並排。在本實施形態中，選擇電晶體ST是具有2個的閘極電極74。2個的閘極電極74是在Z方向被配置於不同的位置。閘極電極74是例如與後述的選擇閘極線SGL一體設置。換言之，在選擇閘極線SGL中在Y方向與半導體層35並排的部分會作為閘極電極74機能。
圖3是沿著圖1中所示的半導體記憶裝置1A的F3-F3線的剖面圖。複數的選擇閘極線SGL(例如選擇閘極線SGL1，SGL2)是分別延伸於X方向。各選擇閘極線SGL是對於複數的選擇電晶體ST共通設置。
例如，第1選擇閘極線SGL1是在Y方向，位於對應於第1列的複數的支柱30A之複數的選擇電晶體ST與對應於第2列的複數的支柱30B之複數的選擇電晶體ST之間。第1選擇閘極線SGL1是在Y方向，被連接至對應於第1列的複數的支柱30A之複數的選擇電晶體ST的閘極電極74及對應於第2列的複數的支柱30B之複數的選擇電晶體ST的閘極電極74。當電壓被施加於第1選擇閘極線SGL1時，對應於第1列的複數的支柱30A之複數的選擇電晶體ST及對應於第2列的複數的支柱30B之複數的選擇電晶體ST會形成導通狀態。
第2選擇閘極線SGL2是在Y方向，位於對應於第3列複數的支柱30C之複數的選擇電晶體ST與對應於第4列複數的支柱30D之複數的選擇電晶體ST之間。第2選擇閘極線SGL2是在Y方向，被連接至對應於第3列複數的支柱30C之複數的選擇電晶體ST的閘極電極74及對應於第4列複數的支柱30D之複數的選擇電晶體ST的閘極電極74。當電壓被施加於第2選擇閘極線SGL2時，對應於第3列複數的支柱30C之複數的選擇電晶體ST及對應於第4列複數的支柱30D之複數的選擇電晶體ST會形成導通狀態。
各觸點80是在Z方向被設於選擇電晶體ST的半導體層71與後述的位元線BL之間。觸點80是鄰接選擇電晶體ST的半導體層71及位元線BL。觸點80是藉由鎢(W)之類的導電材料所形成。
複數的位元線BL是延伸於Y方向。複數的位元線BL是例如包含位元線BL1～BL6。各位元線BL是對於複數的支柱30共通設置。例如，位元線BL1是被連接至：在第1列中所含的1個支柱30A、及被設於在第3列中所含的1個支柱30C的上方，對應於1個支柱30A的觸點80、及對應於1個支柱30C的觸點80。藉由電壓被施加於位元線BL1，電壓會被施加至對應於1個支柱30A的觸點80及對應於1個支柱30C的觸點80。
同樣，位元線BL2～BL6是分別對於2個支柱30共通設置。有關位元線BL2，BL4，BL6的說明是只要在關於位元線BL1的上述說明中將「支柱30A，30C」換成「支柱30B，30D」即可。另一方面，關於位元線BL3，BL5的說明是只要在關於位元線BL1的上述說明中將「支柱30A，30C」維持「支柱30A，30C」即可。位元線BL1是「第1位元線」的一例。位元線BL3是「第2位元線」的一例。對應於位元線BL1的1個的選擇電晶體ST是「第1選擇電晶體」的一例。對應於位元線BL1的別的選擇電晶體ST是「第3選擇電晶體」的一例。對應於位元線BL3的1個的選擇電晶體ST是「第2選擇電晶體」的一例。
以上，說明有關半導體記憶裝置1A的構成。在對應於第1機能層21A的高度，在支柱30A中所含的電荷保持部40及通道部50是「第1電荷保持部」及「第1通道部」的一例。在上述支柱30A中所含的閘極配線31是「第1閘極配線」的一例。在對應於第1機能層21A的高度，在別的支柱30A中所含的電荷保持部40及通道部50是「第2電荷保持部」及「第2通道部」的一例。在上述別的支柱30A中所含的閘極配線31是「第2閘極配線」的一例。
在對應於第1機能層21A的高度，在支柱30B中所含的電荷保持部40及通道部50是「第3電荷保持部」及「第3通道部」的一例。在上述支柱30B中所含的閘極配線31是「第3閘極配線」的一例。在對應於第1機能層21A的高度，在別的支柱30B中所含的電荷保持部40及通道部50是「第4電荷保持部」及「第4通道部」的一例。在上述別的支柱30B中所含的閘極配線31是「第4閘極配線」的一例。
在對應於第2機能層21B的高度，在支柱30A中所含的電荷保持部40及通道部50是「第5電荷保持部」及「第5通道部」的一例。
＜2.半導體記憶裝置的動作＞ 其次，說明有關半導體記憶裝置1A的動作。圖4是表示半導體記憶裝置1A的動作的剖面圖。半在導體記憶裝置1A中，藉由選擇閘極線SGL與位元線BL的組合，可選擇任意的記憶格MC，作為資料的寫入或資料的讀出對象。
在圖4所示的例子中，顯示電壓被施加於選擇閘極線SGL2，且電壓被施加於位元線BL5的情況。此情況，電壓被施加至對應於選擇閘極線SGL2與位元線BL5的交叉部之1個支柱30(在以下稱為「選擇支柱S」)的閘極配線31。其結果，在選擇支柱S的通道部50形成通道，電流I會從與選擇支柱S相鄰的汲極線DL2流動至源極線SL2。例如，電流I是劃分通道部50的第1部分50a及第2部分50b而流動。另一方面，在選擇支柱S以外的支柱30(以下稱為「非選擇支柱NS」)的通道部50是不形成通道。其結果，與非選擇支柱NS相鄰的汲極線DL與源極線SL之間的電絕緣狀態會被維持。
本實施形態的半導體記憶裝置1A是利用上述動作來進行對於記憶格MC的資料的寫入動作及資料的讀出動作。例如在寫入動作，半導體記憶裝置1A的周邊電路是只選擇對應於寫入對象的記憶格MC之支柱30作為選擇支柱S。然後，周邊電路是經由位元線BL來施加編程脈衝(programming pulse)至選擇支柱S的閘極配線31。所謂編程脈衝是每1循環，電壓慢慢地變高的脈衝。藉此，電流會流至對應於寫入對象的記憶格MC之通道部50，電荷會被蓄積於寫入對象的記憶格MC的電荷保持部40。其結果，電荷保持部40的臨界值電壓會上昇。感測放大器電路SA是按編程脈衝的每1循環，判定寫入對象的記憶格MC的臨界值電壓是否按照寫入對象的資料(以下稱為「寫入資料」)而到達預先設定的電壓。周邊電路是按照感測放大器電路SA所致的判定結果，記憶格MC的臨界值電壓到達對應於寫入資料的電壓為止，繼續編程脈衝的施加。在上述寫入動作中，在不含寫入對象的記憶格MC的機能層21的汲極線DL是被施加預定電壓。藉此，在對應於寫入對象以外的記憶格MC的通道部50是不流動電流。
另一方面，在讀出動作中，感測放大器電路SA是在與讀出對象的記憶格MC相鄰的汲極線DL預充電電源電位Vcc。周邊電路是選擇對應於讀出對象的記憶格MC之支柱30作為選擇支柱S。然後，周邊電路是依序施加用以判定記憶格MC的臨界值電壓的複數種類的判定電位(臨界值判定電壓)至選擇支柱S的閘極配線31。感測放大器電路SA是檢測藉由預充電而蓄積的電荷在哪個判定電壓被施加時流出至源極線SL，藉此來判定記憶於讀出對象的記憶格MC的資料。
＜3.半導體記憶裝置的製造方法＞ 其次，說明有關半導體記憶裝置1A的製造方法。圖5～圖8是表示半導體記憶裝置1A的製造方法的剖面圖。另外，在以下說明的材料到底是舉例說明，不是限定本實施形態的內容者。
如圖5中的(a)所示般，在矽基板10上形成有絕緣層11及半導體層12。其次，在半導體層12上，矽氧化物(SiO 2)所致的絕緣層22及矽氮化物(SiN)所致的絕緣層91會被交替地層疊。藉此，形成中間層疊體20A。絕緣層91是在後工程被置換成機能層21的犠牲層。其次，在中間層疊體20A上設置絕緣部25。其次，在中間層疊體20A及絕緣部25上設置遮罩M1。其次，利用遮罩M，藉由蝕刻來設置記憶體溝MT。記憶體溝MT是挖掘於Z方向而延伸於X方向的溝。在本實施形態中，藉由設置半導體層12，抑制記憶體溝MT被過度地深掘。
其次，如圖5中的(b)所示般，記憶體溝MT會以矽氧化物(SiO 2)的絕緣材料92填埋。此絕緣材料92是在後工程形成位於複數的支柱30之間的絕緣部23(參照圖2)。
其次，如圖5中的(c)所示般，在後工程，在形成有支柱30的位置，藉由蝕刻來設置記憶體孔MH。記憶體孔MH是延伸於Z方向的孔。
其次，如圖5中的(d)所示般，半導體層35的材料、隧道絕緣膜34的材料、記憶體膜33的材料及區塊絕緣膜32的材料會被依序供給至記憶體孔MH的內面。藉此，形成半導體層35、隧道絕緣膜34、記憶體膜33及區塊絕緣膜32。其次，多晶矽(Poly-Si)會被供給至區塊絕緣膜32的內側，摻雜雜質。藉此，形成閘極配線31。其次，閘極配線31的上端部會藉由回蝕除去。
其次，如圖6中的(e)所示般，半導體層35、隧道絕緣膜34、記憶體膜33及區塊絕緣膜32的不要部分會藉由回蝕來除去。其次，如圖6中的(f)所示般，矽氮化物(SiN)會被供給至半導體層35、隧道絕緣膜34、記憶體膜33、區塊絕緣膜32及閘極配線31上，形成上部絕緣部93。其次，設置用以除去上部絕緣部93的中央部的遮罩M2。其次，藉由使用遮罩M2的蝕刻來除去上部絕緣部93的中央部。藉此，形成上部絕緣部36。
其次，如圖6中的(g)所示般，供給非晶矽(a-Si)，形成閘極配線31的擴徑部31a。其次，交替層疊矽氧化物(SiO 2)所致的絕緣層101及矽氮化物(SiN)所致的絕緣層102。藉此，形成中間層疊體100。絕緣層101是在後工程形成絕緣部75。絕緣層102是在後工程被置換成選擇電晶體ST的閘極電極74及選擇閘極線SGL的犠牲層。其次，如圖6中的(h)所示般，中間層疊體100的不要部分會被除去。
其次，如圖7中的(i)所示般，矽氧化物(SiO 2)即絕緣材料會被供給至中間層疊體100的不要部分被除去的區域，形成絕緣部105。其次，如圖7中的(j)所示般，在中間層疊體100及絕緣部105中形成設有選擇電晶體ST的半導體層71、絕緣層72及核心絕緣部73的孔106。
其次，如圖7中的(k)所示般，選擇電晶體ST的絕緣層72的材料及半導體層71的材料會被供給至孔106的內周面。藉此，形成絕緣層72及半導體罩層71b。半導體罩層71b是保護絕緣層72的保護層。其次，利用未圖示的遮罩，在絕緣層72及半導體罩層71b的底部設有孔。
其次，如圖7中的(l)所示般，半導體層71的材料及核心絕緣部73的材料會被供給至孔106的內面，形成半導體層71及核心絕緣部73。其次，如圖8中的(m)所示般，絕緣層72及半導體層71的不要部分會被除去。其次，如圖8中的(n)所示般，絕緣層72的上端部會被除去，形成半導體層71的擴徑部71a。
其次，如圖8中的(l)所示般，在選擇電晶體ST上設有絕緣部107。其次，設有將中間層疊體20A、絕緣部25及中間層疊體100貫通於Z方向的未圖示的孔，經由該孔來形成絕緣層91，102的矽氮化物(SiN)會被除去。其次，鎢(W)即導電材料會被供給至除去絕緣層91，102的空間，形成源極線SL、汲極線DL、閘極電極74及選擇閘極線SGL。其次，如圖8中的(o)所示般，在絕緣部107設有觸點80。然後，設置位元線BL。藉此，完成半導體記憶裝置1A。
＜4.優點＞ 可思考具有：緣膜與字元線被交替層疊於基板的厚度方向的層疊體、及將此層疊體貫通於上述基板的厚度方向的通道部，之半導體記憶裝置，作為比較例。在如此的半導體記憶裝置中，隨著層疊數增加，通道部的長度變長。其結果，讀出電流降低，且讀出動作時的雜訊增加。因此，有在資料的讀出所必要的讀出時間變長的情況。
並且，在上述比較例的半導體記憶裝置中，連續讀取(sequential read)快，另一方面，在隨機讀取的讀出花費時間。所謂連續讀取是意思在字元線單位的讀出。另一方面，所謂隨機讀取是意思從不是特定的配線單位的複數的任意的記憶格讀出資料的動作。
另一方面，本實施形態的半導體記憶裝置是包含： 延伸於沿著矽基板10的表面的方向的源極線SL及汲極線DL； 被設在該源極線SL與汲極線DL之間的通道部50； 延伸於矽基板10的厚度方向，與通道部50並排的閘極配線31； 被設在通道部50與閘極配線31之間的電荷保持部40。 若根據如此的構成，則通道部50會被形成於與矽基板10的表面平行的方向，通道部50的長度會變短。其結果，讀出電流的降低及讀出動作時的雜訊會被抑制。因此，可謀求讀出時間的縮短。
在本實施形態中，通道部50是包含被劃分於閘極配線31的兩側的第1部分50a及第2部分50b。電荷保持部40是包含：位於通道部50的第1部分50a與閘極配線31之間的第1部分40a、及位於通道部50的第2部分50b與閘極配線31之間的第2部分40b。若根據如此的構成，則對於1條的閘極配線31可確保2個流動通道電流的路徑，因此可更安定進行資料的寫入及資料的讀出。
如圖2所示般，半導體記憶裝置1A是具有：在1個支柱30A中所含的通道部50及電荷保持部40、在別的支柱30A中所含的通道部50及電荷保持部40。該等通道部50是與同源極線SL及汲極線DL並列連接。若根據如此的構成，則即使是在進行隨機讀取時，也可以短的讀出時間來存取於記憶格MC。藉此，能以低延遲時間讀出。
(第2實施形態) 其次，說明有關第2實施形態。第2實施形態是半導體層35不含在支柱30B，半導體層35在Z方向被分斷成幾個的點與第1實施形態不同。在以下說明的以外的構成是與第1實施形態的構成同樣。
圖9是表示第2實施形態的半導體記憶裝置1B的剖面圖。在本實施形態中，支柱30B是包含閘極配線31、區塊絕緣膜32、記憶體膜33及隧道絕緣膜34，但半導體層35是不含。在本實施形態中，半導體層35是在Y方向被設於與源極線SL及汲極線DL並排的區域。
換言之，在對應於第1機能層21A的通道部50與對應於第2機能層21B的通道部50之間是設有絕緣層22B的一部分。同樣，在對應於第2機能層21B的通道部50與對應於第3機能層21C的通道部50之間是設有絕緣層22C的一部分。在對應於第3機能層21C的通道部50與對應於第4機能層21D的通道部50之間是設有絕緣層22D的一部分。
圖10及圖11是表示第2實施形態的半導體記憶裝置1B的製造方法的剖面圖。如圖10中的(a)所示般，在矽基板10上形成絕緣層11及半導體層12。其次，在半導體層35上，矽氧化物(SiO 2)所致的絕緣層22及矽氮化物(SiN)所致的絕緣層91會交替地層疊。藉此，形成中間層疊體20A。絕緣層91是在後工程被置換成機能層21的犠牲層。其次，在中間層疊體20A上設置絕緣部25。其次，在絕緣部25上設置遮罩MB。其次，利用遮罩MB，藉由蝕刻來設置記憶體孔MH。在本實施形態中，不是記憶體溝MT，而是設置記憶體孔MH的點與第1實施形態不同。
其次，如圖10中的(b)所示般，在中間層疊體20A中露出於記憶體孔MH的絕緣層91的端部會藉由回蝕來除去。藉此，在複數的絕緣層22之間形成凹陷111。其次，如圖10中的(c)所示般，半導體層35的材料會被供給至記憶體孔MH的內面。其次，被供給的半導體層35的材料的不要部分會藉由回蝕來除去。藉此，可取得在複數的絕緣層22之間在凹陷111中設有通道部50的中間層疊體20A。在Z方向並排的複數的通道部50是藉由絕緣層22來分斷。
其次，如圖10中的(d)所示般，在記憶體孔MH的內面，隧道絕緣膜34的材料、記憶體膜33的材料及區塊絕緣膜32的材料會依序被層疊。藉此，形成隧道絕緣膜34、記憶體膜33及區塊絕緣膜32。其次，在區塊絕緣膜32的內側設置多晶矽(Poly-Si)，摻雜雜質。藉此，形成閘極配線31。其次，閘極配線31的上端部會藉由回蝕來除去。
其次，如圖11中的(e)所示般，隧道絕緣膜34、記憶體膜33及區塊絕緣膜32的不要部分會藉由回蝕來除去。其次，如圖11中的(f)所示般，供給非晶矽(a-Si)，形成閘極配線31的擴徑部31a。其次，如圖11中的(g)所示般，在X方向中，在相鄰的支柱30B之間的區域設置延伸於Z方向的孔112。其次，如圖11中的(h)所示般，矽氧化物(SiO 2)即絕緣材料會被供給至孔112，形成絕緣部113。絕緣部113是包含在第1實施形態上述的絕緣部23。
藉由如此的構成，也與第1實施形態同樣地，可提供一種能夠謀求讀出時間的縮短之半導體記憶裝置1B。在本實施形態中，半導體層35會在Z方向被分斷，在與源極線SL及汲極線DL並排的區域設有通道部50。藉由如此的構成，與半導體層35連接於Z方向的情況作比較，邊緣電場的影響變小。藉此，資料的寫入動作及資料的讀出動作更安定。
(第3實施形態) 其次，說明有關第3實施形態。第3實施形態是半導體層35加上記憶體膜33及隧道絕緣膜34會在Z方向被分斷的點與第1實施形態不同。在以下說明的以外的第3實施形態的構成是與第1實施形態的構成同樣。
圖12是表示第3實施形態的半導體記憶裝置1C的剖面圖，擴大顯示關於記憶格MC的部分。在本實施形態中，半導體記憶裝置1C是例如具有複數的支柱30C(在圖中是只顯示1個)、複數的電荷保持部40、複數的隧道絕緣膜34C及複數的通道部50。
各支柱30C是具有閘極配線31及區塊絕緣膜32。閘極配線31及區塊絕緣膜32的構成是與第1實施形態同樣。亦即，區塊絕緣膜32是沿著閘極配線31來延伸於Z方向。
另一方面，電荷保持部40、隧道絕緣膜34C及通道部50是在Z方向被設於相鄰的2個的絕緣層22之間。亦即，電荷保持部40、隧道絕緣膜34C及通道部50是在每個機能層21被絕緣。在本實施形態中，通道部50是在該通道部50中具有在Y方向及X方向不與電荷保持部40重疊的區域(亦即圖12的通道部50的上端部及下端部，以下稱為「特定區域」)。在Y方向及X方向，在通道部50的特定區域與區塊絕緣膜32之間是設有隧道絕緣膜34C。藉此，通道部50是離開區塊絕緣膜32而設，未與區塊絕緣膜32接觸。
圖13是沿著圖12中所示的半導體記憶裝置1C的F13-F13線的剖面圖。如圖13所示般，電荷保持部40、隧道絕緣膜34C及通道部50是被形成包圍閘極配線31的環狀。
藉由如此的構成，也與第1實施形態同樣地，可提供一種能謀求讀出時間的縮短之半導體記憶裝置1C。
(第4實施形態) 其次，說明有關第4實施形態。第4實施形態是記憶格MC具有浮遊閘極電極的電荷保持部40D的點，與第1實施形態不同。以下說明的以外的第4實施形態的構成是與第1實施形態的構成同樣。
圖14是表示第4實施形態的半導體記憶裝置1D的剖面圖，擴大表示有關記憶格MC的部分。在本實施形態中，半導體記憶裝置1D是例如具有複數的支柱30D(在圖中是僅圖示1個)、複數的電荷保持部40D、複數的隧道絕緣膜34D及複數的通道部50。
各支柱30D是具有閘極配線31及區塊絕緣膜32。閘極配線31及區塊絕緣膜32的構成是與第1實施形態同樣。亦即，區塊絕緣膜32是沿著閘極配線31來延伸於Z方向。
另一方面，電荷保持部40D、隧道絕緣膜34D及通道部50是在Z方向被設於相鄰的2個的絕緣層22之間。亦即，電荷保持部40D、隧道絕緣膜34D及通道部50是在每個機能層21被絕緣。電荷保持部40D是浮遊閘極電極，依照被蓄積的電荷的量來記憶資料。在本實施形態中，通道部50是在該通道部50中具有在Y方向及X方向不與電荷保持部40重疊的區域(亦即圖14的通道部50的上端部及下端部，以下稱為「特定區域」)。在Y方向及X方向，在通道部50的特定區域與區塊絕緣膜32之間是設有隧道絕緣膜34D。藉此，通道部50是離開區塊絕緣膜32而設，未與區塊絕緣膜32接觸。
藉由如此的構成，也與第1實施形態同樣地，可提供一種能謀求讀出時間的縮短之半導體記憶裝置1D。
(第5實施形態) 其次，說明有關第5實施形態。第5實施形態是記憶格MC具有強介電質的電荷保持部40E的點，與第1實施形態不同。在以下說明的以外的構成是與第1實施形態的構成同樣。
圖15是表示第5實施形態的半導體記憶裝置1E的剖面圖，擴大顯示有關記憶格MC的部分。在本實施形態中，半導體記憶裝置1E是例如具有複數的支柱30E及複數的通道部50。通道部50是與第2實施形態同樣，在Z方向被設於相鄰的2個的絕緣層22之間。
各支柱30E是具有閘極配線31及記憶體膜33E。記憶體膜33E是沿著閘極配線31來延伸於Z方向。記憶體膜33E是在Z方向看時，被形成包圍閘極配線31的環狀。記憶體膜33E是被在閘極配線31與通道部50之間。在本實施形態中，記憶體膜33E是以跨越支柱30E的大部分之方式延伸於Z方向。在本實施形態中，記憶體膜33E是構成強介電質記憶體(FeFET：Ferroelectric Field Effect Transistor)的強介電質膜。強介電質膜所致的電荷保持部40E是依據分極的方向(分極反轉的狀態)來記憶資料。強介電質膜是藉由鉿氧化物(HfO)之類的高介電常數材所形成。
在本實施形態中，記憶體膜33E是包含複數的電荷保持部40E。各電荷保持部40E是在記憶體膜33E中位於與源極線SL及汲極線DL同高度的區域。換言之，複數的電荷保持部40E是在記憶體膜33E中與第1～第4機能層21A～21D並排於Y方向的區域。電荷保持部40E是藉由保持電荷的狀態(例如分極的方向)，可記錄資料的記憶部。電荷保持部40E是在符合預定條件的電壓被施加於閘極配線31時，使電荷的狀態(例如分極的方向)變化。藉此，電荷保持部40E是不揮發地記憶資料。
藉由如此的構成，也與第1實施形態同樣地，可提供一種能謀求讀出時間的縮短之半導體記憶裝置1E。在此，強介電質記憶體是可期待在定電壓的高速動作，另一方面，干擾(disturb)的耐性成為課題。然而，在本實施形態中，由於在寫入對象或讀出對象以外的記憶格MC的通道部50是不流動電流，因此不易發生干擾的問題。藉此，可使使用強介電質記憶體的半導體記憶裝置1E的可靠度提升。
另外，在本實施形態中，電荷保持部40E是與第3實施形態同樣，亦可在Z方向被設於相鄰的2個的絕緣層22之間。另一方面，通道部50是亦可與第1實施形態同樣，藉由延伸於Z方向的半導體層35所形成。
若根據以上說明的至少一個實施形態，則半導體記憶裝置是持有基板、第1配線、第2配線、第3配線、第4配線及電荷保持部。前述第1配線是延伸於沿著前述基板的表面的第1方向。前述第2配線是在與前述第1方向交叉的第2方向，和前述第1配線並排，延伸於前述第1方向。前述第3配線是接觸於前述第1配線與前述第2配線，含半導體。前述第4配線是位於前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向，至少在前述第1方向與前述第3配線並排。前述電荷保持部是位於前述第3配線與前述第4配線之間。若根據如此的構成，則可謀求讀出時間的縮短。
說明可本發明的幾個的實施形態，但該等的實施形態是舉例提示者，未意圖限定發明的範圍。該等實施形態是可以其他各種的形態實施，可在不脫離發明的要旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是若含在發明的範圍或主旨中，則同樣含在申請專利範圍記載的發明及其均等的範圍中。
1A,1B,1C,1D,1E:半導體記憶裝置 SL:源極線(第1配線) DL:汲極線(第2配線) 31:閘極配線(第4配線) 40:電荷保持部 50:通道部(第3配線) BL:位元線 ST:選擇電晶體 SGL:選擇閘極線
[圖1]是表示第1實施形態的半導體記憶裝置的剖面圖。 [圖2]是沿著圖1中所示的半導體記憶裝置的F2-F2線的剖面圖。 [圖3]是沿著圖1中所示的半導體記憶裝置的F3-F3線的剖面圖。 [圖4]是表示第1實施形態的半導體記憶裝置的動作的剖面圖。 [圖5]是表示第1實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖6]是表示第1實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖7]是表示第1實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖8]是表示第1實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖9]是表示第2實施形態的半導體記憶裝置的剖面圖。 [圖10]是表示第2實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖11]是表示第2實施形態的半導體記憶裝置的製造方法的剖面圖。 [圖12]是表示第3實施形態的半導體記憶裝置的剖面圖。 [圖13]是沿著圖12中所示的半導體記憶裝置的F13-F13線的剖面圖。 [圖14]是表示第4實施形態的半導體記憶裝置的剖面圖。 [圖15]是表示第5實施形態的半導體記憶裝置的剖面圖。
1A:半導體記憶裝置
SA:感測放大器電路
21,21A:機能層
23:絕緣部
30,30A,30B,30C,30D:支柱
31:閘極配線
32:區塊絕緣膜
33:記憶體膜
34:隧道絕緣膜
35:半導體層
40:電荷保持部
50:通道部
50a,40a:第1部分
50b,40b:第2部分
SL:源極線(第1配線)
MC:記憶格
STH:絕緣部
DL,DL1,DL2:汲極線
SL,SL1,SL2,SL3:原極線

Claims (14)

  1. 一種半導體記憶裝置，其特徵係具備：基板；第1源極線，其係延伸於沿著前述基板的表面的第1方向；第1汲極線，其係在與前述第1方向交叉的第2方向，和前述第1源極線並排，延伸於前述第1方向；第1通道部，其係接觸於前述第1源極線與前述第1汲極線，含半導體；第1閘極配線，其係位於前述第1源極線與前述第1汲極線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向，至少在前述第1方向與前述第1通道部並排；第1電荷保持部，其係位於前述第1通道部與前述第1閘極配線之間，第2通道部，其係在前述第1方向，離開前述第1通道部而位置，接觸於前述第1源極線與前述第1汲極線，含半導體；第2閘極配線，其係位於前述第1源極線與前述第1汲極線之間，延伸於前述第3方向，至少在前述第1方向與前述第2通道部並排；及第2電荷保持部，其係位於前述第2通道部與前述第2閘極配線之間。
  2. 如請求項1記載的半導體記憶裝置，其中， 前述第1通道部，係包含：在前述第1方向，與前述第1閘極配線並排的第1部分；及在前述第1方向，對於前述第1閘極配線而言，位於與前述第1部分相反側的第2部分，前述第1電荷保持部，係包含：位於前述第1通道部的前述第1部分與前述第1閘極配線之間的第1部分；及位於前述第1通道部的前述第2部分與前述第1閘極配線之間的第2部分。
  3. 如請求項2記載的半導體記憶裝置，其中，前述第1電荷保持部，係包圍前述第1閘極配線的環狀。
  4. 如請求項1記載的半導體記憶裝置，其中，更具備：第1位元線，其係對於前述第1閘極配線而言，位於與前述基板相反側，延伸於前述第2方向；第2位元線，其係對於前述第2閘極配線而言，位於與前述基板相反側，延伸於前述第2方向；第1選擇電晶體，其係位於前述第1閘極配線與前述第1位元線之間；及第2選擇電晶體，其係位於前述第2閘極配線與前述第2位元線之間。
  5. 如請求項4記載的半導體記憶裝置，其 中，更具備選擇閘極線，其係延伸於前述第1方向，被連接至前述第1選擇電晶體的閘極電極與前述第2選擇電晶體的閘極電極。
  6. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，更具備：第2源極線，其係對於前述第1汲極線而言，在前述第2方向，位於與前述第1源極線相反側，延伸於前述第1方向；第2汲極線，其係對於前述第2源極線而言，在前述第2方向，位於與前述第1汲極線相反側，延伸於前述第1方向；第3通道部，其係接觸於前述第2源極線與前述第2汲極線，含半導體；第3閘極配線，其係位於前述第2源極線與前述第2汲極線之間，延伸於前述第3方向，至少在前述第1方向與前述第3通道部並排；及第3電荷保持部，其係位於前述第3通道部與前述第3閘極配線之間。
  7. 如請求項6記載的半導體記憶裝置，其中，更具備：第4通道部，其係在前述第1方向，離開前述第3通道部而位置，接觸於前述第2源極線與前述第2汲極線，含半導體；第4閘極配線，其係位於前述第2源極線與前述第2汲 極線之間，延伸於前述第3方向，至少在前述第1方向與前述第4通道部並排；及第4電荷保持部，其係位於前述第4通道部與前述第4閘極配線之間。
  8. 如請求項7記載的半導體記憶裝置，其中，更具備：第1位元線，其係對於前述第1閘極配線及前述第3閘極配線而言，位於與前述基板相反側，延伸於前述第2方向；第1選擇電晶體，其係位於前述第1閘極配線與前述第1位元線之間；及第3選擇電晶體，其係位於前述第3閘極配線與前述第1位元線之間。
  9. 如請求項1~3中的任一項所記載的半導體記憶裝置，其中，更具備：第3源極線，其係在前述第3方向，離開前述第1源極線而位置，延伸於前述第1方向，在前述第2方向與前述第1閘極配線並排；第3汲極線，其係在前述第3方向，離開前述第1汲極線而位置，延伸於前述第1方向，在前述第2方向與前述第1閘極配線並排；第5通道部，其係接觸於前述第3源極線與前述第3汲極線，含半導體，至少在前述第1方向與前述第1閘極配線並排；及 第5電荷保持部，其係位於前述第5通道部與前述第1閘極配線之間。
  10. 如請求項9記載的半導體記憶裝置，其中，包含：沿著前述第1閘極配線來延伸於前述第3方向的半導體層，前述半導體層，係包含前述第1通道部與前述第5通道部。
  11. 如請求項9記載的半導體記憶裝置，其中，更具備絕緣層，其係在前述第3方向被設於前述第1通道部與前述第5通道部之間，分斷前述第1通道部與前述第5通道部。
  12. 一種半導體記憶裝置，其特徵係具備：基板；第1配線，其係延伸於沿著前述基板的表面的第1方向；第2配線，其係在與前述第1方向交叉的第2方向，和前述第1配線並排，延伸於前述第1方向；第3配線，其係接觸於前述第1配線與前述第2配線，含半導體；第4配線，其係位於前述第1配線與前述第2配線之間，延伸於與前述第1方向及前述第2方向交叉的第3方向，至少在前述第1方向與前述第3配線並排；及第1電荷保持部，其係位於前述第3配線與前述第4配線之間， 複數的第1配線，其係延伸於前述第1方向；複數的第2配線，其係延伸於前述第2方向；複數的第3配線，其係分別接觸於前述複數的第1配線之中任一條與前述複數的第2配線之中任一條，含半導體：複數的第4配線，其係分別位於前述複數的第1配線之中任一條與前述複數的第2配線之中任一條之間，延伸於前述第3方向；及第2電荷保持部，第4配線係一閘極配線，前述第2電荷保持部，係位於前述複數的第3配線之中1條與前述複數的第4配線之中1條之間，與前述第1電荷保持部在前述第1方向並排。
  13. 如請求項12記載的半導體記憶裝置，其中，更具備第3電荷保持部，前述複數的第1配線，係包含在前述第2方向並排的2條以上的第1配線，前述複數的第2配線，係包含在前述第2方向並排的2條以上的第2配線，前述第3電荷保持部，係位於前述複數的第3配線之中1條與前述複數的第4配線之中1條之間，與前述第1電荷保持部在前述第2方向並排。
  14. 如請求項12或請求項13記載的半導體記憶裝置，其中，更具備第4電荷保持部， 前述複數的第1配線，係包含在前述第3方向並排的2條以上的第1配線，前述複數的第2配線，係包含在前述第3方向並排的2條以上的第2配線，前述第4電荷保持部，係位於前述複數的第3配線之中1條與前述複數的第4配線之中1條之間，與前述第1電荷保持部在前述第3方向並排。
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