CN114188334A - 半导体存储装置 - Google Patents

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CN114188334A CN202110731686.1A CN202110731686A CN114188334A CN 114188334 A CN114188334 A CN 114188334A CN 202110731686 A CN202110731686 A CN 202110731686A CN 114188334 A CN114188334 A CN 114188334A
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永岛贤史
百百信幸
石川贵之
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Kioxia Corp
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Abstract

实施方式提供一种能够实现读出时间的缩短的半导体存储装置。实施方式的半导体存储装置具有基板、第一布线、第二布线、第三布线、第四布线以及电荷保持部。所述第一布线在沿着所述基板的表面的第一方向上延伸。所述第二布线在与所述第一方向交叉的第二方向上与所述第一布线并列，并在所述第一方向上延伸。所述第三布线与所述第一布线和所述第二布线相接，且包含半导体。所述第四布线位于所述第一布线与所述第二布线之间，在与所述第一方向和所述第二方向交叉的第三方向上延伸，至少在所述第一方向上与所述第三布线并列。所述电荷保持部位于所述第三布线与所述第四布线之间。

Description

半导体存储装置
相关申请
本申请享受以日本专利申请2020－154398号(申请日：2020年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
已知有一种半导体存储装置，其具有在基板的厚度方向上交替地层叠有绝缘膜与字线的层叠体、以及在上述基板的厚度方向上贯通该层叠体的沟道部。
发明内容
本发明要解决的课题在于，提供一种能够实现读出时间的缩短的半导体存储装置。
实施方式的半导体存储装置具有基板、第一布线、第二布线、第三布线、第四布线以及电荷保持部。所述第一布线在沿着所述基板的表面的第一方向上延伸。所述第二布线在与所述第一方向交叉的第二方向上与所述第一布线并列，并在所述第一方向上延伸。所述第三布线与所述第一布线和所述第二布线相接，且包含半导体。所述第四布线位于所述第一布线与所述第二布线之间，在与所述第一方向和所述第二方向交叉的第三方向上延伸，至少在所述第一方向上与所述第三布线并列。所述电荷保持部位于所述第三布线与所述第四布线之间。
附图说明
图1是表示第一实施方式的半导体存储装置的剖面图。
图2是沿着图1所示的半导体存储装置的F2－F2线的剖面图。
图3是沿着图1所示的半导体存储装置的F3－F3线的剖面图。
图4是表示第一实施方式的半导体存储装置的动作的剖面图。
图5是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图6是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图7是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图8是表示第一实施方式的半导体存储装置的制造方法的剖面图。
图9是表示第二实施方式的半导体存储装置的剖面图。
图10是表示第二实施方式的半导体存储装置的制造方法的剖面图。
图11是表示第二实施方式的半导体存储装置的制造方法的剖面图。
图12是表示第三实施方式的半导体存储装置的剖面图。
图13是沿着图12所示的半导体存储装置的F13－F13线的剖面图。
图14是表示第四实施方式的半导体存储装置的剖面图。
图15是表示第五实施方式的半导体存储装置的剖面图。
附图标记说明
1A、1B、1C、1D、1E…半导体存储装置，SL…源极线(第一布线)，DL…漏极线(第二布线)，31…栅极布线(第四布线)，40…电荷保持部，50…沟道部(第三布线)，BL…位线，ST…选择晶体管，SGL…选择栅极线。
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或类似的功能的构成标注相同的附图标记。而且，有时省略这些构成的重复说明。在本说明书中，所谓“平行”包括“大致平行”的情况。在本说明书中，所谓“正交”包括“大致正交”的情况。在本说明书中，所谓“连接”，不仅包括两个部件在中间不夹设任何部件而相邻的情况，也包括在两个部件之间夹设其他部件的情况。在本说明书中，所谓“环状”并不限定于圆环状，也包括矩形状、三角形状的环状。在本说明书中，所谓“XX设于YY上”，并不限定于XX与YY相接的情况，也包括在XX与YY之间夹设其他部件的情况。
此外，首先，定义+X方向、－X方向、+Y方向、－Y方向、+Z方向以及－Z方向。+X方向、－X方向、+Y方向以及－Y方向是沿着后述的硅基板10的表面10a(参照图1)的方向。+X方向是后述的源极线SL以及漏极线DL(参照图2)延伸的方向。－X方向是与+X方向相反方向。在不区分+X方向与－X方向的情况下，仅称作“X方向”。+Y方向以及－Y方向是与X方向交叉(例如正交)的方向。+Y方向是后述的位线BL(参照图3)延伸的方向。－Y方向是与+Y方向相反方向。在不区分+Y方向与－Y方向的情况下，仅称作“Y方向”。+Z方向以及－Z方向是与X方向以及Y方向交叉(例如正交)的方向，是硅基板10(参照图1)的厚度方向。+Z方向是从硅基板10朝向后述的层叠体20的方向。－Z方向是与+Z方向相反方向。在不区分+Z方向与－Z方向的情况下，仅称作“Z方向”。在本说明书中，有时将“+Z方向”称作“上”、将“－Z方向”称作“下”。但是，这些表现是为了方便，并非规定重力方向。+X方向是“第一方向”的一个例子。+Y方向是“第二方向”的一个例子。+Z方向是“第三方向”的一个例子。
(第一实施方式)
＜1.半导体存储装置的构成＞
首先，对第一实施方式的半导体存储装置1A的构成进行说明。半导体存储装置1A例如是非易失性的半导体存储装置。另外，在以下说明的附图中，有时省略与说明不相关的绝缘部的图示。
图1是表示半导体存储装置1A的剖面图。图1是沿着图2所示的半导体存储装置1A的F1－F1线的剖面图。半导体存储装置1A例如具有硅基板10、绝缘层11、半导体层12、层叠体20、绝缘部25、多个柱(柱状体)30、绝缘部STH(参照图2)、上部构造体70、多个接触件80以及多个位线BL(在图1中仅图示一个)。
＜1.1半导体存储装置的下部构造＞
硅基板10是成为半导体存储装置1A的基底的基板。硅基板10的至少一部分为沿着X方向以及Y方向的板状。硅基板10具有面向层叠体20的表面10a。硅基板10由包含硅(Si)的半导体材料形成。硅基板10是“基板”的一个例子。
绝缘层11设于硅基板10的表面10a上。绝缘层11是沿着X方向以及Y方向的层状。绝缘层11由硅氧化物(SiO2)那样的绝缘材料形成。在硅基板10与绝缘层11之间也可以设有使半导体存储装置1A动作的周边电路的一部分。
半导体层12设于绝缘层11之上。半导体层12是沿着X方向以及Y方向的层状。半导体层12是在后述的半导体存储装置1A的制造工序中抑制存储器沟槽MT(参照图5)的深挖的阻挡层。半导体层12由多晶硅(Poly－Si)那样的半导体材料形成。在存储器沟槽MT的深度由其他要素控制的情况下，半导体层12也可以省略。
＜1.2层叠体＞
接下来，对层叠体20进行说明。层叠体20设于半导体层12之上。层叠体20包括多个功能层21(例如功能层21A～21D)以及多个绝缘层22(例如绝缘层22A～22D)。多个功能层21以及多个绝缘层22在Z方向上一层一层地交替地层叠。在图1中，为了便于说明，功能层21以及绝缘层22各示出了四层，但实际上层叠有更多的功能层21以及绝缘层22。
图2是沿着图1所示的半导体存储装置1A的F2－F2线的剖面图。图2是表示第一功能层21A的剖面图。第一功能层21A包含多个源极线SL(例如源极线SL1～SL3)、多个漏极线DL(例如漏极线DL1、DL2)以及多个绝缘部23。源极线SL是“第一布线”的一个例子。漏极线DL是“第二布线”的一个例子。
多个源极线SL分别在X方向上呈直线状延伸。多个源极线SL相互隔开间隔而在Y方向上排列。多个漏极线DL分别在X方向上呈直线状地延伸。多个漏极线DL相互隔开间隔而在Y方向上排列。多个源极线SL以及多个漏极线DL在Y方向上一个一个地交替配置。例如，漏极线DL1在Y方向上位于源极线SL1与源极线SL2之间。其他漏极线DL2在Y方向上位于源极线SL2与源极线SL3之间。换言之，源极线SL2相对于漏极线DL1在Y方向上位于与源极线SL1相反的一侧。漏极线DL2相对于源极线SL2在Y方向上位于与漏极线DL1相反的一侧。源极线SL1是“第一源极线”的一个例子。源极线SL2是“第二源极线”的一个例子。漏极线DL1是“第一漏极线”的一个例子。漏极线DL2是“第二漏极线”的一个例子。
多个源极线SL以及多个漏极线DL是设于层叠体20内的导电部，是在层叠体20内延伸的布线。多个源极线SL以及多个漏极线DL由钨(W)那样的导电材料形成。在本实施方式中，“漏极线”是指，供电流朝向后述的沟道部50流动的布线。漏极线DL与作为半导体存储装置1A的周边电路的一部分的感测放大器电路SA连接。关于感测放大器电路SA的动作之后进行叙述。另一方面，在本实施方式中，“源极线”是指，供通过后述的沟道部50的电流流动的布线。源极线SL与半导体存储装置1A的接地连接。另外，“漏极线”以及“源极线”的定义并不限定于上述例。例如“漏极线”与“源极线”的定义也可以与上述例相反。
绝缘部23设于在Y方向上相邻的源极线SL与漏极线DL之间，使相邻的源极线SL与漏极线DL电绝缘。从其他观点来看，绝缘部23设于在X方向上相邻的多个柱30(后述)之间，使多个柱30之间电绝缘。绝缘部23由硅氧化物(SiO2)那样的绝缘材料形成。
第二至第四功能层21B、21C、21D也具有与第一功能层21A相同的构成。即，第二至第四功能层21B、21C、21D分别包含多个源极线SL1～SL3、多个漏极线DL1、DL2以及多个绝缘部23。
如图1所示，第一至第四功能层21A～21D的源极线SL相互隔开间隔而在Z方向上排列。第一至第四功能层21A～21D的漏极线DL相互隔开间隔而在Z方向上排列。换言之，多个源极线SL以及多个漏极线DL在Y方向以及Z方向上隔开间隔而配置成矩阵状。第二功能层21B所包含的源极线SL1是“第三源极线”的一个例子。第二功能层21B所包含的漏极线DL1是“第三漏极线”的一个例子。
层叠体20所包含的绝缘层22设于在Z方向上相邻的两个功能层21之间。绝缘层22是沿着X方向以及Y方向的层状。绝缘层22由硅氧化物(SiO2)那样的绝缘材料形成。绝缘层22使在Z方向上排列的多个源极线SL相互电绝缘。绝缘层22使在Z方向上排列的多个漏极线DL相互电绝缘。
绝缘部25在层叠体20中设于最上部的功能层21之上。绝缘部25位于与后述的柱30的上端部相同的高度。绝缘部25在X方向以及Y方向上设于多个柱30之间。
＜1.3柱＞
接下来，对柱30进行说明。如图2所示，多个柱30在X方向以及Y方向上配置成矩阵状。各柱30在Z方向上贯通层叠体20以及绝缘部25而延伸(参照图1)。多个柱30例如包括第一列的多个柱30A、第二列的多个第二柱30B、第三列的多个第三柱30C以及第四列的多个第四柱30D。在图2中，为了便于说明，将各柱30的外形表示为长方体状。但是，柱30也可以是圆柱状或者圆锥状等。
第一列的多个柱30A在Y方向上设于源极线SL1与漏极线DL1之间。第一列的多个柱30A相互隔开间隔而在X方向上排列。第二列的多个柱30B在Y方向上设于漏极线DL1与源极线SL2之间。第二列的多个柱30B相互隔开间隔而在X方向上排列。第二列的多个柱30B在X方向上，相对于第一列的多个柱30A配置于向+X方向偏移的位置。例如，第一列的多个柱30A以及第二列的多个柱30B配置为，第一列所包含的柱30A和第二列所包含的柱30B在X方向上交替地配置。
第三列的多个柱30C在Y方向上设于源极线SL2与漏极线DL2之间。第三列的多个柱30C相互隔开间隔而在X方向上排列。例如，第一列的多个柱30A以及第三列的多个柱30C配置为，在X方向上位于相同的位置。第四列的多个柱30D在Y方向上设于漏极线DL2与源极线SL3之间。第四列的多个柱30D相互隔开间隔而在X方向上排列。第四列的多个柱30D在X方向上，相对于第三列的多个柱30C配置于向+X方向偏移的位置。例如，第三列的多个柱30C以及第四列的多个柱30D配置为，第三列所包含的柱30C和第四列所包含的柱30D在X方向上交替地配置。例如，第二列的多个柱30B以及第四列的多个柱30D配置为，在X方向上位于相同的位置。换言之，第二列的多个柱30B在Y方向上设于第一列的多个柱30A与第三列的多个柱30C之间，在X方向上设于与第一列的多个柱30A和第三列的多个柱30C不同的位置。
在本实施方式中，各柱30具有栅极布线31、阻挡绝缘膜32、存储器膜33、隧道绝缘膜34、半导体层35以及上部绝缘部36(参照图1)。
栅极布线31以遍及柱30的Z方向的全长(全高)的方式在Z方向上延伸。栅极布线31形成柱30的芯(在Z方向上观察的情况下的中央部)。栅极布线31是在Z方向上贯通层叠体20以及绝缘部25的导电部。栅极布线31由掺杂有杂质的多晶硅(Poly－Si)那样的导电材料形成。在本实施方式中，“栅极布线”是指，在数据的写入动作时或数据的读出动作时被施加电压的布线。根据另一表现，栅极布线31是指，为了使后述的电荷保持部40的电荷的状态变化而被施加电压的布线。栅极布线31经由后述的接触件80而与位线BL连接。栅极布线31是“第四布线”的一个例子。
在从Z方向观察的情况下，阻挡绝缘膜32形成为包围栅极布线31的环状。阻挡绝缘膜32设于栅极布线31与后述的存储器膜33之间。阻挡绝缘膜32是抑制反向隧穿的绝缘膜。反向隧穿是电荷从栅极布线31返回到存储器膜33(电荷保持部40)的现象。阻挡绝缘膜32以遍及柱30的Z方向的大部分的方式在Z方向上延伸。阻挡绝缘膜32例如是层叠有硅氧化膜、金属氧化物膜以及多个绝缘膜的层叠构造膜。金属氧化物的一个例子为铝氧化物(Al2O3)。阻挡绝缘膜32也可以包含硅氮化物(SiN)或者氧化铪(HfO)那样的高介电常数材料(High－k材料)。
在从Z方向观察的情况下，存储器膜33形成为包围阻挡绝缘膜32的环状。换言之，在从Z方向观察的情况下，存储器膜33形成为包围栅极布线31的环状。存储器膜33设于阻挡绝缘膜32与后述的隧道绝缘膜34之间。在本实施方式中，存储器膜33以遍及柱30的大部分的方式在Z方向上延伸。在本实施方式中，存储器膜33是能够在结晶缺陷中蓄积电荷的电荷俘获膜。电荷俘获膜例如由硅氮化物(Si3N4)形成。
在本实施方式中，存储器膜33包括多个电荷保持部40(参照图1)。各电荷保持部40是在存储器膜33中位于与源极线SL以及漏极线DL相同的高度的区域。换言之，电荷保持部40是在存储器膜33中与第一至第四功能层21A～21D中的某一个在Y方向上排列的区域。电荷保持部40是通过保持电荷的状态(例如电荷的量或者极化的方向)而能够存储数据的存储部。电荷保持部40在对栅极布线31施加满足规定条件的电压的情况下，使电荷的状态(例如电荷的量或者极化的方向)变化。由此，电荷保持部40非易失性地存储数据。例如，由电荷俘获膜构成的电荷保持部40根据电荷的量非易失性地存储数据。
如图2所示，电荷保持部40包括第一部分40a和第二部分40b。电荷保持部40的第一部分40a相对于栅极布线31位于+X方向侧。电荷保持部40的第一部分40a位于栅极布线31与后述的沟道部50的第一部分50a之间。另一方面，电荷保持部40的第二部分40b相对于栅极布线31位于－X方向侧。电荷保持部40的第二部分40b位于栅极布线31与后述的沟道部50的第二部分50b之间。
在从Z方向观察的情况下，隧道绝缘膜34形成为包围存储器膜33的环状。换言之，阻挡绝缘膜32设于存储器膜33与后述的半导体层35之间。隧道绝缘膜34是电荷保持部40与半导体层35之间的电位势垒。隧道绝缘膜34以遍及柱30的大部分的方式在Z方向上延伸。隧道绝缘膜34由包含硅氧化物(SiO2)、或者硅氧化物(SiO2)与硅氮化物(SiN)的绝缘材料形成。
在从Z方向观察的情况下，半导体层35形成为包围隧道绝缘膜34的环状。换言之，半导体层35设于存储器膜33(电荷保持部40)与绝缘部23之间、存储器膜33(电荷保持部40)与源极线SL之间以及存储器膜33(电荷保持部40)与漏极线DL之间。在本实施方式中，半导体层35以遍及柱30的大部分的方式在Z方向上延伸。即，半导体层35沿着栅极布线31在Z方向上延伸。半导体层35由非晶体硅(a－Si)或者多晶硅(Poly－Si)那样的半导体材料形成。半导体层35也可以掺杂有杂质。半导体层35所包含的杂质例如是从由碳、磷、硼、锗构成的组中选择的任一种。
在本实施方式中，半导体层35包含多个沟道部50(参照图1)。各沟道部50是在半导体层35中位于与源极线SL以及漏极线DL相同的高度的区域。换言之，沟道部50是在半导体层35中与第一至第四功能层21A～21D中的某一个在Y方向上排列的区域。沟道部50包含半导体，并且与源极线SL和漏极线DL相接。在本实施方式中，“沟道部”是指，在对栅极布线31施加了电压的情况下形成沟道的区域。在本实施方式中，沟道部50是在对栅极布线31施加了规定电压的情况下，供从漏极线DL朝向源极线SL的电流(沟道电流)流动的区域。沟道部50是“第三布线”的一个例子。
在本实施方式中，各沟道部50包括在X方向上分为栅极布线31的两侧的第一部分50a和第二部分50b。第一部分50a相对于栅极布线31位于+X方向侧。第一部分50a在Y方向上延伸，并与源极线SL和漏极线DL相接。第一部分50a是在沟道部50中与电荷保持部40的第一部分40a以及栅极布线31在X方向上排列的部分。另一方面，第二部分50b在X方向上相对于栅极布线31位于与第一部分50a相反的一侧。即，第二部分50b相对于栅极布线31位于－X方向侧。第二部分50b在Y方向上延伸，并与源极线SL和漏极线DL相接。第二部分50b是在沟道部50中与电荷保持部40的第二部分40b以及栅极布线31在X方向上排列的部分。
在本实施方式中，通过上述的栅极布线31、阻挡绝缘膜32、电荷保持部40、隧道绝缘膜34以及沟道部50，形成有MANOS(Metal-Al-Nitride-Oxide-Silicon)型的存储器单元MC。如图1以及图2所示，多个存储器单元MC在X方向、Y方向、Z方向上隔开间隔而立体地配置。
接下来，对层叠体20以及柱30的其他构造进行说明。如图1所示，栅极布线31在柱30的上端部具有与后述的选择晶体管ST连接的扩径部31a。扩径部31a向X方向以及Y方向伸出，与栅极布线31的其他部分相比，X方向以及Y方向的尺寸被扩大。半导体层35的上端与栅极布线31的扩径部31a相比位于－Z方向侧。在半导体层35之上设有上部绝缘部36。上部绝缘部36设于半导体层35与栅极布线31的扩径部31a之间，使半导体层35与栅极布线31电绝缘。
如图2所示，层叠体20具有在X方向以及Y方向上局部设置的绝缘部STH。绝缘部STH在Z方向上延伸，贯通层叠体20而到达半导体层12。绝缘部STH通过在后述的半导体存储装置1A的制造工序(替换工序)中用绝缘材料填埋设于层叠体20的孔而形成。关于该内容，之后进行详细叙述。
＜1.4半导体存储装置的上部构造＞
接下来，对半导体存储装置1A的上部构造进行说明。如图1所示，在绝缘部25之上设有上部构造体70。上部构造体70例如具有多个选择晶体管ST、多个选择栅极线SGL以及绝缘部75。
选择晶体管ST是在Z方向上位于后述的接触件80与柱30的栅极布线31之间的纵型晶体管。选择晶体管ST是对接触件80与柱30的栅极布线31之间的电连接状态进行切换的开关元件。多个选择晶体管ST在X方向以及Y方向上，呈矩阵状地配置在与柱30对应的位置。在多个选择晶体管ST之间设有绝缘部75(参照图1)。各选择晶体管ST例如包括半导体层71、绝缘层72、芯绝缘部73以及栅极电极74。
半导体层71在Z方向上延伸，并与接触件80和柱30的栅极布线31相接。半导体层71由非晶体硅(a－Si)或者多晶硅(Poly－Si)那样的半导体材料形成。半导体层71也可以掺杂有杂质。半导体层71所包含的杂质例如是从由碳、磷、硼、锗构成的组中选择的任一种。在对后述的栅极电极74施加了规定电压的情况下，半导体层71形成沟道而将接触件80与柱30的栅极布线31电连接。在本实施方式中，在从Z方向观察的情况下，半导体层71为环状。
半导体层71在选择晶体管ST的上端部具有与后述的接触件80连接的扩径部71a。扩径部71a在X方向以及Y方向伸出，与半导体层71的其他部分相比，X方向以及Y方向的尺寸被扩大。
在从Z方向观察的情况下，绝缘层72形成为包围半导体层71的环状。绝缘层72的至少一部分位于半导体层71与栅极电极74之间。绝缘层72由硅氧化物(SiO2)那样的绝缘材料形成。芯绝缘部73设于环状的半导体层71的内侧。芯绝缘部73由硅氧化物(SiO2)那样的绝缘材料形成。
栅极电极74在Y方向上与半导体层71排列。在本实施方式中，选择晶体管ST具有两个栅极电极74。两个栅极电极74在Z方向上配置于不同的位置。栅极电极74例如与后述的选择栅极线SGL一体地设置。换言之，在选择栅极线SGL中，在Y方向上与半导体层35排列的部分作为栅极电极74发挥功能。
图3是沿着图1所示的半导体存储装置1A的F3－F3线的剖面图。多个选择栅极线SGL(例如选择栅极线SGL1、SGL2)分别在X方向上延伸。各选择栅极线SGL相对于多个选择晶体管ST共通地设置。
例如，第一选择栅极线SGL1在Y方向上位于与第一列的多个柱30A对应的多个选择晶体管ST和与第二列的多个柱30B对应的多个选择晶体管ST之间。第一选择栅极线SGL1在Y方向上连接于与第一列的多个柱30A对应的多个选择晶体管ST的栅极电极74和与第二列的多个柱30B对应的多个选择晶体管ST的栅极电极74。在对第一选择栅极线SGL1施加了电压的情况下，与第一列的多个柱30A对应的多个选择晶体管ST以及与第二列的多个柱30B对应的多个选择晶体管ST成为导通状态。
第二选择栅极线SGL2在Y方向上位于与第三列多个柱30C对应的多个选择晶体管ST和与第四列多个柱30D对应的多个选择晶体管ST之间。第二选择栅极线SGL2在Y方向上连接于与第三列多个柱30C对应的多个选择晶体管ST的栅极电极74和与第四列多个柱30D对应的多个选择晶体管ST的栅极电极74。在对第二选择栅极线SGL2施加了电压的情况下，与第三列多个柱30C对应的多个选择晶体管ST以及与第四列多个柱30D对应的多个选择晶体管ST成为导通状态。
各接触件80在Z方向上设于选择晶体管ST的半导体层71与后述的位线BL之间。接触件80将选择晶体管ST的半导体层71与位线BL连接。接触件80由钨(W)那样的导电材料形成。
多个位线BL在Y方向上延伸。多个位线BL例如包含位线BL1～BL6。各位线BL相对于多个柱30共通地设置。例如，位线BL1设于第一列所包含的一个柱30A和第三列所包含的一个柱30C的上方，并连接于与一个柱30A对应的接触件80和与一个柱30C对应的接触件80。通过对位线BL1施加电压，从而对与一个柱30A对应的接触件80和与一个柱30C对应的接触件80施加电压。
同样地，位线BL2～BL6分别相对于两个柱30共通地设置。与位线BL2、BL4、BL6相关的说明，只要在与位线BL1相关的上述说明中将“柱30A、30C”替换为“柱30B、30D”即可。另一方面，与位线BL3、BL5相关的说明，只要在与位线BL1相关的上述说明中将“柱30A、30C”原样地替换为“柱30A、30C”即可。位线BL1是“第一位线”的一个例子。位线BL3是“第二位线”的一个例子。与位线BL1对应的一个选择晶体管ST是“第一选择晶体管”的一个例子。与位线BL1对应的另一个选择晶体管ST是“第三选择晶体管”的一个例子。与位线BL3对应的一个选择晶体管ST是“第二选择晶体管”的一个例子。
以上，对半导体存储装置1A的构成进行了说明了。以与第一功能层21A对应的高度包含在柱30A中的电荷保持部40以及沟道部50是“第一电荷保持部”以及“第一沟道部”的一个例子。上述柱30A所包含的栅极布线31是“第一栅极布线”的一个例子。以与第一功能层21A对应的高度包含在其他柱30A中的电荷保持部40以及沟道部50是“第二电荷保持部”以及“第二沟道部”的一个例子。上述其他柱30A所包含的栅极布线31是“第二栅极布线”的一个例子。
以与第一功能层21A对应的高度包含在柱30B中的电荷保持部40以及沟道部50是“第三电荷保持部”以及“第三沟道部”的一个例子。上述柱30B所包含的栅极布线31是“第三栅极布线”的一个例子。以与第一功能层21A对应的高度包含在其他柱30B中的电荷保持部40以及沟道部50是“第四电荷保持部”以及“第四沟道部”的一个例子。上述其他柱30B所包含的栅极布线31是“第四栅极布线”的一个例子。
以与第二功能层21B对应的高度包含在柱30A中的电荷保持部40以及沟道部50是“第五电荷保持部”以及“第五沟道部”的一个例子。
＜2.半导体存储装置的动作＞
接下来，对半导体存储装置1A的动作进行说明。图4是表示半导体存储装置1A的动作的剖面图。在半导体存储装置1A中，通过选择栅极线SGL与位线BL的组合，能够选择任意的存储器单元MC作为数据的写入或数据的读出对象。
在图4所示的例子中，示出了对选择栅极线SGL2施加电压、且对位线BL5施加电压情况。在该情况下，对与选择栅极线SGL2和位线BL5的交叉部对应的一个柱30(以下，称作“选择柱S”)的栅极布线31施加电压。其结果，在选择柱S的沟道部50形成沟道，电流I从与选择柱S相邻的漏极线DL2流向源极线SL2。例如，电流I分开流过沟道部50的第一部分50a与第二部分50b。另一方面，在选择柱S以外的柱30(以下，称作“非选择柱NS”)的沟道部50不形成沟道。其结果，可维持与非选择柱NS相邻的漏极线DL与源极线SL之间的电绝缘状态。
本实施方式的半导体存储装置1A利用上述动作，进行对存储器单元MC的数据的写入动作以及数据的读出动作。例如，在写入动作中，半导体存储装置1A的周边电路仅选择与写入对象的存储器单元MC对应的柱30作为选择柱S。然后，周边电路经由位线BL对选择柱S的栅极布线31施加编程脉冲。编程脉冲是指电压按每一个循环逐渐变高的脉冲。由此，在与写入对象的存储器单元MC对应的沟道部50中流过电流，在与写入对象的存储器单元MC的电荷保持部40中蓄积电荷。其结果，电荷保持部40的阈值电压上升。感测放大器电路SA按编程脉冲的每一个循环，判定写入对象的存储器单元MC的阈值电压是否达到了根据写入对象的数据(以下称作“写入数据”)预先设定的电压。周边电路根据感测放大器电路SA的判定结果，继续编程脉冲的施加，直到存储器单元MC的阈值电压达到与写入数据相应的电压为止。在上述写入动作中，对不包含写入对象的存储器单元MC的功能层21的漏极线DL施加规定电压。由此，在与写入对象以外的存储器单元MC对应的沟道部50中不流过电流。
另一方面，在读出动作中，感测放大器电路SA对与读出对象的存储器单元MC相邻的漏极线DL预充电电源电位Vcc。周边电路选择与读出对象的存储器单元MC对应柱30作为选择柱S。然后，周边电路对选择柱S的栅极布线31依次施加用于判定存储器单元MC的阈值电压的多种判定电位(阈值判定电压)。感测放大器电路SA通过检测由预充电蓄积的电荷在被施加了哪个判定电压时向源极线SL流出，来判定存储于读出对象的存储器单元MC的数据。
＜3.半导体存储装置的制造方法＞
接下来，对半导体存储装置1A的制造方法进行说明。图5至图8是表示半导体存储装置1A的制造方法的剖面图。另外，以下进行说明的材料只是例示，并非限定本实施方式的内容。
如图5中的(a)所示，在硅基板10之上形成绝缘层11以及半导体层12。接下来，在半导体层12之上，交替地层叠由硅氧化物(SiO2)形成的绝缘层22和由硅氮化物(SiN)形成的绝缘层91。由此，形成中间层叠体20A。绝缘层91是在后工序中被置换成功能层21的牺牲层。接下来，在中间层叠体20A之上设置绝缘部25。接下来，在中间层叠体20A以及绝缘部25之上设置掩模M1。接下来，使用掩模M通过蚀刻设置存储器沟槽MT。存储器沟槽MT是在Z方向上挖掘并在X方向上延伸的槽。在本实施方式中，通过设置半导体层12，可抑制存储器沟槽MT被过度地深挖。
接下来，如图5中的(b)所示，用作为硅氧化物(SiO2)的绝缘材料92填埋存储器沟槽MT。该绝缘材料92在后工序中形成位于多个柱30之间的绝缘部23(参照图2)。
接下来，如图5中的(c)所示，通过蚀刻在后工序中形成柱30的位置设置存储器孔MH。存储器孔MH是沿Z方向延伸的孔。
接下来，如图5中的(d)所示，向存储器孔MH的内表面依次供给半导体层35的材料、隧道绝缘膜34的材料、存储器膜33的材料以及阻挡绝缘膜32的材料。由此，形成半导体层35、隧道绝缘膜34、存储器膜33以及阻挡绝缘膜32。接下来，向阻挡绝缘膜32的内侧供给多晶硅(Poly－Si)，并掺杂杂质。由此，形成栅极布线31。接下来，通过蚀刻去除栅极布线31的上端部。
接下来，如图6中的(e)所示，通过蚀刻去除半导体层35、隧道绝缘膜34、存储器膜33以及阻挡绝缘膜32的不需要部分。接下来，如图6中的(f)所示，向半导体层35、隧道绝缘膜34、存储器膜33、阻挡绝缘膜32以及栅极布线31之上供给硅氮化物(SiN)，形成上部绝缘部93。接下来，设置用于去除上部绝缘部93的中央部的掩模M2。接下来，通过使用了掩模M2的蚀刻去除上部绝缘部93的中央部。由此，形成上部绝缘部36。
接下来，如图6中的(g)所示，供给非晶体硅(a－Si)，形成栅极布线31的扩径部31a。接下来，交替地层叠由硅氧化物(SiO2)形成的绝缘层101和由硅氮化物(SiN)形成的绝缘层102。由此，形成中间层叠体100。绝缘层101在后工序中形成绝缘部75。绝缘层102是在后工序中被置换成选择晶体管ST的栅极电极74以及选择栅极线SGL的牺牲层。接下来，如图6中的(h)所示，去除中间层叠体100的不需要部分。
接下来，如图7中的(i)所示，向去除了中间层叠体100的不需要部分的区域供给作为硅氧化物(SiO2)的绝缘材料，形成绝缘部105。接下来，如图7中的(j)所示，在中间层叠体100以及绝缘部105形成供选择晶体管ST的半导体层71、绝缘层72以及芯绝缘部73设置的孔106。
接下来，如图7中的(k)所示，向孔106的内周面供给选择晶体管ST的绝缘层72的材料以及半导体层71的材料。由此，形成绝缘层72以及半导体罩层71b。半导体罩层71b是保护绝缘层72的保护层。接下来，使用未图示的掩模，在绝缘层72以及半导体罩层71b的底部设置孔。
接下来，如图7中的(l)所示，向孔106的内表面供给半导体层71的材料以及芯绝缘部73的材料，形成半导体层71以及芯绝缘部73。接下来，如图8中的(m)所示，去除绝缘层72以及半导体层71的不需要部分。接下来，如图8中的(n)所示，去除绝缘层72的上端部，形成半导体层71的扩径部71a。
接下来，如图8中的(l)所示，在选择晶体管ST之上设置绝缘部107。接下来，设置在Z方向上贯通中间层叠体20A、绝缘部25以及中间层叠体100的未图示的孔，通过该孔去除形成绝缘层91、102的硅氮化物(SiN)。接下来，向去除了绝缘层91、102的空间供给作为钨(W)的导电材料，形成源极线SL、漏极线DL、栅极电极74以及选择栅极线SGL。接下来，如图8中的(o)所示，在绝缘部107设置接触件80。然后，设置位线BL。由此，完成半导体存储装置1A。
＜4.优点＞
作为比较例，考虑具有在基板的厚度方向上交替地层叠绝缘膜与字线的层叠体、以及在上述基板的厚度方向上贯通该层叠体的沟道部的半导体存储装置。在这种半导体存储装置中，随着层叠数增加，沟道部的长度变长。其结果，读出电流降低，并且读出动作时的噪声增加。因此，有时数据的读出所需的读出时间变长。
另外，在上述比较例的半导体存储装置中，顺序读出快，但随机读出下的读出花费时间。顺序读出是指，以字线为单位的读出。另一方面，随机读出是指，从不是特定的布线单位的多个任意的存储器单元读出数据的动作。
另一方面，本实施方式的半导体存储装置包括：在沿着硅基板10的表面的方向上延伸源极线SL以及漏极线DL；设于该源极线SL与漏极线DL之间的沟道部50；在硅基板10的厚度方向上延伸并与沟道部50排列的栅极布线31；以及设于沟道部50与栅极布线31之间的电荷保持部40。根据这样的构成，沟道部50在与硅基板10的表面平行的方向上形成，沟道部50的长度变短。其结果，可抑制读出电流的降低以及读出动作时的噪声。因此，能够实现读出时间的缩短。
在本实施方式中，沟道部50包括分成栅极布线31的两侧的第一部分50a与第二部分50b。电荷保持部40包括位于沟道部50的第一部分50a与栅极布线31之间的第一部分40a以及位于沟道部50的第二部分50b与栅极布线31之间的第二部分40b。根据这样的构成，能够确保两个对一个栅极布线31流过沟道电流的路径，因此能够更稳定地进行数据的写入以及数据的读出。
如图2所示，半导体存储装置1A具有一个柱30A所包含的沟道部50及电荷保持部40、以及其他柱30A所包含的沟道部50及电荷保持部40。这些沟道部50与相同的源极线SL以及漏极线DL并联连接。根据这样的构成，即使在进行随机读出的情况下，也能够以较短的读出时间访问存储器单元MC。由此，能够低延迟地进行读出。
(第二实施方式)
接下来，对第二实施方式进行说明。第二实施方式与第一实施方式的不同之处在于，半导体层35不包含在柱30B中，半导体层35在Z方向上被分断成几个。以下说明以外的构成与第一实施方式的构成相同。
图9是表示第二实施方式的半导体存储装置1B的剖面图。在本实施方式中，柱30B包含栅极布线31、阻挡绝缘膜32、存储器膜33以及隧道绝缘膜34，但不包含半导体层35。在本实施方式中，半导体层35设于在Y方向上与源极线SL以及漏极线DL排列的区域。
换言之，在与第一功能层21A对应的沟道部50和与第二功能层21B对应的沟道部50之间设有绝缘层22B的一部分。同样地，在与第二功能层21B对应的沟道部50和与第三功能层21C对应的沟道部50之间设有绝缘层22C的一部分。在与第三功能层21C对应的沟道部50和与第四功能层21D对应的沟道部50之间设有绝缘层22D的一部分。
图10以及图11是表示第二实施方式的半导体存储装置1B的制造方法的剖面图。如图10中的(a)所示，在硅基板10之上形成绝缘层11以及半导体层12。接下来，在半导体层35之上，交替地层叠由硅氧化物(SiO2)形成的绝缘层22和由硅氮化物(SiN)形成的绝缘层91。由此，形成中间层叠体20A。绝缘层91是在后工序中被置换成功能层21的牺牲层。接下来，在中间层叠体20A之上设置绝缘部25。接下来，在绝缘部25之上设置掩模MB。接下来，使用掩模MB通过蚀刻设置存储器孔MH。在本实施方式中，在不设置存储器沟槽MT而设置存储器孔MH这一点上与第一实施方式不同。
接下来，如图10中的(b)所示，通过蚀刻去除在中间层叠体20A中在存储器孔MH露出的绝缘层91的端部。由此，在多个绝缘层22之间形成凹陷111。接下来，如图10中的(c)所示，向存储器孔MH的内表面供给半导体层35的材料。接下来，通过蚀刻去除所供给的半导体层35的材料的不需要部分。由此，可获得在多个绝缘层22之间在凹陷111设有沟道部50的中间层叠体20A。在Z方向上排列的多个沟道部50被绝缘层22分断。
接下来，如图10中的(d)所示，在存储器孔MH的内表面依次层叠隧道绝缘膜34的材料、存储器膜33的材料以及阻挡绝缘膜32的材料。由此，形成隧道绝缘膜34、存储器膜33以及阻挡绝缘膜32。接下来，在阻挡绝缘膜32的内侧设置多晶硅(Poly－Si)，并掺杂杂质。由此，形成栅极布线31。接下来，通过蚀刻去除栅极布线31的上端部。
接下来，如图11中的(e)所示，通过蚀刻去除隧道绝缘膜34、存储器膜33以及阻挡绝缘膜32的不需要部分。接下来，如图11中的(f)所示，供给非晶体硅(a－Si)，形成栅极布线31的扩径部31a。接下来，如图11中的(g)所示，在X方向上，在相邻的柱30B之间的区域设置沿Z方向延伸的孔112。接下来，如图11中的(h)所示，向孔112供给作为硅氧化物(SiO2)的绝缘材料，形成绝缘部113。绝缘部113包括在第一实施方式中所述的绝缘部23。
根据这样的构成，也能够与第一实施方式同样地提供可实现读出时间的缩短的半导体存储装置1B。在本实施方式中，半导体层35在Z方向上被分断，在与源极线SL以及漏极线DL排列的区域设有沟道部50。根据这样的构成，与半导体层35在Z方向上相连的情况相比，边缘电场的影响变小。由此，数据的写入动作以及数据的读出动作更稳定。
(第三实施方式)
接下来，对第三实施方式进行说明。第三实施方式与第一实施方式不同之处在于，除了半导体层35之外，存储器膜33以及隧道绝缘膜34在Z方向上被分断。以下说明以外的第三实施方式的构成与第一实施方式的构成相同。
图12是表示第三实施方式的半导体存储装置1C的剖面图，放大示出了与存储器单元MC相关的部分。在本实施方式中，半导体存储装置1C例如具有多个柱30C(图中仅图示一个)、多个电荷保持部40、多个隧道绝缘膜34C以及多个沟道部50。
各柱30C具有栅极布线31和阻挡绝缘膜32。栅极布线31以及阻挡绝缘膜32的构成与第一实施方式相同。即，阻挡绝缘膜32沿着栅极布线31在Z方向上延伸。
另一方面，电荷保持部40、隧道绝缘膜34C以及沟道部50设于在Z方向上相邻的两个绝缘层22之间。即，电荷保持部40、隧道绝缘膜34C以及沟道部50按每个功能层21而被绝缘。在本实施方式中，沟道部50在该沟道部50之中具有在Y方向以及X方向上不与电荷保持部40重叠的区域(即，图12中的沟道部50的上端部以及下端部，以下称作“特定区域”)。在Y方向以及X方向上，在沟道部50的特定区域与阻挡绝缘膜32之间设有隧道绝缘膜34C。由此，沟道部50与阻挡绝缘膜32分离地设置，不与阻挡绝缘膜32相接。
图13是沿着图12所示的半导体存储装置1C的F13－F13线的剖面图。如图13所示，电荷保持部40、隧道绝缘膜34C以及沟道部50形成为包围栅极布线31的环状。
根据这样的构成，也能够与第一实施方式同样地提供可实现读出时间的缩短的半导体存储装置1C。
(第四实施方式)
接下来，对第四实施方式进行说明。第四实施方式在存储器单元MC具有作为浮置栅极电极的电荷保持部40D这一点上与第一实施方式不同。以下说明以外的第四实施方式的构成与第一实施方式的构成相同。
图14是表示第四实施方式的半导体存储装置1D的剖面图，是放大示出与存储器单元MC相关的部分。在本实施方式中，半导体存储装置1D例如具有多个柱30D(图中仅图示一个)、多个电荷保持部40D、多个隧道绝缘膜34D以及多个沟道部50。
各柱30D具有栅极布线31和阻挡绝缘膜32。栅极布线31以及阻挡绝缘膜32的构成与第一实施方式相同。即，阻挡绝缘膜32沿着栅极布线31在Z方向上延伸。
另一方面，电荷保持部40D、隧道绝缘膜34D以及沟道部50设于在Z方向上相邻的两个绝缘层22之间。即，电荷保持部40D、隧道绝缘膜34D以及沟道部50按每个功能层21而被绝缘。电荷保持部40D是浮置栅极电极，根据蓄积的电荷的量存储数据。在本实施方式中，沟道部50在该沟道部50之中具有在Y方向以及X方向上不与电荷保持部40重叠的区域(即，图14中的沟道部50的上端部以及下端部，以下称作“特定区域”)。在Y方向以及X方向上，在沟道部50的特定区域与阻挡绝缘膜32之间设有隧道绝缘膜34D。由此，沟道部50与阻挡绝缘膜32分离地设置，不与阻挡绝缘膜32相接。
根据这样的构成，也能够与第一实施方式同样地提供可实现读出时间的缩短的半导体存储装置1D。
(第五实施方式)
接下来，对第五实施方式进行说明。第五实施方式在存储器单元MC具有作为铁电体的电荷保持部40E这一点上与第一实施方式不同。以下说明以外的构成与第一实施方式的构成相同。
图15是表示第五实施方式的半导体存储装置1E的剖面图，放大示出了存储器单元MC相关的部分。在本实施方式中，半导体存储装置1E例如具有多个柱30E和多个沟道部50。沟道部50与第二实施方式相同，设于在Z方向上相邻的两个绝缘层22之间。
各柱30E具有栅极布线31和存储器膜33E。存储器膜33E沿着栅极布线31在Z方向上延伸。在从Z方向观察的情况下，存储器膜33E形成为包围栅极布线31的环状。存储器膜33E设于栅极布线31与沟道部50之间。在本实施方式中，存储器膜33E以遍及柱30E的大部分的方式在Z方向上延伸。在本实施方式中，存储器膜33E是构成铁电体存储器(FeFET：Ferroelectric Field Effect Transistor)的铁电膜。由铁电膜形成的电荷保持部40E根据极化的方向(极化反转的状态)存储数据。铁电膜由氧化铪(HfO)那样的高介电常数材形成。
在本实施方式中，存储器膜33E包含多个电荷保持部40E。各电荷保持部40E是在存储器膜33E中位于与源极线SL以及漏极线DL相同的高度的区域。换言之，多个电荷保持部40E是在存储器膜33E中与第一至第四功能层21A～21D在Y方向上排列的区域。电荷保持部40E是能够通过保持电荷的状态(例如极化的方向)来存储数据的存储部。在对栅极布线31施加满足规定条件的电压的情况下，电荷保持部40E使电荷的状态(例如极化的方向)变化。由此，电荷保持部40E非易失性地存储数据。
根据这样的构成，也能够与第一实施方式同样地提供可实现读出时间的缩短的半导体存储装置1E。这里，铁电体存储器能够期待恒定电压下的高速动作，但干扰的耐性成为课题。然而，在本实施方式中，由于在写入对象或读出对象以外的存储器单元MC的沟道部50不流过电流，因此不易产生干扰的问题。由此，能够提高使用了铁电体存储器的半导体存储装置1E的可靠性。
另外，在本实施方式中，电荷保持部40E也可以与第三实施方式同样地设于在Z方向上相邻的两个绝缘层22之间。另一方面，沟道部50也可以与第一实施方式同样地由在Z方向上延伸半导体层35形成。
根据以上说明至少一个实施方式，半导体存储装置具有基板、第一布线、第二布线、第三布线、第四布线以及电荷保持部。所述第一布线在沿着所述基板的表面的第一方向上延伸。所述第二布线在与所述第一方向交叉的第二方向上与所述第一布线排列，并在所述第一方向上延伸。所述第三布线与所述第一布线和所述第二布线相接，且包含半导体。所述第四布线位于所述第一布线与所述第二布线之间，在与所述第一方向及所述第二方向交叉的第三方向上延伸，至少在所述第一方向上与所述第三布线排列。所述电荷保持部位于所述第三布线与所述第四布线之间。根据这样的构成，能够实现读出时间的缩短。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，同样包含在权利要求书所记载的发明及其等效的范围中。

Claims (16)

1.一种半导体存储装置，其中，具备：
基板；
第一源极线，在沿着所述基板的表面的第一方向上延伸；
第一漏极线，在与所述第一方向交叉的第二方向上与所述第一源极线并列，并在所述第一方向上延伸；
第一沟道部，与所述第一源极线和所述第一漏极线相接，且包含半导体；
第一栅极布线，位于所述第一源极线与所述第一漏极线之间，在与所述第一方向和所述第二方向交叉的第三方向上延伸，至少在所述第一方向上与所述第一沟道部并列；以及
第一电荷保持部，位于所述第一沟道部与所述第一栅极布线之间。
2.如权利要求1所述的半导体存储装置，其中，
所述第一沟道部包括第一部分和第二部分，所述第一部分在所述第一方向上与所述第一栅极布线并列，所述第二部分在所述第一方向上相对于所述第一栅极布线位于与所述第一部分相反的一侧，
所述第一电荷保持部包括第一部分和第二部分，所述第一部分位于所述第一沟道部的所述第一部分与所述第一栅极布线之间，所述第二部分位于所述第一沟道部的所述第二部分与所述第一栅极布线之间。
3.如权利要求2所述的半导体存储装置，其中，
所述第一电荷保持部为包围所述第一栅极布线的环状。
4.如权利要求1至3中任一项所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第二沟道部，在所述第一方向上位于离开所述第一沟道部的位置，与所述第一源极线和所述第一漏极线相接，且包括半导体；
第二栅极布线，位于所述第一源极线与所述第一漏极线之间，在所述第三方向上延伸，至少在所述第一方向上与所述第二沟道部并列；以及
第二电荷保持部，位于所述第二沟道部与所述第二栅极布线之间。
5.如权利要求4所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第一位线，相对于所述第一栅极布线位于与所述基板相反的一侧，并在所述第二方向上延伸；
第二位线，相对于所述第二栅极布线位于与所述基板相反的一侧，并在所述第二方向上延伸；
第一选择晶体管，位于所述第一栅极布线与所述第一位线之间；以及
第二选择晶体管，位于所述第二栅极布线与所述第二位线之间。
6.如权利要求5所述的半导体存储装置，其中，
所述半导体存储装置还具备选择栅极线，该选择栅极线在所述第一方向上延伸，并与所述第一选择晶体管的栅极电极和所述第二选择晶体管的栅极电极连接。
7.如权利要求1至3中任一项所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第二源极线，相对于所述第一漏极线在所述第二方向上位于与所述第一源极线相反的一侧，并在所述第一方向上延伸；
第二漏极线，相对于所述第二源极线在所述第二方向上位于与所述第一漏极线相反的一侧，并在所述第一方向上延伸；
第三沟道部，与所述第二源极线和所述第二漏极线相接，且包含半导体；
第三栅极布线，位于所述第二源极线与所述第二漏极线之间，在所述第三方向上延伸，至少在所述第一方向上与所述第三沟道部并列；以及
第三电荷保持部，位于所述第三沟道部与所述第三栅极布线之间。
8.如权利要求7所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第四沟道部，在所述第一方向上位于离开所述第三沟道部的位置，与所述第二源极线和所述第二漏极线相接，且包含半导体；
第四栅极布线，位于所述第二源极线与所述第二漏极线之间，在所述第三方向上延伸，至少在所述第一方向上与所述第四沟道部并列；以及
第四电荷保持部，位于所述第四沟道部与所述第四栅极布线之间。
9.如权利要求8所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第一位线，相对于所述第一栅极布线及所述第三栅极布线位于与所述基板相反的一侧，并在所述第二方向上延伸；
第一选择晶体管，位于所述第一栅极布线与所述第一位线之间；以及
第三选择晶体管，位于所述第三栅极布线与所述第一位线之间。
10.如权利要求1至3中任一项所述的半导体存储装置，其中，
所述半导体存储装置还具备：
第三源极线，在所述第三方向上位于离开所述第一源极线的位置，在所述第一方向上延伸，并在所述第二方向上与所述第一栅极布线并列；
第三漏极线，在所述第三方向上位于离开所述第一漏极线的位置，在所述第一方向上延伸，并在所述第二方向上与所述第一栅极布线并列；
第五沟道部，与所述第三源极线和所述第三漏极线相接，包含半导体，至少在所述第一方向上与所述第一栅极布线并列；以及
第五电荷保持部，位于所述第五沟道部与所述第一栅极布线之间。
11.如权利要求10所述的半导体存储装置，其中，
所述半导体存储装置包括半导体层，该半导体层沿着所述第一栅极布线在所述第三方向上延伸，
所述半导体层包括所述第一沟道部与所述第五沟道部。
12.如权利要求10所述的半导体存储装置，其中，
所述半导体存储装置还具备绝缘部，该绝缘部在所述第三方向上设于所述第一沟道部与所述第五沟道部之间，将所述第一沟道部与所述第五沟道部分断。
13.一种半导体存储装置，其中，具备：
基板；
第一布线，在沿着所述基板的表面的第一方向上延伸；
第二布线，在与所述第一方向交叉的第二方向上与所述第一布线并列，并在所述第一方向上延伸；
第三布线，与所述第一布线和所述第二布线相接，且包含半导体；
第四布线，位于所述第一布线与所述第二布线之间，在与所述第一方向及所述第二方向交叉的第三方向上延伸，至少在所述第一方向上与所述第三布线并列；以及
第一电荷保持部，位于所述第三布线与所述第四布线之间。
14.如权利要求13所述的半导体存储装置，其中，
所述半导体存储装置还具备：
多个第一布线，在所述第一方向上延伸；
多个第二布线，在所述第二方向上延伸；
多个第三布线，分别与所述多个第一布线中的某一个和所述多个第二布线中的某一个相接，且包含半导体；
多个第四布线，分别位于所述多个第一布线中的某一个和所述多个第二布线中的某一个之间，并在所述第三方向上延伸；以及
第二电荷保持部，
所述第二电荷保持部位于所述多个第三布线中的一个与所述多个第四布线中的一个之间，在所述第一方向上与所述第一电荷保持部并列。
15.如权利要求14所述的半导体存储装置，其中，
所述半导体存储装置还具备第三电荷保持部，
所述多个第一布线包含在所述第二方向上排列的两个以上的第一布线，
所述多个第二布线包含在所述第二方向上排列的两个以上的第二布线，
所述第三电荷保持部位于所述多个第三布线中的一个第三布线与所述多个第四布线中的一个第四布线之间，在所述第二方向上与所述第一电荷保持部并列。
16.如权利要求14或15所述的半导体存储装置，其中，
所述半导体存储装置还具备第四电荷保持部，
所述多个第一布线包含在所述第三方向上排列的两个以上的第一布线，
所述多个第二布线包含在所述第三方向上排列的两个以上的第二布线，
所述第四电荷保持部位于所述多个第三布线中的一个第三布线与所述多个第四布线中的一个第四布线之间，在所述第三方向上与所述第一电荷保持部并列。
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