TWI604596B - 記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶裝置之製造方法 - Google Patents

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TWI604596B
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柳沢一正
大和田福夫
吉田省史
川嶋泰彥
吉田信司
谷口泰弘
奧山幸祐
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Description

記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶裝置之製造方法
本發明係關於記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶裝置之製造方法。
以往，於日本專利特開2011-129816號公報(專利文獻1)，揭示一種將記憶體閘極結構體配置於2個選擇閘極結構體之間的記憶胞(參照專利文獻1、圖15)。實際上，於該記憶胞中，具備：供位元線連接之汲極區域、與供源極線連接之源極區域，且於該等汲極區域及源極區域間之半導體基板上，依序配置形成有第1選擇閘極結構體、記憶體閘極結構體及第2選擇閘極結構體。於由上述構成而成之記憶胞中，將由絕緣材料包圍之電荷蓄積層設置於記憶體閘極結構體，並可藉由向該電荷蓄積層注入電荷而寫入資料、或藉由抽出電荷蓄積層內之電荷而刪除資料。 實際上，於此種記憶胞中，於向電荷蓄積層注入電荷之情形時，以與源極線連接之第2選擇閘極結構體遮斷電壓，並將來自位元線之低電壓之位元電壓經由第1選擇閘極結構體施加於記憶體閘極結構體之通道層。此時，於記憶體閘極結構體，藉由向記憶體閘極電極施加高電壓之記憶體閘極電壓，且因位元電壓與記憶體閘極電壓之較大電壓差而產生之量子穿隧效應可向電荷蓄積層注入電荷。 於以矩陣狀配置由此種構成而成之複數個記憶胞之非揮發性半導體記憶裝置中，由於向各記憶體閘極電極施加電壓之記憶體閘極線被複數個記憶胞所共用，故於為了向特定之記憶胞之電荷蓄積層注入電荷而將高電壓之電荷蓄積閘極電壓施加於記憶體閘極線時，導致亦對共用該記憶體閘極線之其他記憶胞之記憶體閘極電極施加高電壓之電荷蓄積閘極電壓。 因此，於未使電荷注入於電荷蓄積層之記憶胞中，例如，向記憶體閘極結構體之通道層施加高電壓之位元電壓，減小記憶體閘極電極與通道層之電壓差，故即便將高電壓之電荷蓄積閘極電壓施加於記憶體閘極線，亦阻止電荷向電荷蓄積層注入。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2011-129816號公報
[發明所欲解決之問題] 然而，期望採取如下之對策：於不使電荷注入於電荷蓄積層之記憶胞中，於將高電壓之電荷蓄積閘極電壓施加於記憶體閘極線時，並非僅單純地阻止電荷向電荷蓄積層注入，此時，亦不會產生意外地將電荷注入電荷蓄積層導致電荷蓄積層之電荷蓄積狀態變動之現象(以下，將其稱作干擾)。 又，於此種非揮發性半導體記憶裝置中，由於矩陣狀地配置複數個記憶胞，故即便於採取干擾所致不良之對策時，重要的是亦以於有限之面積內，可配置更多之記憶胞之方式謀求記憶胞之小型化。 因此，本發明係考慮以上方面而完成者，目的在於提供一種可謀求小型化，且抑制干擾產生之記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶體裝置之製造方法。 [解決問題之技術手段] 為了解決上述課題，本發明之記憶胞之特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，於將上述散熱片部之上表面至上述絕緣層上之上述記憶體閘極電極底面之距離即上述散熱片部之電極內突出高度設為Hfin，將由上述第1選擇閘極結構體及上述第2選擇閘極結構體跨過上述散熱片部之方向之上述散熱片部之寬度設為Wfin時，Hfin＞Wfin，且於寫入選擇時，藉由因上述記憶體閘極電極與上述散熱片部間之電壓差而產生之量子穿隧效應向上述電荷蓄積層內注入電荷，於寫入非選擇時，藉由形成於上述散熱片部內之空乏層阻止電荷向上述電荷蓄積層注入。 又，本發明之非揮發性半導體記憶裝置之特徵在於：其係於記憶體閘極電極連接有記憶體閘極線之記憶胞以矩陣狀配置的非揮發性半導體記憶裝置，且上述記憶胞為上述所記載之記憶胞，且由矩陣狀配置之複數個上述記憶胞共用上述記憶體閘極線。 [發明之效果] 以本發明之記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶裝置之製造方法，於阻止電荷向電荷蓄積層注入時，藉由第1選擇閘極結構體，遮斷由記憶體閘極結構體包圍之散熱片部內、與位元線之電性連接，藉由第2選擇閘極結構體，遮斷由記憶體閘極結構體包圍之散熱片部內、與源極線之電性連接，藉此，可提供可於散熱片部之表面形成空乏層，藉由該空乏層，可減小記憶體閘極電極與散熱片部間之電位差之記憶胞。 藉此，於本發明中，即便提高散熱片部內之雜質濃度，於散熱片部表面使汲極區域及源極區域接近而謀求小型化，藉由於散熱片部整體形成空乏層之方式選定散熱片部之形狀，亦可減小記憶體閘極電極與散熱片部件之電位差，進而亦減小施加於空乏層之電場而抑制干擾產生。 又，於本發明之記憶胞中，由於可將第1選擇閘極結構體、記憶體閘極結構體、及第2選擇閘極結構體之各閘極寬度置換為散熱片部之高度，故雖提高散熱片部之高度量，但可縮窄第1選擇閘極結構體、記憶體閘極結構體及第2選擇閘極結構體之各閘極寬度方向之形成面積，相應地，可實現小型化。 附帶一提，於本發明之記憶胞中，於阻止電荷向電荷蓄積層注入時，將可遮斷由記憶體閘極結構體包圍之散熱片部內、與位元線(源極線)之電性連接的電壓施加於位元線及源極線即可。藉此，於本發明之記憶胞中，不受施加於記憶體閘極電極之電荷蓄積閘極電壓約束，可降低位元線及源極線之電壓值，相應地，可薄化第1選擇閘極結構體之第1選擇閘極絕緣膜、或第2選擇閘極結構體之第2選擇閘極絕緣膜之各膜厚，可實現高速動作。
以下，對用以實施本發明之形態進行說明。另，說明係設為以下所示之順序。 ＜1．具有散熱片結構之記憶胞之概略＞ ＜2．記憶胞之詳細構成＞ ＜3．非揮發性半導體記憶體裝置之電路構成＞ ＜4．關於非揮發性半導體記憶裝置之各種動作時之電壓＞ 4-1．資料之寫入動作 4-2．資料之非寫入動作 4-3．資料之讀出動作 4-4．資料之刪除動作 ＜5．關於將高電壓之電荷蓄積閘極電壓施加於記憶體閘極電極之寫入非選擇之記憶胞之電位＞ ＜6．非揮發性半導體記憶裝置之製造方法＞ ＜7．作用及效果＞ ＜8．其他實施形態＞ 8-1．以金屬材料以外之導電材料形成記憶體閘極電極、第1選擇閘極電極、及第2選擇閘極電極時之記憶胞之構成 8-2．將覆蓋絕緣膜設置於散熱片部之上表面之記憶胞之構成 8-3．其他 ＜9．使設置有第1選擇閘極結構體及第2選擇閘極結構體之區域之絕緣層之膜厚薄化的記憶胞＞ 9-1．記憶胞之構成 9-2．作用及效果 ＜10．將散熱片部設置於絕緣層上之記憶胞＞ 10-1．記憶胞之構成 10-2．作用及效果 10-3．其他實施形態之散熱片部 (1)具有散熱片結構之記憶胞之概略 圖1係概略性顯示設置於非揮發性半導體記憶裝置1之記憶胞MC之散熱片結構之立體圖。此處，首先使用圖1所示之立體圖，對記憶胞MC具有散熱片型FET(Field Effect Transistor：場效電晶體)構成之方面簡單地進行說明。於該情形時，記憶胞MC具有：半導體基板S1，其例如由矽等半導體材料形成；及散熱片部S2，其與該半導體基板S1一體形成，且由與該半導體基板S1相同之半導體材料形成；且散熱片部S2自半導體基板S1突出形成。 實際上，該記憶胞MC如下設置：由絕緣材料而成之絕緣層IS覆蓋形成為板狀之半導體基板S1之表面，散熱片部S2以朝向鉛直方向z延伸之方式形成於半導體基板S1上，且以該散熱片部S2之一部分自絕緣層IS之表面突出之方式設置。散熱片部S2例如形成為長方體狀，且長邊方向沿著半導體基板S1之表面於y方向延設。另，於該實施形態之情形時，設為於半導體基板S1及散熱片部S2例如注入P型雜質者。 除此以外，於該實施形態之情形時，於記憶胞MC，將以下結構體以跨過散熱片部S2之方式形成於絕緣層IS上：記憶體閘極結構體2，其將N型之記憶電晶體MT形成於散熱片部S2；第1選擇閘極結構體3，其將N型MOS之第1選擇電晶體T1形成於散熱片部S2；及第2選擇閘極結構體4，其同樣地將N型MOS之第2選擇電晶體T2形成於散熱片部S2。 另，關於記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4之詳細構成，由於在後述之圖3及圖4中予以說明，故此處省略其說明，而著眼於記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4跨過散熱片部S2之構成進行說明。 於該情形時，記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4以長邊方向相對於散熱片部S2延設之y方向交叉之方式延設於絕緣層IS上，並以コ字型地覆蓋散熱片部S2之表面之方式設置。藉此，散熱片部S2構成為由記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4覆蓋露出於絕緣層IS表面之表面(對向之側面及上表面)。 另，於該實施形態之情形時，記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4以並行之方式延設，且以分別跨過散熱片部S2之x方向分別與散熱片部S2延設之y方向、及鉛直方向z方向正交之方式配置。又，記憶體閘極結構體2藉由沿著一側壁形成之一側壁間隔件6與第1選擇閘極結構體3絕緣，且藉由沿著另一側壁形成之另一側壁間隔件7與第2選擇閘極結構體4絕緣。 於散熱片部S2，於與第1選擇閘極結構體3鄰接之表面，以與該第1選擇閘極結構體3之第1選擇閘極電極DG絕緣之方式形成汲極區域12a，於該汲極區域12a連接位元線(未圖示)。又，於散熱片部S2，於與第2選擇閘極結構體4鄰接之表面，以與該第2選擇閘極結構體4之第2選擇閘極電極SG絕緣之方式形成源極區域12b，於該源極區域12b連接源極線(未圖示)。 (2)記憶胞之詳細構成 接著，使用例如顯示將4個記憶胞MC於x方向並排配置之非揮發性半導體記憶裝置1之平面佈局的圖2、顯示圖1及圖2之A-A'部分之剖面構成的圖3A、顯示圖1及圖2之B-B'部分之剖面構成的圖3B、顯示圖1及圖2之C-C'部分之剖面構成的圖4A、顯示圖1及圖2之D-D'部分之剖面構成的圖4B對記憶胞MC之詳細構成進行說明。 另，於圖2中，為主要著眼於散熱片部S2、記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4而圖示之構成，省略如圖1所示之位於記憶體閘極結構體2及第1選擇閘極結構體3間之側壁間隔件6、或位於記憶體閘極結構體2及第2選擇閘極結構體4間之側壁間隔件7等相關之構成。 於該情形時，如圖2所示，非揮發性半導體記憶裝置1以於y方向並行之方式配置複數個散熱片部S2，且於各散熱片部S2分別形成記憶胞MC。非揮發性半導體記憶裝置1係以與各散熱片部S2延設之y方向交叉之方式，並行延設記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4，且於該等記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4跨過各散熱片部S2之區域，形成具有記憶電晶體MT、第1選擇電晶體T1、及第2選擇電晶體T2的記憶胞MC。 於非揮發性半導體記憶裝置1，於記憶體閘極結構體2之記憶體閘極電極MG之上表面特定位置，設置有供記憶體閘極線(未圖示)連接之記憶體閘極接點MGC，且可對由複數個記憶胞MC共用之記憶體閘極電極MG，經由記憶體閘極接點MGC施加對記憶體閘極線施加之記憶體閘極電壓。 又，於非揮發性半導體記憶裝置1，於第1選擇閘極結構體3之第1選擇閘極電極DG之上表面特定位置，設置有供第1選擇閘極線(未圖示)連接之第1選擇閘極接點DGC，且可對由複數個記憶胞MC共用之第1選擇閘極電極DG，經由第1選擇閘極接點DGC施加對第1選擇閘極線施加之電壓。 再者，於非揮發性半導體記憶裝置1，於第2選擇閘極結構體4之第2選擇閘極電極SG之上表面特定位置，設置有供第2選擇閘極線(未圖示)連接之第2選擇閘極接點SGC，且可對由複數個記憶胞MC共用之第2選擇閘極電極SG，經由第2選擇閘極接點SGC施加對第2選擇閘極線施加之電壓。 於與散熱片部S2之第1選擇閘極結構體3鄰接之表面，形成有汲極區域12a，並將與位元線(未圖示)連接之位元接點BC設置於汲極區域12a。藉此，可對記憶胞MC，將施加於位元線之位元電壓經由位元接點BC施加於汲極區域12a。 另一方面，於散熱片部S2之與第2選擇閘極結構體4鄰接之表面，形成有源極區域12b，並將與源極線(未圖示)連接之源極接點SC設置於源極區域12b。藉此，可對記憶胞MC，將施加於源極線之源極電壓經由源極接點SC施加於源極區域12b。 實際上，於記憶胞MC，如顯示圖1及圖2之A-A'部分之剖面構成之圖3A所示，沿著第1選擇閘極結構體3之側壁，形成由氧化矽(SiO、SiO2 )等絕緣材料而成之側壁部22a，於散熱片部S2之與該側壁部22a鄰接之表面形成汲極區域12a。汲極區域12a藉由形成於第1選擇閘極結構體3及汲極區域12a間之側壁部22a，與第1選擇閘極結構體3之第1選擇閘極電極DG絕緣。 又，於記憶胞MC，沿著第2選擇閘極結構體4之側壁，形成由氧化矽(SiO、SiO2 )等絕緣材料而成之側壁部22b，於散熱片部S2之與該側壁部22b鄰接之表面形成源極區域12b。源極區域12b藉由形成於第2選擇閘極結構體4及源極區域12b間之側壁部22b，與第2選擇閘極結構體4之第2選擇閘極電極SG絕緣。 另，於該實施形態之情形時，設置特定間隔而形成於散熱片部S2表面之汲極區域12a及源極區域12b例如包含SiGe等半導體材料，藉由磊晶生長法選擇性形成於散熱片部S2之表面，且具有特定之膜厚。 記憶體閘極結構體2於汲極區域12a及源極區域12b間之散熱片部S2上，隔著包含氧化矽(SiO、SiO2 )等絕緣材料之下部記憶體閘極絕緣膜13，具有例如由氮化矽(Si3 N4 )、氮氧化矽(SiON)、氧化鋁(Al2 O3 )、二氧化鉿(HfO2 )等而成之電荷蓄積層EC，再者，於該電荷蓄積層EC上，隔著由與下部記憶體閘極絕緣膜13不同之絕緣材料(例如二氧化鉿(HfO2 )等之High-k材料、或氮化鉿矽酸鹽(HfSiON))而成之上部記憶體閘極絕緣膜14具有記憶體閘極電極MG。如此記憶體閘極結構體2構成為：藉由下部記憶體閘極絕緣膜13及上部記憶體閘極絕緣膜14，將電荷蓄積層EC與散熱片部S2及記憶體閘極電極MG絕緣。 記憶體閘極電極MG例如由鋁(Al)、鈦鋁(TiAl)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等金屬材料形成，且藉由在製造過程中進行之CMP等平坦化處理將上表面平坦化。又，於記憶體閘極電極MG，連接記憶體閘極線ML，且可自該記憶體閘極線ML施加特定之電壓。 於記憶體閘極結構體2，沿著一側壁形成由絕緣材料而成之壁狀之側壁間隔件6，且隔著該側壁間隔件6鄰接第1選擇閘極結構體3。於該實施形態之情形時，於記憶體閘極結構體2，設置有沿著記憶體閘極電極MG之一側壁與上部記憶體閘極絕緣膜14之一端一體形成之壁狀之記憶體閘極側壁絕緣膜15a，且沿著該記憶體閘極側壁絕緣膜15a、上部記憶體閘極絕緣膜14、電荷蓄積層EC、及下部記憶體閘極絕緣膜13之各側壁形成側壁間隔件6。另，形成於記憶體閘極結構體2內之記憶體閘極側壁絕緣膜15a藉由與上部記憶體閘極絕緣膜14相同之絕緣材料(例如，High-k材料)形成，且可以與該上部記憶體閘極絕緣膜14相同之製造步驟形成。 形成於記憶體閘極結構體2與第1選擇閘極結構體3之間之側壁間隔件6藉由特定之膜厚形成，且可與記憶體閘極結構體2內之記憶體閘極側壁絕緣膜15a、及後述之第1選擇閘極結構體3內之第1選擇閘極側壁絕緣膜19a一起，將記憶體閘極電極MG、與第1選擇閘極電極DG絕緣。 於該情形時，側壁間隔件6藉由與記憶體閘極結構體2內之記憶體閘極側壁絕緣膜15a、或第1選擇閘極結構體3內之第1選擇閘極側壁絕緣膜19a之絕緣材料(例如，High-k材料)不同之氧化矽(SiO、SiO2 )等絕緣材料形成，且藉由在製造過程中進行之CMP等平坦化處理將上表面平坦化。 此處，當記憶體閘極電極MG及第1選擇閘極電極DG間之距離未達5[nm]時，於將特定電壓施加於記憶體閘極電極MG或第1選擇閘極電極DG時，有於記憶體閘極側壁絕緣膜15a、或側壁間隔件6、第1選擇閘極側壁絕緣膜19a產生耐壓不良之虞。 另一方面，當記憶體閘極電極MG及第1選擇閘極電極DG間之距離超過40[nm]時，於記憶體閘極電極MG及第1選擇閘極電極DG間，散熱片部S2(例如，表面至50[nm]之區域(表面區域))之電阻上升，故於資料讀出時，讀出電流難以在記憶體閘極結構體2及第1選擇閘極結構體3間流通。 因此，於該實施形態之情形時，期望記憶體閘極電極MG及第1選擇閘極電極DG間之距離選定為5[nm]以上且40[nm]以下，故而期望記憶體閘極側壁絕緣膜15a、側壁間隔件6、及第1選擇閘極側壁絕緣膜19a之合計膜厚亦選定為5[nm]以上且40[nm]以下。 再者，期望側壁間隔件6以介電常數小於記憶體閘極側壁絕緣膜15a及第1選擇閘極側壁絕緣膜19a之絕緣材料形成。於該情形時，第1選擇閘極結構體3與記憶體閘極結構體2間之電容減小，故可加快存取速度。 於第1選擇閘極結構體3，於側壁間隔件6及側壁部22a間之散熱片部S2上，形成有包含氧化矽(SiO、SiO2 )等絕緣材料之下部第1選擇閘極絕緣膜17a，並將包含與該第1選擇閘極絕緣膜17a不同之絕緣材料(例如High-k材料)之上部第1選擇閘極絕緣膜18a形成於下部第1選擇閘極絕緣膜17a上。 又，於第1選擇閘極結構體3，將沿著側壁間隔件6形成為壁狀之第1選擇閘極側壁絕緣膜19a、及沿著側壁部22a之側壁形成為壁狀之邊壁側壁絕緣膜20a與上部第1選擇閘極絕緣膜18a一體形成。另，第1選擇閘極側壁絕緣膜19a及邊壁側壁絕緣膜20a亦與上部第1選擇閘極絕緣膜18a同樣地，以與下部第1選擇閘極絕緣膜17a、或側壁間隔件6之絕緣材料不同之絕緣材料(例如High-k材料)形成，且可以相同之製造步驟與上部第1選擇閘極絕緣膜18a一起形成。此處，下部第1選擇閘極絕緣膜17a、上部第1選擇閘極絕緣膜18a之合計膜厚形成為9[nm]以下，較佳形成為3[nm]以下。 除此以外，該第1選擇閘極結構體3於上部第1選擇閘極絕緣膜18a上，形成有第1選擇閘極電極DG，且沿著該第1選擇閘極電極DG之側壁形成有第1選擇閘極側壁絕緣膜19a及邊壁側壁絕緣膜20a。 第1選擇閘極電極DG藉由與記憶體閘極電極MG相同之金屬材料(例如，鋁(Al)、鈦鋁(TiAl)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等)形成，且藉由在製造過程中進行之CMP等平坦化處理將上表面平坦化。又，於第1選擇閘極電極DG，連接有第1選擇閘極線DL，且可自該第1選擇閘極線DL施加特定之電壓。 另一方面，於記憶體閘極結構體2之另一側壁，亦形成有由絕緣材料而成之壁狀之側壁間隔件7，且隔著該側壁間隔件7鄰接第2選擇閘極結構體4。於該實施形態之情形時，於記憶體閘極結構體2，於記憶體閘極電極MG之另一側壁，亦設置有與上部記憶體閘極絕緣膜14之另一端一體形成之壁狀之記憶體閘極側壁絕緣膜15b，且沿著該記憶體閘極側壁絕緣膜15b、上部記憶體閘極絕緣膜14、電荷蓄積層EC、及下部記憶體閘極絕緣膜13之各側壁形成另一側壁間隔件7。另，形成於記憶體閘極結構體2內之另一記憶體閘極側壁絕緣膜15b藉由與上部記憶體閘極絕緣膜14及一記憶體閘極側壁絕緣膜15a相同之絕緣材料(例如，High-k)形成，且可以與該等上部記憶體閘極絕緣膜14及一記憶體閘極側壁絕緣膜15a相同之製造步驟形成。 形成於記憶體閘極結構體2與第2選擇閘極結構體4之間之側壁間隔件7形成為與一側壁間隔件6相同之膜厚，且可與記憶體閘極結構體2內之記憶體閘極側壁絕緣膜15b、後述之第2選擇閘極結構體4內之第2選擇閘極側壁絕緣膜19b一起，將記憶體閘極電極MG與第2選擇閘極電極SG絕緣。 於該情形時，側壁間隔件7藉由與一側壁間隔件6相同之氧化矽(SiO、SiO2 )等絕緣材料形成，並藉由在製造過程中進行之CMP等平坦化處理將上表面平坦化。 此處，於記憶體閘極電極MG及第2選擇閘極電極SG間，亦與上述記憶體閘極電極MG及第1選擇閘極電極DG間相同，由於有記憶體閘極側壁絕緣膜15b、或側壁間隔件7、第2選擇閘極側壁絕緣膜19b之耐壓不良之問題、或產生記憶體閘極結構體2及第2選擇閘極結構體4間之讀出電流降低之不良之虞，故期望選定為5[nm]以上且40[nm]以下之距離。 因此，此處亦期望將記憶體閘極側壁絕緣膜15b、側壁間隔件7、及第2選擇閘極側壁絕緣膜19b之合計膜厚選定為5[nm]以上且40[nm]以下。又，期望另一側壁間隔件7亦以介電常數小於記憶體閘極側壁絕緣膜15b及第2選擇閘極側壁絕緣膜19b之絕緣材料形成。於該情形時，第2選擇閘極結構體4與記憶體閘極結構體2間之電容減小，故可加快存取速度。 於第2選擇閘極結構體4，於側壁間隔件7及側壁部22b間之散熱片部S2上，形成有包含氧化矽(SiO、SiO2 )等絕緣材料之下部第2選擇閘極絕緣膜17b，並將包含與該第2選擇閘極絕緣膜17b不同之絕緣材料(例如High-k材料)之上部第2選擇閘極絕緣膜18b形成於下部第2選擇閘極絕緣膜17b上。 又，於第2選擇閘極結構體4，將沿著側壁間隔件7形成為壁狀之第2選擇閘極側壁絕緣膜19b、及沿著側壁部22b之側壁形成為壁狀之邊壁側壁絕緣膜20b與上部第2選擇閘極絕緣膜18b一體形成。另，第2選擇閘極側壁絕緣膜19b及邊壁側壁絕緣膜20b亦與上部第2選擇閘極絕緣膜18b同樣地，以與下部第2選擇閘極絕緣膜17b、或側壁間隔件7之絕緣材料不同之絕緣材料(例如High-k材料)形成，且可以相同之製造步驟與上部第2選擇閘極絕緣膜18b一起形成。此處，下部第2選擇閘極絕緣膜17b、上部第2選擇閘極絕緣膜18b之合計膜厚形成為9[nm]以下，較佳形成為3[nm]以下。 除此以外，該第2選擇閘極結構體4於上部第2選擇閘極絕緣膜18b上，形成第2選擇閘極電極SG，且沿著該第2選擇閘極電極SG之側壁形成第2選擇閘極側壁絕緣膜19b及邊壁側壁絕緣膜20b。 第2選擇閘極電極SG藉由與記憶體閘極電極MG相同之金屬材料(例如，鋁(Al)、鈦鋁(TiAl)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等)形成，且藉由在製造過程中進行之CMP等平坦化處理將上表面平坦化。又，於第2選擇閘極電極SG，連接第2選擇閘極線SGL，且可自該第2選擇閘極線SGL施加特定之電壓。 此處，於記憶體胞MC中，將記憶體閘極結構體2、第1選擇閘極結構體3、第2選擇閘極結構體4、及側壁間隔件6、7之各上表面平坦化，由於全部均統一為相同之高度位置，未形成突出之區域，故更容易地進行上層之加工。 附帶一提，於該記憶胞MC中，藉由特定之金屬材料形成記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG，藉此還可防止該等記憶體閘極電極MG、第1選擇閘極電極DG及第2選擇閘極電極SG內空乏化。 另，該非揮發性半導體記憶裝置1係藉由由氧化矽(SiO、SiO2 )等絕緣材料而成之層間絕緣層25、或上層之層間絕緣層(未圖示)覆蓋記憶胞MC、或半導體基板S1上之絕緣層IS、自該絕緣層IS突出之散熱片部S2等之周邊及上表面。 接著，對顯示圖1及圖2之B-B'部分之剖面構成之圖3B進行說明。如圖3B所示，於未形成散熱片部S2之位置，將圖3A所示之記憶體閘極結構體2、第1選擇閘極結構體3、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b形成於覆蓋半導體基板S1之絕緣層IS上。絕緣層IS上之第1選擇閘極結構體3、記憶體閘極結構體2、及第2選擇閘極結構體4於與圖3A所示之散熱片部S2上之第1選擇閘極結構體3、記憶體閘極結構體2、及第2選擇閘極結構體4相同之高度位置將上表面平坦化。 此處，於未形成散熱片部S2之位置，由於絕緣層IS之表面位於低於散熱片部S2之表面之位置，故相應地，較散熱片部S2所處之位置更縱長地形成第1選擇閘極結構體3、記憶體閘極結構體2、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b，藉此，第1選擇閘極結構體3、記憶體閘極結構體2、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b為與散熱片部S2所處之位置相同之高度。 又，於記憶胞MC中，半導體基板S1之表面至記憶體閘極電極MG之下表面之距離H1較半導體基板S1之表面至第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面之距離H2，大上例如電荷蓄積層EC之膜厚以上，且第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於低於記憶體閘極電極MG之下表面位置的位置。 藉此，於記憶胞MC中，藉由下表面位置形成至低於記憶體閘極電極MG之下表面位置之位置的第1選擇閘極電極DG及第2選擇閘極電極SG，可充分地控制散熱片部S2側面區域之第1選擇電晶體T1及第2選擇電晶體T2之接通斷開。因此，於記憶胞MC中，可防止資料寫入動作時及資料讀出動作時之誤動作。 此處，作為與記憶胞MC之對比說明，以下對如下之記憶胞(以下，稱作比較例)進行說明：與記憶胞MC不同，於未形成散熱片部S2之位置，半導體基板S1之表面至記憶體閘極電極MG之下表面之距離H1小於半導體基板S1之表面至第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面的距離H2，且將第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於高於記憶體閘極電極MG之下表面位置的位置。 於比較例中，由於第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於高於記憶體閘極電極MG之下表面位置的位置，故無法藉由第1選擇閘極電極DG及第2選擇閘極電極SG充分地控制散熱片部S2側面區域之第1選擇電晶體T1及第2選擇電晶體T2之接通斷開。尤其，於該比較例中，即便向第1選擇閘極電極DG及第2選擇閘極電極SG施加閘極斷開電壓，亦無法將未由第1選擇閘極電極DG及第2選擇閘極電極SG覆蓋之散熱片部S2之側面區域設為非導通狀態，故於寫入於記憶電晶體MT之資訊為較低之閾值電壓Vth之情形時，洩漏電流沿著散熱片部S2之側面區域在汲極區域12a及源極區域12b間流通，故有產生誤動作之虞。 此處，如顯示圖1及圖2之C-C'部分之剖面構成之圖4A所示，由於記憶體閘極結構體2以跨過散熱片部S2之方式形成於絕緣層IS上，故下部記憶體閘極絕緣膜13、電荷蓄積層EC、上部記憶體閘極絕緣膜14、及記憶體閘極電極MG可以包圍散熱片部S2之表面之方式設置。藉此，記憶體閘極結構體2可沿著由該記憶體閘極結構體2包圍之散熱片部S2之表面形成記憶電晶體MT之通道層。 如此，於記憶體閘極結構體2中，由於記憶電晶體MT之閘極寬度成為沿著由記憶體閘極結構體2包圍之散熱片部S2之表面之距離，故將該閘極寬度之一部分置換為沿著散熱片部S2側面之高度，相應地，可縮窄記憶電晶體MT之形成面積。 又，如顯示圖1及圖2之D-D'部分之剖面構成之圖4B所示，由於第1選擇閘極結構體3亦以跨過散熱片部S2之方式形成於絕緣層IS上，故下部第1選擇閘極絕緣膜17a、上部第1選擇閘極絕緣膜18a、及第1選擇閘極電極DG可以包圍散熱片部S2之表面之方式設置。藉此，第1選擇閘極結構體3亦可沿著由該第1選擇閘極結構體3包圍之散熱片部S2之表面形成第1選擇電晶體T1之通道層。 如此，由於第1選擇閘極結構體3係第1選擇電晶體T1之閘極寬度亦成為沿著由第1選擇閘極結構體3包圍之散熱片部S2之表面之距離，故可將該閘極寬度之一部分置換為沿著散熱片部S2側面之高度，相應地，可縮窄第1選擇電晶體T1之形成面積。另，針對第2選擇閘極結構體4，由於跨過散熱片部S2之構成為與圖4B所示之第1選擇結構體3相同之構成，故此處省略其說明。 此處，於該實施形態之情形時，記憶胞MC係如下形成：如圖4A及圖4B所示，若將散熱片部S2之上表面至絕緣層IS上之記憶體閘極電極MG底面之距離(散熱片部S2之電極內突出高度)設為Hfin，將散熱片部S2之由第1選擇閘極結構體3、記憶體閘極結構體2、及第2選擇閘極結構體4跨過散熱片部S2之x方向之寬度設為Wfin，則Hfin＞Wfin之關係成立。 又，記憶胞MC係如下形成：如圖3A所示，於將散熱片部S2延設之y方向之第1選擇閘極電極DG之閘極長設為L1，將第2選擇閘極電極SG之閘極長設為L2時，與散熱片部S2之寬度Wfin之間，L1≦1.5·Wfin、L2≦1.5·Wfin之關係成立。 (3)非揮發性半導體記憶裝置之電路構成 接著，對矩陣狀配置上述記憶胞MC之非揮發性半導體記憶裝置之電路構成進行說明。如圖5所示，非揮發性半導體記憶裝置1具有矩陣狀配置具有與上述記憶胞MC相同構成之複數個記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn之構成，且該等記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn形成於相同之半導體基板S1上。於該等記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn，可對共用之半導體基板S1藉由基板電壓施加電路(未圖示)統一地施加特定之基板電壓。另，於半導體基板S1，一體形成如圖1所示之散熱片部S2，但此處省略散熱片部S2之圖示。 非揮發性半導體記憶裝置1係由該等記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn中，於一方向(於該情形時係行方向)並排之記憶胞MC11、MC21、……、MCm1(MC12、MC22、……、MCm2)(MC1n、MC2n、……、MCmn)分別共用1條位元線BL1(BL2)(BLn)，且可藉由位元線電壓施加電路(未圖示)向每條位元線BL1、BL2、……、BLn統一地施加特定之位元電壓。又，非揮發性半導體記憶裝置1係由配置於與一方向交叉之另一方向(於該情形時係列方向)之記憶胞MC11、MC12、……、MC1n(MC21、MC22、……、MC2n)(MCm1、MCm2、……、MCmn)分別共用1條第1選擇閘極線DL1(DL2)(DLm)，且可藉由第1選擇閘極電壓施加電路(未圖示)向每條第1選擇閘極線DL1、DL2、……、DLm統一地施加特定之第1選擇閘極電壓。 再者，於該實施形態之情形時，於非揮發性半導體記憶裝置1中，由位於1個半導體基板S1上之所有記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn共用1條記憶體閘極線ML、1條第2選擇閘極線SGL、及1條源極線SL，且可藉由記憶體閘極電壓施加電路(未圖示)向記憶體閘極線ML施加特定之記憶體閘極電壓，藉由第2選擇閘極電壓施加電路(未圖示)向第2選擇閘極線SGL施加特定之第2選擇閘極電壓，藉由源極線電壓施加電路(未圖示)向源極線SL施加特定之源極電壓。 另，於該實施形態中，對由所有記憶胞MC11、MC12、……、MC1n、MC21、MC22、……、MC2n、MCm1、MCm2、……、MCmn共用1條記憶體閘極線ML、1條第2選擇閘極線SGL、及1條源極線SL之情形進行敘述，但本發明並不限定於此，亦可使配置於另一方向(列方向)之記憶胞MC11、MC12、……、MC1n(MC21、MC22、……、MC2n)(MCm1、MCm2、……、MCmn)之每一者分別共用記憶體閘極線、第2選擇閘極線、及源極線。 附帶一提，於記憶胞MC11，於記憶體閘極結構體2之記憶體閘極電極MG連接有記憶體閘極線ML，於第1選擇閘極結構體3之第1選擇閘極電極DG連接有第1選擇閘極線DL1，於第2選擇閘極結構體4之第2選擇閘極電極SG連接有第2選擇閘極線SGL。又，於記憶胞MC11，於藉由第1選擇閘極結構體3形成之第1選擇電晶體T1之一端(汲極區域)連接有位元線BL1，於藉由第2選擇閘極結構體4形成之第2選擇電晶體T2之一端(源極區域)連接有源極線SL。 (4)關於非揮發性半導體記憶裝置之各種動作時之電壓 接著，對此種非揮發性半導體記憶裝置1之各種動作進行說明。圖6係顯示在圖5所示之非揮發性半導體記憶裝置1中，向記憶胞MCxy(此處x為1、2、……、m中之任一者，y為1、2、……、n中之任一者)之電荷蓄積層EC注入電荷之資料寫入動作時(「寫入(Prog)」)、檢測於記憶胞MCxy之電荷蓄積層EC是否蓄積有電荷之資料讀出動作時(「讀出(Read)」)、及抽出記憶胞MCxy之電荷蓄積層EC內之電荷之資料刪除動作時(「刪除(Erase)」)之各部位之電壓值之一例的表。 另，於圖6之「寫入」欄中，將配置有向電荷蓄積層EC注入電荷之記憶胞MCxy之行表述為「選擇行」，將配置有向電荷蓄積層EC注入電荷之記憶胞MCxy之列表述為「選擇列」。又，於圖6之「寫入」欄中，將僅配置未向電荷蓄積層EC注入電荷之記憶胞MCxy之行表述為「非選擇行」，將僅配置未向電荷蓄積層EC注入電荷之記憶胞MCxy之列表述為「非選擇列」。又，圖6之「DLx」表示第1選擇閘極線DL1、DL2、……、DLm，「BLy」表示位元線BL1、BL2、……、BLn。 (4-1)資料之寫入動作 例如，於向記憶胞MC11之電荷蓄積層EC注入電荷之情形時，如圖6之「寫入」之「選擇行」欄所示，可自記憶體閘極線ML向記憶胞MC11之記憶體閘極電極MG施加12[V]之電荷蓄積閘極電壓，且向形成有散熱片部S2之半導體基板S1(圖6中，表記為「背面(Back)」)施加0[V]之基板電壓。 又，此時，可對記憶胞MC11之第2選擇閘極電極SG，自第2選擇閘極線SGL施加0[V]之閘極斷開電壓，對記憶胞MC11之源極區域，自源極線SL施加0[V]之源極斷開電壓。藉此，第2選擇閘極結構體4於散熱片部S2內形成源極側非導通區域，遮斷源極區域、與由記憶體閘極結構體2包圍之散熱片部S2內之通道層形成載子區域(形成通道層時誘發載子之區域)之電性連接。且，可阻止第2選擇閘極結構體4自源極線SL向記憶體閘極結構體2之通道層形成載子區域施加電壓。 另一方面，可對第1選擇閘極電極DG，自第1選擇閘極線DL1施加1.5[V]之第1選擇閘極電壓，對記憶胞MC11之汲極區域，自位元線BL1施加0[V]之電荷蓄積位元電壓。藉此，第1選擇閘極結構體3於散熱片部S2內形成汲極側導通區域，可使汲極區域與記憶體閘極結構體2之通道層形成載子區域電性連接。 於記憶體閘極結構體2中，藉由將通道層形成載子區域與汲極區域電性連接，可於通道層形成載子區域誘發載子，並藉由載子將由與電荷蓄積位元電壓相同之0[V]而成之通道層形成於散熱片部S2表面。且，於寫入資料之記憶胞(以下，亦稱作寫入選擇記憶胞)MC11中，於記憶體閘極結構體2中在記憶體閘極電極MG及通道層間產生12[V]之較大電壓差(12[V])，故可藉由由此產生之量子穿隧效應向電荷蓄積層EC內注入電荷，從而可為寫入資料之狀態。 (4-2)資料之非寫入動作 例如，於將向電荷蓄積層EC注入電荷所需之電荷蓄積閘極電壓施加於記憶胞MC12之記憶體閘極電極MG時，於以該記憶胞MC12阻止向電荷蓄積層EC注入電荷時，自第1選擇閘極線DL1向第1選擇閘極電極DG施加1.5[V]之電壓，自位元線BL2向汲極區域施加1.5[V]之電壓，藉此於散熱片部S2內之由第1選擇閘極結構體3跨過之區域形成非導通狀態之汲極側非導通區域。藉此，未寫入資料之記憶胞(以下，亦稱作寫入非選擇記憶胞)MC12藉由第1選擇閘極結構體3，遮斷由記憶體閘極結構體2包圍之散熱片部S2內之通道層形成載子區域、與汲極區域之電性連接。 又，此時，寫入非選擇記憶胞MC12自第2選擇閘極線SGL向第2選擇閘極電極SG施加0[V]之電壓，自源極線SL向源極區域施加0[V]之電壓，而於散熱片部S2內之由第2選擇閘極結構體4跨過之區域形成非導通狀態之源極側非導通區域。藉此，寫入非選擇記憶胞MC12藉由第2選擇閘極結構體4，遮斷由記憶體閘極結構體2包圍之散熱片部S2內之通道層形成載子區域、與源極區域之電性連接。 且，於寫入非選擇記憶胞MC12中，成為於由記憶體閘極結構體2包圍之散熱片部S2內之通道層形成載子區域形成空乏層之狀態，且由記憶體閘極結構體2包圍之散熱片部S2表面之電位基於電荷蓄積閘極電壓而上升，故記憶體閘極電極MG及散熱片部S2表面之電壓差減小。 尤其，於該實施形態之情形時，於記憶胞MC中，如圖4A及圖4B所示，由於散熱片部S2之電極內突出高度Hfin、與散熱片部S2之寬度Wfin以Hfin＞Wfin之關係成立之方式形成，故於沿著由記憶體閘極結構體2包圍之散熱片部S2內之兩側面及上表面形成空乏層時，將沿著散熱片部S2內一側面形成之特定厚度之空乏層、與沿著與一側面對向配置之另一側面形成之特定厚度之空乏層一體化，從而可於散熱片部S2內整體形成空乏層。且，於寫入非選擇記憶胞MC12中，藉由空乏層，於記憶體閘極電極MG與散熱片部S2之間，不產生產生量子穿隧效應之電壓差，故可阻止電荷向電荷蓄積層EC內注入。 此時，於寫入非選擇記憶胞MC12中，藉由形成於由記憶體閘極結構體2包圍之散熱片部S2內之空乏層D，可阻止記憶體閘極結構體2正下面之散熱片部S2表面之電位到達至第1選擇閘極結構體3之第1選擇閘極絕緣膜17a、18a(圖3A)、或第2選擇閘極結構體4之第2選擇閘極絕緣膜17b、18b(圖3A)。 藉此，於第1選擇閘極結構體3中，即便配合自位元線BL2施加於汲極區域12a(圖3A)之低電壓之位元電壓，薄化形成第1選擇閘極絕緣膜17a、18a之膜厚，由於由空乏層遮斷記憶體閘極結構體2正下面之散熱片部S2表面之電位，故亦可防止因該散熱片部S2表面之電位引起第1選擇閘極絕緣膜17a、18a之絕緣破壞。 又，同樣地，第2選擇閘極結構體4亦配合自源極線SL施加於源極區域12b(圖3A)之低電壓之源極電壓，薄化第2選擇閘極絕緣膜17b、18b之膜厚，由於由空乏層遮斷記憶體閘極結構體2正下面之散熱片部S2表面之電位，故亦可防止因該散熱片部S2表面之電位引起第2選擇閘極絕緣膜17b、18b之絕緣破壞。 (4-3)資料之讀出動作 又，於圖6之「讀出(Read)」欄所示之資料之讀出動作中，例如於以記憶胞MC11為讀出對象之情形時，將與該記憶胞MC11連接之位元線BL1預充電至例如1.5[V]，並將源極線SL設為0[V]。藉此，於在讀出資料之記憶胞MC11之電荷蓄積層EC蓄積電荷之情形(寫入資料之情形)時，於記憶體閘極結構體2正下面之散熱片部S2中成為非導通狀態，故可遮斷汲極區域與源極區域之電性連接。藉此，於讀出資料之記憶胞MC11中，可維持與汲極區域連接之位元線BL1之1.5[V]之讀出電壓不變。 另一方面，於讀出資料之記憶胞MC11之電荷蓄積層EC未蓄積電荷之情形(未寫入資料之情形)時，記憶體閘極結構體2正下面之散熱片部S2成為導通狀態，故汲極區域與源極區域電性連接，其結果，經由記憶胞MC11將0[V]之源極線SL、與1.5[V]之位元線BL1電性連接。藉此，於非揮發性半導體記憶裝置1中，將與讀出資料之記憶胞MC11連接之位元線BL1之讀出電壓施加於0[V]之源極線SL，藉此施加於該位元線BL1之1.5[V]之讀出電壓降低。 且，於非揮發性半導體記憶裝置1中，藉由檢測位元線BL1之讀出電壓是否變化，可執行於記憶胞MC11之電荷蓄積層EC是否蓄積電荷之資料讀出動作。另，對僅連接有不讀出資料之記憶胞MC12、MC22、……、MCm2之位元線BL2施加0[V]之非讀出電壓。 (4-4)資料之刪除動作 附帶一提，於抽出記憶胞MC11之電荷蓄積層EC內之電荷之資料刪除動作時(圖6中係「刪除(Erase)」)，自記憶體閘極線ML向記憶體閘極電極MG施加-12[V]之記憶體閘極電壓，藉此可經由半導體基板S1向成為0[V]之散熱片部S2抽出電荷蓄積層EC內之電荷從而刪除資料。 (5)關於將高電壓之電荷蓄積閘極電壓施加於記憶體閘極電極之寫入非選擇記憶胞之電位 此處，圖7係顯示於不進行資料寫入之記憶胞(寫入非選擇記憶胞) MC，將高電壓之電荷蓄積閘極電壓Vg施加於記憶體閘極電極MG時之記憶體閘極結構體2及散熱片部S2之電位狀態的概略圖。另，圖7所示之剖視圖與顯示圖1及圖2之C-C'部分之剖面構成之圖4A相同，係顯示散熱片部S2之設置記憶體閘極結構體2之位置之剖面構成。 又，圖7中之曲綫Vx為顯示於未設置散熱片部之半導體基板之平坦面，設置記憶胞結構體、第1選擇閘極結構體、及第2選擇閘極結構體之記憶胞(比較例)之電位狀態者。於成為比較例之記憶胞中，於將高電壓之電荷蓄積閘極電壓施加於記憶體閘極電極MG時，與上述同樣地，使第1選擇閘極結構體正下面之半導體基板、與第2選擇閘極結構體正下面之半導體基板分別為非導通狀態，藉此可於記憶體閘極結構體正下面之半導體基板形成空乏層D，其結果，可減小記憶體閘極電極及半導體基板間產生之電位差Vono1從而阻止寫入資料。 此種比較例之記憶胞，於設置於記憶體閘極結構體之上部記憶體閘極絕緣膜、電荷蓄積層、及下部記憶體閘極絕緣膜之3層構成部分ONO中電壓亦下降，再者，空乏層D中電壓值亦隨著遠離基板表面而下降，故可成為0[V]之基板電壓。然而，於比較例之記憶胞中，由於未形成散熱片部S2，故由記憶體閘極結構體正下面之半導體基板內之雜質濃度決定施加於上部記憶體閘極絕緣膜、電荷蓄積層、及下部記憶體閘極絕緣膜之3層構成部分ONO的電壓、與空乏層D所致之電位變化。 即，於比較例之記憶胞中，記憶體閘極結構體正下面之半導體基板之雜質濃度越下降，於將高電壓之電荷蓄積閘極電壓Vg施加於記憶體閘極電極MG時，可形成越深之空乏層D。藉此，於比較例之記憶胞中，空乏層D越深，上部記憶體閘極絕緣膜、電荷蓄積層、及下部記憶體閘極絕緣膜之3層構成部分ONO之電位變化越平緩，相應地，可減小記憶體閘極電極與半導體基板表面之電位差，可抑制干擾產生。 然而，於比較例之記憶胞中，若降低記憶體閘極結構體正下面之半導體基板內之雜質濃度，則由於在位於與第1選擇閘極結構體鄰接之半導體基板表面之汲極區域、與位於與第2選擇閘極結構體鄰接之半導體基板表面之源極區域之間，有因短通道效應而產生短路或洩漏之虞，故必須擴大汲極區域及源極區域間之距離，相應地，無法謀求利用縮放之細微化。 如此，於將記憶胞結構體、第1選擇閘極結構體、及第2選擇閘極結構體設置於半導體基板之平坦面之比較例之記憶胞中，藉由記憶體閘極結構體正下面之半導體基板內之雜質濃度降低而抑制干擾產生、與藉由汲極區域及源極區域之接近化而小型化存在折衝關係。 此處，例如，於將汲極區域及源極區域間之距離設計成與記憶胞MC之汲極區域12a及源極區域12b間之距離相同之距離的比較例之記憶胞中，如圖7所示，於將高電壓之電荷蓄積閘極電壓Vg施加於記憶體閘極電極MG時，於上部記憶體閘極絕緣膜、電荷蓄積層、及下部記憶體閘極絕緣膜之3層構成部分ONO中電荷蓄積閘極電壓Vg降低，但藉由規定汲極區域及源極區域間之距離，由於半導體基板內之雜質濃度無法降低至特定值以下，故難以將記憶體閘極電極及半導體基板間產生之電位差Vono1選定為特定值以下。因此，於比較例之記憶胞中，於使汲極區域及源極區域接近化而小型化時，於記憶閘極電極及半導體基板間產生較大之電位差Vono1，相應地無法抑制干擾產生。 相對於此，記憶胞MC於不進行資料之寫入時，如圖7所示，若將電荷蓄積閘極電壓Vg(例如Vg=12[V])施加於記憶體閘極電極MG，則於上部記憶體閘極絕緣膜14、電荷蓄積層EC、及下部記憶體閘極絕緣膜13之3層構成部分ONO中電壓下降，故於記憶體閘極電極MG、與散熱片部S2之上表面產生電位差Vono，但此時，於由記憶體閘極結構體2包圍之散熱片部S2內整體形成空乏層，且該空乏層中電壓值亦平緩地下降，故散熱片部S2之下端面附近可成為0[V]之基板電壓。 且，於不進行資料寫入之記憶胞MC中，藉由由記憶體閘極結構體2包圍之區域之散熱片部S2之高度(散熱片部S2之上表面至下端面之距離)、與該散熱片部S2之寬度(散熱片部S2於記憶體閘極結構體2跨過散熱片部S2之x方向中對向配置之兩側面間之距離)，可控制施加於上部記憶體閘極絕緣膜14、電荷蓄積層EC、及下部記憶體閘極絕緣膜13之3層構成部分ONO的電位差Vono、與空乏層所致之電位變化。 具體而言，於沿著由記憶體閘極結構體2包圍之散熱片部S2內之兩側面及上表面形成空乏層時，將沿著散熱片部S2內一側面形成之特定厚度之空乏層、與沿著和一側面對向配置之另一側面形成之特定厚度之空乏層一體化，並以於散熱片部S2內整體形成空乏層之方式選定散熱片部S2之高度與寬度。 藉此，於記憶胞MC中，即便提高散熱片部S2內之雜質濃度，使汲極區域12a及源極區域12b接近而謀求小型化，亦可使散熱片部S2內整體形成空乏層，故可減小記憶體閘極電極MG及散熱片部S2間產生之電位差Vono。且，於記憶胞MC中，使汲極區域12a及源極區域12b接近而謀求小型化，且減小記憶體閘極電極MG及散熱片部S2間產生之電位差Vono，進而亦可減小施加於空乏層之電場並抑制干擾產生。 (6)非揮發性半導體記憶裝置之製造方法 具有如以上構成之非揮發性半導體記憶裝置1可按照下述之製造步驟製造。於該情形時，首先，如圖8A所示，利用經圖案化之硬遮罩32a，例如加工由矽(Si)而成之散熱片部形成基板(未圖示)，藉此，於板狀之半導體基板S1表面設置特定間隔形成散熱片部S2。接著，以覆蓋硬遮罩32a、半導體基板S1及散熱片部S2之方式，形成由絕緣材料而成之絕緣層後，藉由CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理將絕緣層平坦化，形成表面與位於散熱片部S2上表面之硬遮罩32a一致之絕緣層ISa。 接著，藉由加工絕緣層ISa，如圖9A所示，形成散熱片部S2自表面突出特定高度之絕緣層IS後，如圖9A、與顯示圖9A之E-E'部分之剖面構成之圖9B般，形成層狀之下部記憶體閘極絕緣膜形成層13a、層狀之電荷蓄積層形成層ECa、層狀之第1虛設電極層34，並藉由CMP等平坦化處理將第1虛設電極層34之表面平坦化。 接著，藉由加工第1虛設電極層34、電荷蓄積層形成層ECa、及下部記憶體閘極絕緣膜形成層13a，如圖9C、與顯示圖9C之E-E'部分之剖面構成之圖9D般，於形成以跨過散熱片部S2之方式延伸之虛設記憶體閘極電極DM、電荷蓄積層EC、及下部記憶體閘極絕緣膜13後，形成層狀之絕緣膜並進行回蝕，藉此，沿著積層虛設記憶體閘極電極DM、電荷蓄積層EC、及下部記憶體閘極絕緣膜13之側壁形成側壁狀之側壁間隔件6、7(側壁間隔件形成步驟)。 接著，於以覆蓋露出於外部之絕緣層IS、散熱片部S2、虛設記憶體閘極電極DM、及側壁間隔件6、7之方式依序形成層狀之選擇閘極絕緣膜、與層狀之第2虛設電極層後，藉由回蝕，如對與圖9D對應部分標註相同符號顯示之圖10A般，沿著側壁間隔件6、7形成側壁狀之虛設第1選擇閘極電極DD及虛設第2選擇閘極電極DS。接著，去除覆蓋於該等虛設第1選擇閘極電極DD及虛設第2選擇閘極電極DS之區域以外之選擇閘極絕緣膜，使選擇閘極絕緣膜分別殘存於虛設第1選擇閘極電極DD及虛設第2選擇閘極電極DS之各下部，形成第1選擇閘極絕緣膜17a及第2選擇閘極絕緣膜17b。 接著，於以覆蓋露出於外部之絕緣層IS、散熱片部S2、虛設記憶體閘極電極DM、虛設第1選擇閘極電極DD、及虛設第2選擇閘極電極DS之方式形成層狀之絕緣膜後，藉由回蝕，如對與圖10A對應部分標註相同符號顯示之圖10B般，沿著一虛設第1選擇閘極電極DD及第1選擇閘極絕緣膜17a之側壁形成側壁部22a，且沿著另一虛設第2選擇閘極電極DS及第2選擇閘極絕緣膜17b之側壁形成側壁部22b(虛設選擇閘極電極形成步驟)。 接著，於散熱片部S2之與側壁部22a、22b鄰接之表面，例如藉由磊晶生長法，形成由SiGe等而成之特定膜厚之汲極區域12a及源極區域12b。接著，於以覆蓋露出於外部之絕緣層IS、散熱片部S2、虛設記憶體閘極電極DM、虛設第1選擇閘極電極DD、虛設第2選擇閘極電極DS、汲極區域12a及源極區域12b等之方式形成層狀之層間絕緣層後，藉由CMP等平坦化處理，研磨層間絕緣層之表面將其平坦化。 藉此，如對與圖10B對應部分標註相同符號顯示之圖10C般，將表面平坦化，且形成使虛設記憶體閘極電極DM、虛設第1選擇閘極電極DD、及虛設第2選擇閘極電極DS之各上表面自表面露出於外部的層間絕緣層25(虛設電極露出步驟)。接著，藉由乾蝕刻，分別去除自層間絕緣層25之表面露出之虛設記憶體閘極電極DM、虛設第1選擇閘極電極DD、及虛設第2選擇閘極電極DS。 藉此，如對與圖9C對應部分標註相同符號顯示之圖11A所示，於形成有虛設記憶體閘極電極DM之區域形成虛設電極去除空間ER1，又，如顯示圖11A之E-E'部分之剖面構成之圖11B般，於形成有虛設第1選擇閘極電極DD及虛設第2選擇閘極電極DS之區域亦形成虛設電極去除空間ER2、ER3(虛設電極去除步驟)。 接著，於虛設電極去除空間ER1、ER2、ER3內，藉由形成例如由High-k材料等絕緣材料而成之層狀絕緣膜，如圖3A所示，於虛設電極去除空間ER1內，可於電荷蓄積層EC上形成層狀之上部記憶體閘極絕緣膜14，沿著一側壁間隔件6形成壁狀之記憶體閘極側壁絕緣膜15a，沿著另一側壁間隔件7形成壁狀之記憶體閘極側壁絕緣膜15b。 又，於虛設電極去除空間ER2內，可於位於散熱片部S2上之第1選擇閘極絕緣膜17a上形成上部第1選擇閘極絕緣膜18a，沿著側壁部22a形成壁狀之邊壁側壁絕緣膜20a，沿著一側壁間隔件6形成壁狀之第1選擇閘極側壁絕緣膜19a。 再者，於虛設電極去除空間ER3內，可於位於散熱片部S2上之第2選擇閘極絕緣膜17b上形成上部第2選擇閘極絕緣膜18b，沿著側壁部22b形成壁狀之邊壁側壁絕緣膜20b，沿著另一側壁間隔件7形成壁狀之第2選擇閘極側壁絕緣膜19b。 接著，例如將由鋁(Al)、鈦鋁(TiAl)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等金屬材料而成之金屬電極層形成於層間絕緣層25之表面。藉此，於去除虛設記憶體閘極電極DM、虛設第1選擇閘極電極DD、及虛設第2選擇閘極電極DS，且形成有層狀之絕緣膜之虛設電極去除空間ER1、ER2、ER3內，分別埋入金屬電極層，其後，藉由CMP等平坦化處理，研磨金屬電極層之表面，配合層間絕緣層25之表面將金屬電極層之表面平坦化。 且，如圖3A所示，將金屬電極層埋入至形成有虛設記憶體閘極電極DM之空間而形成記憶體閘極電極MG，將金屬電極層埋入至形成有虛設第1選擇閘極電極DD之空間而形成第1選擇閘極電極DG，將金屬電極層埋入至形成有虛設第2選擇閘極電極DS之空間而形成第2選擇閘極電極SG，藉此，可形成具備記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4之記憶胞MC(金屬閘極電極形成步驟)。其後，除了形成上層之層間絕緣層之步驟以外，經過如圖2所示之將第1選擇閘極接點DGC、或第2選擇閘極接點SGC、記憶體閘極接點MCG等各種接點等形成於層間絕緣層25、或上層之層間絕緣層之特定部位的步驟等，藉此可製造非揮發性半導體記憶裝置1。 (7)作用及效果 於以上之構成中，於記憶胞MC中，以自絕緣層IS突出之方式將散熱片部S2設置於半導體基板S1上，且以跨過該散熱片部S2之方式將記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4形成於絕緣層IS上。又，於該記憶胞MC中，於散熱片部S2之與第1選擇閘極結構體3鄰接之表面，以與第1選擇閘極電極DG絕緣之方式設置與位元線BL連接之汲極區域12a，另一方面，於散熱片部S2之與第2選擇閘極結構體4鄰接之表面，以與第2選擇閘極電極SG絕緣之方式設置與源極線SL連接之源極區域12b，且於該等汲極區域12a與源極區域12b之間，設置第1選擇閘極結構體3、記憶體閘極結構體2、及第2選擇閘極結構體4。 於具有此種構成之記憶胞MC中，於阻止電荷向電荷蓄積層EC注入而防止寫入資料時，藉由第1選擇閘極結構體3，遮斷由記憶體閘極結構體2包圍之散熱片部S2內、與位元線BL之電性連接，藉由第2選擇閘極結構體4，遮斷由記憶體閘極結構體2包圍之散熱片部S2內、與源極線SL之電性連接，藉此可將沿著由記憶體閘極結構體2包圍之散熱片部S2之表面形成之空乏層一體化從而於散熱片部S2內整體形成空乏層，藉由該空乏層，可減小記憶體閘極電極DG與散熱片部S2間之電位差。 藉此，於記憶胞MC中，即便提高散熱片部S2內之雜質濃度，於散熱片部S2之表面使汲極區域12a及源極區域12b接近而謀求小型化，亦可以於散熱片部S2內整體形成空乏層之方式選定散熱片部S2之形狀(高度與寬度)，藉此可減小記憶體閘極電極DG與散熱片部S2間之電位差，進而減小施加於空乏層之電場並抑制干擾產生。且，記憶胞MC可謀求小型化、且抑制干擾產生。 又，由於記憶體閘極結構體2、第1選擇閘極結構體3、及第2選擇閘極結構體4係各閘極寬度沿著散熱片部S2之兩側面及表面形成為コ字型，且可將閘極寬度之一部分置換為散熱片部S2之高度，故雖提高散熱片部S2之高度量，但可縮窄針對跨過散熱片部S2之x方向之各閘極寬度之形成面積，相應地可實現小型化。 再者，於記憶胞MC中，於不寫入資料時，由於可不受施加於記憶體閘極電極MG之高電壓之電荷蓄積閘極電壓約束，而將位元線BL及源極線SL之電壓值下降至單純地使第1選擇閘極結構體3正下面及第2選擇閘極結構體4正下面之各散熱片部S2內為非導通狀態的電壓值，故可配合該等位元線及源極線之電壓降低，薄化第1選擇閘極結構體3之第1選擇閘極絕緣膜17a、18a、或第2選擇閘極結構體4之第2選擇閘極絕緣膜17b、18b之各膜厚，相應地，可實現小型化。 又，於矩陣狀配置共用記憶體閘極線ML之複數個記憶胞MC之非揮發性半導體記憶裝置1中，由於減小了未寫入資料之記憶胞MC中產生之記憶體閘極電極MG與散熱片部S2間之電位差Vono，且亦減小了施加於空乏層之電場，故即便經由記憶體閘極線ML多次將高電壓之電荷蓄積閘極電壓施加於記憶體閘極電極MG，亦可抑制在未寫入資料之記憶胞MC中產生干擾。因此，於非揮發性半導體記憶裝置1中，例如即便使128列以上、1024行以上並排之記憶胞MC共用記憶體閘極線ML亦可抑制干擾產生，故可格外地增加能夠批量統一處理之記憶胞之數量。 (8)其他實施形態 (8-1)以金屬材料以外之導電材料形成記憶體閘極電極、第1選擇閘極電極、及第2選擇閘極電極時之記憶胞之構成 另，於上述實施形態中，對藉由金屬材料形成記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG之情形進行敘述，但本發明不限定於此，亦可藉由多晶矽等其他各種導電材料形成記憶體閘極電極、第1選擇閘極電極、及第2選擇閘極電極。 此處，以下對藉由以金屬材料以外之導電材料(例如多晶矽)形成記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG時之實施形態進行說明。於該情形時，非揮發性半導體記憶裝置之平面佈局與圖2所示之構成相同，但圖2之A-A'部分之剖面構成為如圖12A所示之構成，圖2之B-B'部分之剖面構成為如圖12B所示之構成。 如對與圖3A對應部分標註相同符號顯示之圖12A般，記憶胞MC1於散熱片部S2之表面，隔開特定之間隔設置藉由雜質注入形成之雜質擴散區域作為汲極區域40a及源極區域40b，且於該汲極區域40a連接位元線(未圖示)，於該源極區域40b連接源極線(未圖示)。 又，記憶胞MC1具有於散熱片部S2上依序積層形成有：下部記憶體閘極絕緣膜13、電荷蓄積層EC、上部記憶體閘極絕緣膜14a、及記憶體閘極電極MG1之記憶體閘極結構體2a，且藉由相同之絕緣材料(例如氧化矽(SiO、SiO2 )等)形成下部記憶體閘極絕緣膜13與上部記憶體閘極絕緣膜14a，藉由多晶矽形成記憶體閘極電極MG1。 於汲極區域12a及記憶體閘極結構體2a間，於第1選擇閘極絕緣膜17a上設置有由積層由多晶矽而成之第1選擇閘極電極DG1而形成之構成而成的第1選擇閘極結構體3a。該第1選擇閘極結構體3a與形成於記憶體閘極結構體2a之一側壁之側壁間隔件6鄰接而形成，且形成為隨著第1選擇閘極電極DG1之頂上部自記憶體閘極電極MG1遠離而朝向散熱片部S2下降之側壁狀。 又，於源極區域40b及記憶體閘極結構體2a間，於第2選擇閘極絕緣膜17b上設置有由形成有由多晶矽而成之第2選擇閘極電極SG1之構成而成的第2選擇閘極結構體4a。該第2選擇閘極結構體4a與形成於記憶體閘極結構體2a之另一側壁之側壁間隔件7鄰接而形成，且形成為隨著第2選擇閘極電極SG1之頂上部自記憶體閘極電極MG1遠離而朝向散熱片部S2下降之側壁狀。 此種記憶體閘極結構體2a、第1選擇閘極結構體3a、及第2選擇閘極結構體4a亦以跨過散熱片部S2之方式形成，且於未形成散熱片部S2之絕緣層IS上，亦可如對與圖3B對應部分標註相同符號顯示之圖12B般，設置於圖12A中所示之記憶體閘極結構體2a、第1選擇閘極結構體3a、及第2選擇閘極結構體4a。 另，此種記憶胞MC1可為如下之構成：在製造過程中，例如藉由回蝕層狀之電極形成層，沿著記憶體閘極結構體2a之側壁形成側壁狀之第1選擇閘極電極DG1及第2選擇閘極電極SG1。因此，於形成散熱片部S2之位置、與未形成散熱片部S2之位置，均可以相同之厚度形成記憶體閘極結構體2a、或第1選擇閘極結構體3a、第2選擇閘極結構體4a、側壁間隔件6、7。因此，可構成為形成散熱片部S2之位置與未形成散熱片部S2之位置相比，記憶體閘極結構體2a、第1選擇閘極結構體3a、第2選擇閘極結構體4a及側壁間隔件6、7突出散熱片部S2之高度量。 附帶一提，該記憶胞MC1亦與上述實施形態相同，可以Hfin＞Wfin之關係成立之方式形成散熱片部S2之上表面至絕緣層IS上之記憶體閘極電極MG1之底面之距離(散熱片部S2之電極內突出高度)Hfin、與散熱片部S2之於記憶體閘極結構體2a、第1選擇閘極結構體3a、及第2選擇閘極結構體4a跨過散熱片部S2之x方向之寬度Wfin(圖4A及圖4B)。 又，記憶胞MC1可以L1≦1.5·Wfin、及L2≦1.5·Wfin之關係成立之方式形成散熱片部S2延設之y方向之第1選擇閘極電極DG1之閘極長L1、第2選擇閘極電極SG1之閘極長L2、及散熱片部S2之寬度Wfin。再者，此種記憶胞MC1亦例如可按照上述之「(4)關於非揮發性半導體記憶裝置之各種動作時之電壓」，執行資料之寫入動作、或資料之非寫入動作、資料之讀出動作、資料之刪除動作。 即便為具有如以上構成之記憶胞MC1，亦可獲得與上述實施形態相同之效果，可謀求小型化，且抑制干擾產生。 (8-2)將覆蓋絕緣膜設置於散熱片部之上表面之記憶胞之構成 於上述實施形態中，對將下部記憶體閘極絕緣膜13設置於散熱片部S2之上表面之記憶胞MC進行說明，但本發明不限定於此，亦可設為將具有特定厚度之覆蓋絕緣膜設置於散熱片部S2之上表面，且將下部記憶體閘極絕緣膜13設置於該覆蓋絕緣膜上的記憶胞。 於該情形時，圖13係顯示其他實施形態之非揮發性半導體記憶體裝置31，於該非揮發性半導體記憶裝置31，設置有具備具有覆蓋絕緣膜(未圖示)之記憶體閘極結構體32之記憶胞MC2。該記憶胞MC2與圖2所示之記憶胞MC外觀上具有相同構成，但將覆蓋絕緣膜設置於由記憶體閘極結構體32覆蓋之散熱片部S2之上表面。 此處，圖14A係顯示圖13之A-A'部分之剖面構成，圖14B係顯示圖13之B-B'部分之剖面構成，圖15A係顯示圖13之C-C'部分之剖面構成，圖15B係顯示圖13之D-D'部分之剖面構成。如圖14A及圖15A所示，記憶體閘極結構體32具有如下之構成：於散熱片部S2之上表面設置有由特定之厚膜而成之覆蓋絕緣膜35，且於該覆蓋絕緣膜35上依序積層形成有：下部記憶體閘極絕緣膜13、電荷蓄積層EC、上部記憶體閘極絕緣膜14、及記憶體閘極電極MG。 附帶一提，於該實施形態之情形時，對將下部記憶體閘極絕緣膜13形成於覆蓋絕緣膜35上之記憶體閘極結構體32進行敘述，但本發明不限定於此，例如，亦可為如下之記憶體閘極結構體：將覆蓋絕緣膜35設置為下部記憶體閘極絕緣膜13，且於該覆蓋絕緣膜35上依序積層形成有：電荷蓄積層EC、上部記憶體閘極絕緣膜14、及記憶體閘極電極MG，且覆蓋絕緣膜35發揮下部記憶體閘極絕緣膜之作用。 另一方面，如圖14B所示，記憶體閘極結構體32具有如下之構成：於未形成散熱片部S2之位置不形成覆蓋絕緣膜35，而將下部記憶體閘極絕緣膜13形成於絕緣層IS上，且於該下部記憶體閘極絕緣膜13上依序積層形成有：電荷蓄積層EC、上部記憶體閘極絕緣膜14、及記憶體閘極電極MG。如此，記憶體閘極結構體32具有僅於配置有散熱片部S2上表面之區域設置有覆蓋絕緣膜35之構成，且由覆蓋絕緣膜35覆蓋散熱片部S2之上表面。 覆蓋絕緣膜35例如由氧化矽(SiO、SiO2 、SiN)等絕緣材料而成，且例如膜厚選定為4 nm以上。又，覆蓋絕緣膜35除了藉由1種絕緣材料形成為層狀之構成以外，還可設為積層不同種類之絕緣材料之構成。 另，如圖14A、圖14B、及圖15B所示，第1選擇閘極結構體3具有如下之構成：不具有覆蓋絕緣膜35，且於散熱片部S2或絕緣層IS上依序積層形成有：第1選擇閘極絕緣膜17a、18a及第1選擇閘極電極DG。又，第2選擇閘極結構體4亦相同，具有如下之構成：不具有覆蓋絕緣膜35，且於散熱片部S2或絕緣層IS上依序積層形成有：第2選擇閘極絕緣膜17b、18b及第2選擇閘極電極SG。 附帶一提，作為具備此種覆蓋絕緣膜35之記憶體閘極結構體32之製造方法，例如於散熱片部形成步驟中，如圖8所示，藉由絕緣材料形成於加工板狀之散熱片部形成基板(未圖示)而形成散熱片部S2時所使用之硬遮罩32a，並將該硬遮罩32直接作為覆蓋絕緣膜35保留。接著，於接下來之第1虛設電極層形成步驟中，於絕緣層IS上、與覆蓋散熱片部S2之上表面之覆蓋絕緣膜35，依序積層形成：層狀之下部記憶體閘極絕緣膜形成層13a、電荷蓄積層形成層ECa及第1虛設電極層34(參照圖9A及圖9B)。 另，此時，於利用氧化方法進行下部記憶體閘極絕緣膜形成層13a之形成之情形時，有於覆蓋絕緣膜35上不形成下部記憶體閘極絕緣膜形成層13a之情形。於該情形時，最終形成之記憶體閘極結構體可為如下之構成：將覆蓋絕緣膜35設置為下部記憶體閘極絕緣膜13，且於該覆蓋絕緣膜35上積層形成有：電荷蓄積層EC、上部記憶體閘極絕緣膜14、及記憶體閘極電極MG。 再者，於接下來之虛設記憶體閘極結構體形成步驟中，將下部記憶體閘極絕緣膜形成層13a、電荷蓄積層形成層ECa及第1虛設電極層34圖案化，並以跨過由覆蓋絕緣膜35覆蓋上表面之散熱片部S2之方式，將虛設記憶體閘極結構體32形成於絕緣層IS上，其後，藉由經過上述之側壁間隔件形成步驟、或虛設選擇閘極電極形成步驟、虛設電極露出步驟、金屬閘極電極形成步驟等可製造記憶胞MC2。 於以上之構成中，於記憶胞MC2中，除了可獲得與上述實施形態相同之效果以外，藉由將覆蓋散熱片部S2之上表面之覆蓋絕緣膜35設置於記憶體閘極結構體32，而例如，於資料寫入動作時，藉由覆蓋絕緣膜35，可防止電場聚集於散熱片部S2之上表面及側面相交之較尖之角部周邊。藉此可防止僅對角部周邊寫入時電場聚集而無法將電荷注入於沿著散熱片部側壁之電荷蓄積層膜引起的寫入不良。 附帶一提，於上述實施形態中，對於以金屬材料形成記憶體閘極電極MG、第1選擇閘極電極DG及第2選擇閘極電極SG之記憶胞MC2之記憶體閘極結構體32，設置覆蓋散熱片部S2上表面之覆蓋絕緣膜35之情形進行敘述，但本發明不限定於此，亦可如圖12A及圖12B所示，於以多晶矽等導電材料形成記憶體閘極電極MG1、第1選擇閘極電極DG1及第2選擇閘極電極SG1之記憶胞MC1之記憶體閘極結構體2a，設置覆蓋散熱片部S2上表面之覆蓋絕緣膜35。即便於該情形時，於記憶胞MC1中，於資料刪除動作時，藉由覆蓋絕緣膜35，亦可防止電場聚集於散熱片部S2之上表面及側面相交之較尖之角部周邊。 (8-3)其他 另，本發明並非限定於上述各實施形態者，於不脫離本發明主旨之範圍內可進行各種變化實施，關於各實施形態，可應用例如上述「(4)關於非揮發性半導體記憶裝置之各種動作時之電壓」之電壓值以外之其他各種電壓值。 又，於圖3A及圖3B所示之記憶胞MC中，對應用由2層結構而成之第1選擇閘極絕緣膜17a、18a及第2選擇閘極絕緣膜17b、18b作為第1選擇閘極絕緣膜及第2選擇閘極絕緣膜之情形進行敘述，但本發明不限定於此，可將第1選擇閘極絕緣膜17a、18a設為任一者之一層結構，或將第2選擇閘極絕緣膜17a、18a設為任一者之一層結構。 再者，於上述實施形態中，對沿著側壁設置記憶體閘極側壁絕緣膜15a、15b之記憶體閘極電極MG(圖3A及圖3B)進行敘述，但本發明不限定於此，可設為沿著任一個側壁設置記憶體閘極側壁絕緣膜15a、15b之任一者的記憶體閘極電極、或不設置記憶體閘極側壁絕緣膜15a、15b之記憶體閘極電極。 再者，於上述實施形態中，對沿著側壁設置第1選擇閘極側壁絕緣膜19a及邊壁側壁絕緣膜20a之第1選擇閘極電極DG(圖3A及圖3B)進行敘述，但本發明不限定於此，可設為沿著任一個側壁設置第1選擇閘極側壁絕緣膜19a或邊壁側壁絕緣膜20a之任一者之第1選擇閘極電極、或不設置第1選擇閘極側壁絕緣膜19a或邊壁側壁絕緣膜20a之第1選擇閘極電極。 再者，於上述實施形態中，對沿著側壁設置第2選擇閘極側壁絕緣膜19b及邊壁側壁絕緣膜20b之第2選擇閘極電極SG(圖3A及圖3B)進行敘述，但本發明不限定於此，可設為沿著任一個側壁設置第2選擇閘極側壁絕緣膜19b或邊壁側壁絕緣膜20b之任一者之第2選擇閘極電極、或不設置第2選擇閘極側壁絕緣膜19b或邊壁側壁絕緣膜20b之第2選擇閘極電極。 再者，於上述實施形態中，對藉由與側壁間隔件6、7不同之絕緣材料形成上部記憶體閘極絕緣膜14、記憶體閘極側壁絕緣膜15a、15b、第1選擇閘極側壁絕緣膜19a、邊壁側壁絕緣膜20a、第2選擇閘極側壁絕緣膜19b、及邊壁側壁絕緣膜20b之情形進行敘述，但本發明不限定於此，可藉由與側壁間隔件6、7相同之絕緣材料形成上部記憶體閘極絕緣膜14、記憶體閘極側壁絕緣膜15a、15b、第1選擇閘極側壁絕緣膜19a、邊壁側壁絕緣膜20a、第2選擇閘極側壁絕緣膜19b、及邊壁側壁絕緣膜20b。再者，記憶胞可形成於注入有N型雜質之半導體基板S1及散熱片部S2上。 再者，於上述實施形態中，對使用1層之金屬層，形成記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG之情形進行敘述，但本發明不限定於此，例如可依序積層由不同種類之金屬材料而成之複數種金屬層，形成由積層結構而成之記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG。 再者，於上述實施形態中，對例如藉由磊晶生長法形成由SiGe等而成之特定膜厚之汲極區域12a及源極區域12b作為汲極區域及源極區域之情形進行敘述，但本發明不限定於此，可向散熱片部S2之表面注入雜質形成雜質擴散區域，並將此作為汲極區域及源極區域。 再者，於上述實施形態中，作為製造方法之虛設選擇閘極電極形成步驟，係針對如下之虛設選擇閘極電極形成步驟進行敘述：於以覆蓋虛設記憶體閘極結構體之方式，形成選擇閘極絕緣膜及第2虛設電極層後，藉由回蝕，沿著位於虛設記憶體閘極結構體之側壁之一側壁間隔件，以跨過散熱片部之方式形成側壁狀之虛設第1選擇閘極電極，同時沿著位於虛設記憶體閘極結構體之側壁之另一側壁間隔件，以跨過散熱片部之方式形成側壁狀之虛設第2選擇閘極電極後，加工選擇閘極絕緣膜，且於虛設第1選擇閘極電極下部設置第1選擇閘極絕緣膜，於虛設第2選擇閘極電極下部設置第2選擇閘極絕緣膜，但本發明不限定於此，可設為不形成選擇閘極絕緣膜，而形成虛設第1選擇閘極電極及虛設第2選擇閘極電極之虛設選擇閘極電極形成步驟。 (9)薄化設置有第1選擇閘極結構體及第2選擇閘極結構體之區域之絕緣層膜厚的記憶胞 (9-1)記憶胞之構成 如對與圖1對應部分標註相同符號顯示之圖16般，設置於該非揮發性半導體記憶裝置41之記憶胞MC3與上述實施形態之不同點在於：設置有第1選擇閘極結構體3及第2選擇閘極結構體4之區域之絕緣層IS1之膜厚薄於設置有記憶體閘極結構體2之區域之絕緣層IS1的膜厚。因此，此處著眼於絕緣層IS1於以下進行說明，關於其他之構成，由於與上述實施形態相同故省略說明。 絕緣層IS1設置於半導體基板S1之表面，且散熱片部S2自該絕緣層IS1之表面突出。藉由使設置有第1選擇閘極結構體3及第2選擇閘極結構體4之區域之絕緣層IS1之膜厚薄於設置有記憶體閘極結構體2之區域之絕緣層IS1的膜厚，而使絕緣層IS1成為具備以下構件之構成：形成於半導體基板S1表面之層狀絕緣層42、及以突出於設置有記憶體閘極結構體2之區域之層狀絕緣層42上之方式設置之凸部絕緣層43。凸部絕緣層43包含與層狀絕緣層42相同之絕緣材料，且與層狀絕緣層42成為一體。凸部絕緣層43沿著記憶體閘極結構體2設置，且與該記憶體閘極結構體2同樣地，長邊方向延設於與散熱片部S2之長邊方向(y方向)交叉之x方向。 此處，對與圖3A對應部分標註相同符號顯示之圖17A係顯示圖16之A-A'部分之剖面構成之剖視圖。如圖17A所示，於設置有散熱片部S2之區域，不設置層狀絕緣層42及凸部絕緣層43(圖16)，而於該散熱片部S2之表面，設置第1選擇閘極結構體3、記憶體閘極結構體2及第2選擇閘極結構體4。 對與圖3B對應部分標註相同符號顯示之圖17B係顯示圖16之B-B'部分之剖面構成之剖視圖。如圖17B所示，第1選擇閘極結構體3及第2選擇閘極結構體4設置於層狀絕緣層42上，且記憶體閘極結構體2設置於凸部絕緣層43上。 於未設置散熱片部S2之區域(圖17B)中，於設置有第1選擇閘極結構體3及第2選擇閘極結構體4之區域中，半導體基板S1之表面至層狀絕緣層42上表面之距離為H5。另一方面，於設置有記憶體閘極結構體2之區域中，半導體基板S1之表面至凸部絕緣層43上表面之距離為H4。距離H4較距離H5僅大出凸部絕緣層43之高度量之距離H3。 又，半導體基板S1至記憶體閘極電極MG下表面之距離H1較半導體基板S1至第1選擇閘極電極DG及第2選擇閘極電極SG各下表面之距離H2大出凸部絕緣層43膜厚量之距離H3及例如電荷蓄積層EC之膜厚量。且，第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於較記憶體閘極電極MG下表面位置更接近半導體基板S1之位置。 藉此，於記憶胞MC3中，藉由下表面位置形成至比記憶體閘極電極MG之下表面位置更低之位置的第1選擇閘極電極DG及第2選擇閘極電極SG，而可充分地控制散熱片部S2側面區域之第1選擇電晶體T1及第2選擇電晶體T2之接通斷開。即，於將閘極斷開電壓施加於第1選擇閘極電極DG及第2選擇閘極電極SG之情形時，由於可由第1選擇閘極電極DG及第2選擇閘極電極SG確實地覆蓋散熱片部S2之側面區域而成為非導通狀態，故即便寫入至記憶電晶體MT之資訊為較低閾值電壓Vth之情形時，亦可防止洩漏電流沿著散熱片部S2之側面區域，在汲極區域12a及源極區域12b間流通。因此，於記憶胞MC3中，可防止資料之寫入動作時及資料之讀出時之誤動作。 另，關於此種誤動作，在上述「(2)記憶胞之詳細構成」中，使用「設為距離H1＜距離H2，且第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於比記憶體閘極電極MG之下表面位置高之位置的比較例(未圖示)」詳細地進行說明。此處，關於無法充分地控制第1選擇電晶體T1及第2選擇電晶體T2之接通斷開之比較例，由於在上述「(2)記憶胞之詳細構成」中已說明，故省略其說明。 此處凸部絕緣層43之厚度即距離H3較佳為散熱片部S2之寬度Wfin (圖18A及圖18B)之1/2以上。於散熱片部S2內，有在自第1選擇閘極電極DG及第2選擇閘極電極SG之下表面之高度位置向散熱片部S2之上表面高出散熱片部S2之寬度Wfin之一半(1/2)左右之高度位置，而有無法充分地利用施加於第1選擇閘極電極DG及第2選擇閘極電極SG之閘極斷開電壓控制散熱片部S2(通道層)的區域仍保留之虞。 藉由最佳化散熱片部S2內之雜質濃度，可利用閘極斷開電壓容易地控制散熱片部S2，但於該情形時，必須將散熱片部S2之形成有第1選擇電晶體T1或第2選擇電晶體T2之區域之雜質濃度最佳化為與熱片部S2之形成有記憶電晶體MT之區域之散雜質濃度不同的值。此處，若將凸部絕緣層43之厚膜即距離H3設為散熱片部S2之寬度Wfin之1/2以上，則由於無法充分利用閘極斷開電壓控制散熱片部S2(通道層)之區域成為低於記憶體閘極電極MG下表面位置之位置，故於寫入至記憶電晶體MT之資訊為較低之閾值電壓Vth之情形時，可防止洩漏電流沿著散熱片部S2之側面區域，在汲極區域12a及源極區域12b間流通而產生誤動作。因此，無需為了利用閘極斷開電壓控制散熱片部S2而將散熱片部S2之形成有第1選擇電晶體T1或第2選擇電晶體T2之區域之雜質濃度最佳化，即可防止產生誤動作。 對與圖4A對應部分標註相同符號之圖18A係顯示圖16之C-C'部分之剖面構成之剖視圖。記憶體閘極結構體2以跨過散熱片部S2之方式，形成於凸部絕緣層43上。藉此，記憶體閘極結構體2沿著由該記憶體閘極結構體2包圍之散熱片部S2之表面形成記憶電晶體MT之通道層。 如此，於該實施形態中，記憶體閘極結構體2由於記憶電晶體MT之閘極寬度成為沿著由記憶體閘極結構體2包圍之散熱片部S2表面之距離，故將該閘極寬度之一部分置換為沿著散熱片部S2側面之高度，相應地，可縮窄記憶電晶體MT之形成面積。 對與圖4B對應部分標註相同符號之圖18B係顯示圖16之D-D'部分之剖面構成之剖視圖。如圖18B所示，於形成有第1選擇閘極結構體3之區域，於層狀絕緣層42上不設置凸部絕緣層43，而將第1選擇閘極結構體3以跨過散熱片部S2之方式形成於層狀絕緣層42上。藉此，第1選擇閘極結構體3可包圍散熱片部S2之表面，且沿著由該第1選擇閘極結構體3包圍之散熱片部S2之表面形成第1選擇電晶體T1之通道層。 如此，於該實施形態中，由於第1選擇電晶體T1之閘極寬度為沿著由第1選擇閘極結構體3包圍之散熱片部S2表面之距離，故將該閘極寬度之一部分置換為沿著散熱片部S2之側面之高度，相應地，可縮窄第1選擇電晶體T1之形成面積。再者，由於第1選擇電晶體T1之閘極寬度擴大凸部絕緣層43之膜厚量之距離H3的2倍之量，相應地可增加第1選擇電晶體T1之接通電流，故可助於高速動作。另，針對第2選擇閘極結構體4，由於亦為以跨過散熱片部S2之方式設置於層狀絕緣層42上之構成，且為與圖18B所示之第1選擇閘極結構體3相同之構成，故此處省略其說明。 該實施形態之記憶胞MC3由於與上述「(3)非揮發性半導體記憶裝置之電路構成」、「(4)關於非揮發性半導體記憶裝置之各種動作時之電壓」相關且相同，故省略其說明。 作為此種將凸部絕緣層43設置於層狀絕緣層42上之絕緣層IS1之製造方法，例如在側壁間隔件形成步驟中，於藉由形成層狀之絕緣膜並進行回蝕而形成側壁狀之側壁間隔件6、7時，藉由將露出於外部之絕緣層IS過度蝕刻凸部絕緣層43之高度之距離H3之量即可。 (9-2)作用及效果 於以上之構成中，該實施形態之記憶胞MC3，亦與上述實施形態同樣，於阻止電荷向電荷蓄積層EC注入而防止寫入資料時，可於由記憶體閘極結構體2包圍之散熱片部S2內整體形成空乏層，且藉由該空乏層可減小記憶體閘極電極DG與散熱片部S2間之電位差。藉此，於記憶胞MC3中，即便提高散熱片部S2內之雜質濃度，於散熱片部S2表面使汲極區域12a及源極區域12b接近而謀求小型化，亦可以於散熱片部S2內整體形成空乏層之方式選定散熱片部S2之形狀(高度與寬度)，藉此可減小記憶體閘極電極DG與散熱片部S2間之電位差，進而可減小施加於空乏層之電場並抑制干擾產生。且，該記憶胞MC3亦可謀求小型化，且抑制干擾產生。 除此以外，於該記憶胞MC3中，以使半導體基板S1至下部記憶體閘極絕緣膜13之下表面之距離H4大於半導體基板S1至第1選擇閘極絕緣膜17a及第2選擇閘極絕緣膜17b之各下表面之距離H5之方式設置絕緣層IS1。藉此，於設置有絕緣層IS1之區域中，可使第1選擇閘極電極DG及第2選擇閘極電極SG之各下表面位置配置於較記憶體閘極電極MG之下表面位置更接近半導體基板S1的位置。 因此，於該記憶胞MC3中，藉由將下表面位置配置於進一步低於記憶體閘極電極MG之下表面位置之位置的第1選擇閘極電極DG及第2選擇閘極電極SG，可進一步確實地控制散熱片部S2側面區域之第1選擇電晶體T1及第2選擇電晶體T2之接通斷開。且，於該記憶胞MC3中，僅設置凸部絕緣層43，較上述實施形態，可進一步確實地防止資料之寫入動作時及資料之讀出時之誤動作。 (10)將散熱片部設置於絕緣層上之記憶胞 (10-1)記憶胞之構成 如對與圖1對應部分標註相同符號之圖19般，設置於該非揮發性半導體記憶裝置51之記憶胞MC4係散熱片部S3之構成與上述實施形態不同。因此，此處著眼於散熱片部S3於以下進行說明，關於其他之構成，由於與上述實施形態相同故省略說明。 於該非揮發性半導體記憶裝置51，將絕緣層IS2設置於半導體基板S1上，且於該絕緣層IS2上設置有於y方向延伸之散熱片部S3。絕緣層IS2包含：形成於半導體基板S1上之層狀之層狀絕緣層52、及帶狀之下部絕緣層53。下部絕緣層53包含與層狀絕緣層52相同之絕緣材料，且與層狀絕緣層52成為一體。下部絕緣層53於y方向延設，且於其表面設置有散熱片部S3。另，於該實施形態中為了配合其他實施形態，亦將圖19所示之S3稱作「散熱片部」，但與如圖1之散熱片部S2般與半導體基板S1連結之意義上之散熱片形狀不同，實際上散熱片部S3為橫向柱狀、束狀(樑狀)地於y方向延設者。 散熱片部S3藉由半導體材料形成，且沿著下部絕緣層53延設。於設置下部絕緣層53之實施形態之情形時，散熱片部S3係與延設之長邊方向(y方向)、及高度方向(z方向)正交之方向(x方向)之寬度尺寸選定為下部絕緣層53的寬度尺寸以下，且僅設置於下部絕緣層53上。 又，於圖19雖未顯示，但於散熱片部S3之設置有記憶胞MC4之上表面，設置有上部絕緣層54(使用圖20A、圖21予以後述)。藉此，散熱片部S3成為由絕緣層夾住上表面與下表面之構成。 於散熱片部S3，於與第1選擇閘極結構體3鄰接之表面設置有汲極區域12a，於與第2選擇閘極結構體4鄰接之表面設置有源極區域12b。於該實施形態之情形時，上部絕緣層54不存在於散熱片部S3之未設置記憶胞MC4之上表面，且於散熱片部S3之表面形成汲極區域12a及源極區域12b。 此處，對與圖3A對應部分標註相同符號顯示之圖20A係顯示圖19之A-A'部分之剖面構成之剖視圖。如圖20A所示，於散熱片部S3，於設置有記憶體閘極結構體2、第1選擇閘極結構體3、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b之區域之表面，設置有上部絕緣層54。 如此，於散熱片部S3之設置有記憶體閘極結構體2、第1選擇閘極結構體3、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b之區域中，具有藉由絕緣層IS2(於該實施形態之情形係下部絕緣層53)、與上部絕緣層54夾住散熱片部S3之構成。 對與圖3B對應部分標註相同符號顯示之圖20B係顯示圖19之B-B'部分之剖面構成之剖視圖。如圖20B所示，於未形成散熱片部S3之區域，將記憶體閘極結構體2、第1選擇閘極結構體3、第2選擇閘極結構體4、側壁間隔件6、7及側壁部22a、22b形成於覆蓋半導體基板S1之絕緣層IS2之層狀絕緣層52上。 對與圖4A對應部分標註相同符號之圖21A係顯示圖19之C-C'部分之剖面構成之剖視圖。於該實施形態之情形時，如圖21A所示，藉由上部絕緣層54與絕緣層IS2(於該實施形態之情形係下部絕緣層53)夾住散熱片部S3之上表面與下表面，且由於散熱片部S3之側面被記憶體閘極電極MG包圍，故記憶電晶體MT可於散熱片部S3之側面形成通道層。又，由於藉由上部絕緣層54與絕緣層IS2(於該實施形態之情形係下部絕緣層53)夾住散熱片部S3之上表面與下表面，故記憶電晶體MT為完全空乏型電晶體。另，於該實施形態中若將散熱片部S3之高度設為H1fin，則亦以Hfin＞Wfin之關係成立之方式形成。 於該實施形態之情形時，如圖21A所示，以大於未設置散熱片部S3之區域之半導體基板S1至記憶體閘極電極MG之下表面位置之距離H1之方式選定半導體基板S1至散熱片部S3下表面位置的距離H7。藉此，可使記憶體閘極電極之下表面位置低於散熱片部S3之下表面位置，且由記憶體閘極電極MG完全覆蓋散熱片部S3之側面，故可防止洩漏電流沿著散熱片部S3之側面區域，在汲極區域12a及源極區域12b間流通而引起產生誤動作。 期望半導體基板S1至散熱片部S3下表面之距離H7與半導體基板S1至記憶體閘極電極MG之下表面位置之距離H1之差為散熱片部S3之寬度Wfin之1/2以上。另，關於不設置下部絕緣層53之構成係於後述。 對與圖4B對應部分標註相同符號之圖21B係顯示圖19之D-D'部分之剖面構成之剖視圖。由於藉由上部絕緣層54與絕緣層IS2(於該實施形態之情形係下部絕緣層53)夾住散熱片部S3之上表面與下表面，且散熱片部S3之側面由第1選擇閘極電極DG包圍，故第1選擇電晶體T1可於散熱片部S3之側面形成通道層。又，由於藉由上部絕緣層54與絕緣層IS2(於該實施形態之情形係下部絕緣層53)夾住散熱片部S3之上表面與下表面，與半導體基板S1絕緣，故第1選擇電晶體T1為完全空乏型電晶體。 於該實施形態之情形時，如圖21B所示，以大於未設置散熱片部S3之區域之半導體基板S1至第1選擇閘極電極DG之下表面位置之距離H2之方式選定半導體基板S1至散熱片部S3下表面位置的距離H7。藉此，可使第1選擇閘極電極DG之下表面位置低於散熱片部S3之下表面位置，且由第1選擇閘極電極DG完全覆蓋散熱片部S3之側面，故可防止洩漏電流沿著散熱片部S3之側面區域流通。 另，針對第2選擇閘極結構體4，由於亦為以跨過散熱片部S3之方式設置於層狀絕緣層42上之構成，且為與圖21B所示之第1選擇閘極結構體3相同之構成，故此處省略其說明。 期望半導體基板S1至散熱片部S3下表面之距離H7與半導體基板S1至第1選擇閘極電極DG之下表面位置之距離H2之差為散熱片部S3之寬度Wfin之1/2以上。另，關於不設置下部絕緣層53之構成係於後述。 該實施形態之記憶胞MC4由於與上述「(3)非揮發性半導體記憶裝置之電路構成」、「(4)關於非揮發性半導體記憶裝置之各種動作時之電壓」相關且相同，故省略其說明。 作為此種將散熱片部S3設置於之絕緣層IS1上之記憶胞MC4之製造方法，例如於圖8所示之散熱片部形成步驟前，依序積層半導體基板、絕緣層、成為散熱片部之半導體層、成為上部絕緣層之絕緣層，且在散熱片部形成步驟中，將經圖案化之成為上部絕緣層之絕緣層作為硬遮罩加以利用，加工成為散熱片部之半導體層、絕緣層之一部分即可。又，可使用SOI(Silicon on Insulator：絕緣層上覆矽)基板作為半導體基板、絕緣層、成為散熱片部之半導體層。 (10-2)作用及效果 於以上之構成中，此種記憶胞MC4，亦藉由與上述實施形態同樣之原理，於阻止電荷向電荷蓄積層EC注入而防止寫入資料時，由於減小記憶體閘極電極DG與散熱片部S3間之電位差，進而減小施加於空乏層之電場且抑制干擾產生，故可謀求小型化，且抑制干擾產生。 除此以外，於記憶胞MC4中，由於藉由上部絕緣層54與絕緣層IS2(於該實施形態之情形係下部絕緣層53)夾住散熱片部S3之上表面與下表面，故可將記憶電晶體MT、第1選擇電晶體T1及第2選擇電晶體T2設為完全空乏型電晶體。於該情形時，由於將散熱片部S3與半導體基板S1絕緣，故散熱片部S3之電位與半導體基板S1獨立，故可進一步減小記憶體閘極電極MG及散熱片部S3間產生之電位差，亦可進一步減小施加於空乏層之電場，因此與上述散熱片型(散熱片部S2)相比可進一步抑制干擾。 又，於記憶胞MC4中，可使記憶體閘極電極MG、第1選擇閘極電極DG及第2選擇閘極電極SG之下表面位置低於散熱片部S3之下表面位置，且由記憶體閘極電極MG、第1選擇閘極電極DG及第2選擇閘極電極SG完全覆蓋散熱片部S3之側面，故可防止洩漏電流沿著散熱片部S3之側面區域流通。 又，該記憶胞MC4亦藉由設置覆蓋散熱片部S3上表面之上部絕緣層54，例如於資料寫入動作時，藉由上部絕緣層54，可防止電場聚集於散熱片部S3之上表面及側面相交之較尖之角部周邊。藉此，可利用於僅對角部周邊寫入時電場聚集而使電荷無法向沿著散熱片部側壁之電荷蓄積層膜注入而可防止寫入不良。 (10-3)其他實施形態之散熱片部 另，於上述實施形態中，對半導體基板S1至散熱片部S3之下表面之距離H7大於未設置該散熱片部S3之區域之半導體基板S1至記憶體閘極電極MG之下表面的距離H1(H7＞H1)之情形進行敘述，但本發明不限定於此，半導體基板S1至散熱片部S3之下表面之距離H7可為未設置該散熱片部S3之區域之半導體基板S1至記憶體閘極電極DG之下表面的距離H1以下(H7≦H1)。 例如，於將下部絕緣層53設置於層狀絕緣層52上之構成中，可為如下之構成：半導體基板S1至散熱片部S3之下表面之距離H7大於半導體基板S1至層狀絕緣層52之表面的距離H5，且小於圖21A之半導體基板S1至記憶體閘極電極MG之下表面的距離H1(H5＜H7＜H1)。 又，於上述實施形態中，對將自層狀絕緣層52突出之下部絕緣層53設置於該層狀絕緣層52上，且自半導體基板S1，依序積層層狀絕緣層52、下部絕緣層53、散熱片部S3及上部絕緣層54之構成進行敘述，但本發明不限定於此，可設為如下之構成：不設置下部絕緣層53，而自半導體基板S1，依序積層層狀絕緣層52、散熱片部S3及上部絕緣層54。於該情形時，散熱片部S3之下表面位置可設為與層狀絕緣層52之表面位置齊平面。 另，於上述實施形態中，對將上部絕緣層54設置於散熱片部S3上，且自半導體基板S1，依序積層絕緣層IS2、散熱片部S3及上部絕緣層54之構成進行敘述，但本發明不限定於此，可設為不設置上部絕緣層54，而自半導體基板S1，依序積層絕緣層IS2及散熱片部S3之構成。 另，於圖16及圖19之實施形態中，對藉由金屬材料形成記憶體閘極電極MG、第1選擇閘極電極DG、第2選擇閘極電極SG之情形進行敘述，但本發明不限定於此，可與上述之圖12相同，藉由金屬材料以外之導電材料(例如多晶矽)形成記憶體閘極電極MG、第1選擇閘極電極DG、及第2選擇閘極電極SG。於該情形時，圖16及圖19所示之記憶胞MC3、MC4係在製造過程中，例如藉由回蝕層狀之電極形成層，而沿著記憶體閘極結構體2a側壁之側壁間隔件6、7形成側壁狀之第1選擇閘極電極DG1及第2選擇閘極電極SG1。
1‧‧‧非揮發性半導體記憶裝置 2‧‧‧記憶體閘極結構體 2a‧‧‧記憶體閘極結構體 3‧‧‧第1選擇閘極結構體 3a‧‧‧第1選擇閘極結構體 4‧‧‧第2選擇閘極結構體 4a‧‧‧第2選擇閘極結構體 6‧‧‧側壁間隔件 7‧‧‧側壁間隔件 12a‧‧‧汲極區域 12b‧‧‧源極區域 13‧‧‧下部記憶體閘極絕緣膜 13a‧‧‧下部記憶體閘極絕緣膜形成層 14‧‧‧上部記憶體閘極絕緣膜 14a‧‧‧上部記憶體閘極絕緣膜 15a‧‧‧記憶體閘極側壁絕緣膜 15b‧‧‧記憶體閘極側壁絕緣膜 17a‧‧‧第1選擇閘極絕緣膜 17b‧‧‧第2選擇閘極絕緣膜 18a‧‧‧第1選擇閘極絕緣膜 18b‧‧‧第2選擇閘極絕緣膜 19a‧‧‧第1選擇閘極側壁絕緣膜 19b‧‧‧第2選擇閘極側壁絕緣膜 20a‧‧‧邊壁側壁絕緣膜 20b‧‧‧邊壁側壁絕緣膜 22a‧‧‧側壁部 22b‧‧‧側壁部 25‧‧‧層間絕緣層 31‧‧‧非揮發性半導體記憶裝置 32‧‧‧記憶體閘極結構體 32a‧‧‧硬遮罩 34‧‧‧第1虛設電極層 35‧‧‧覆蓋絕緣膜 40a‧‧‧汲極區域 40b‧‧‧源極區域 41‧‧‧非揮發性半導體記憶裝置 42‧‧‧層狀絕緣層 43‧‧‧凸部絕緣層 51‧‧‧非揮發性半導體記憶裝置 52‧‧‧層狀絕緣層 53‧‧‧下部絕緣層 54‧‧‧上部絕緣層 A-A'‧‧‧部分 Back‧‧‧背面 B-B'‧‧‧部分 BC‧‧‧位元接點 BL‧‧‧位元線 BL1‧‧‧位元線 BL2‧‧‧位元線 BLn‧‧‧位元線 BLy‧‧‧位元線 C-C'‧‧‧部分 D‧‧‧空乏層 D-D'‧‧‧部分 DD‧‧‧虛設第1選擇閘極電極 DG‧‧‧第1選擇閘極電極 DG1‧‧‧第1選擇閘極電極 DGC‧‧‧第1選擇閘極接點 DL‧‧‧第1選擇閘極線 DL1‧‧‧第1選擇閘極線 DL2‧‧‧第1選擇閘極線 DLm‧‧‧第1選擇閘極線 DLx‧‧‧第1選擇閘極線 DM‧‧‧虛設記憶體閘極電極 DS‧‧‧虛設第2選擇閘極電極 E-E'‧‧‧部分 EC‧‧‧電荷蓄積層 ECa‧‧‧電荷蓄積層形成層 ER1‧‧‧虛設電極去除空間 ER2‧‧‧虛設電極去除空間 ER3‧‧‧虛設電極去除空間 H1‧‧‧距離 H2‧‧‧距離 H3‧‧‧距離 H4‧‧‧距離 H5‧‧‧距離 Hfin‧‧‧距離 IS‧‧‧絕緣層 IS1‧‧‧絕緣層 IS2‧‧‧絕緣層 ISa‧‧‧絕緣層 L1‧‧‧閘極長 L2‧‧‧閘極長 MC‧‧‧記憶胞 MC1‧‧‧記憶胞 MC2‧‧‧記憶胞 MC3‧‧‧記憶胞 MC4‧‧‧記憶胞 MC11‧‧‧記憶胞 MC12‧‧‧記憶胞 MC1n‧‧‧記憶胞 MC21‧‧‧記憶胞 MC22‧‧‧記憶胞 MC2n‧‧‧記憶胞 MCm1‧‧‧記憶胞 MCm2‧‧‧記憶胞 MCmn‧‧‧記憶胞 MG‧‧‧記憶體閘極電極 MG1‧‧‧記憶體閘極電極 MGC‧‧‧記憶體閘極接點 ML‧‧‧記憶體閘極線 MT‧‧‧記憶電晶體 ONO‧‧‧3層構成部分 S1‧‧‧半導體基板 S2‧‧‧散熱片部 S3‧‧‧散熱片部 SC‧‧‧源極接點 SG‧‧‧第2選擇閘極電極 SG1‧‧‧第2選擇閘極電極 SGC‧‧‧第2選擇閘極接點 SGL‧‧‧第2選擇閘極線 SL‧‧‧源極線 T1‧‧‧第1選擇電晶體 T2‧‧‧第2選擇電晶體 Vg‧‧‧電荷蓄積閘極電壓 Vono‧‧‧電位差 Vono1‧‧‧電位差 Vx‧‧‧曲綫 Wfin‧‧‧寬度 x‧‧‧方向 y‧‧‧方向 z‧‧‧方向
圖1係顯示記憶胞之構成(1)之立體圖。 圖2係顯示非揮發性半導體記憶體裝置之平面佈局之概略圖。 圖3A係顯示圖2之A-A'部分之剖面構成之概略圖，圖3B係顯示圖2之B-B'部分之剖面構成之概略圖。 圖4A係顯示圖2之C-C'部分之記憶胞之剖面構成之概略圖，圖4B係顯示圖2之D-D'部分之記憶胞之剖面構成之概略圖。 圖5係顯示矩陣狀配置複數個記憶胞之非揮發性半導體記憶裝置之電路構成之概略圖。 圖6係顯示資料之寫入動作時、資料之讀出動作時、及資料之刪除動作時之各部位之電壓值之一例的表。 圖7係供說明寫入非選擇記憶胞之電位之概略圖。 圖8係顯示非揮發性半導體記憶裝置之製造步驟(1)之概略圖。 圖9A係顯示非揮發性半導體記憶裝置之製造步驟(2)之概略圖，圖9B係顯示圖9A之E-E'部分之剖面構成之概略圖，圖9C係顯示非揮發性半導體記憶裝置之製造步驟(3)之概略圖，圖9D係顯示圖9C之E-E'部分之剖面構成之概略圖。 圖10A係顯示圖9D所示位置之非揮發性半導體記憶裝置之製造步驟(1)之概略圖，圖10B係顯示圖9D所示位置之非揮發性半導體記憶裝置之製造步驟(2)之概略圖，圖10C係顯示圖9D所示位置之非揮發性半導體記憶裝置之製造步驟(3)之概略圖。 圖11A係顯示非揮發性半導體記憶裝置之製造步驟(4)之概略圖，圖11B係顯示圖11A之E-E'部分之剖面構成之概略圖。 圖12A係顯示圖2之A-A'部分之其他實施形態之記憶胞之剖面構成的概略圖，圖12B係顯示圖2之B-B'部分之其他實施形態之記憶胞之剖面構成的概略圖。 圖13係顯示記憶體胞之構成(2)之立體圖。 圖14A係顯示圖13之A-A'部分之剖面構成之概略圖，圖14B係顯示圖13之B-B'部分之剖面構成之概略圖。 圖15A係顯示圖13之C-C'部分之記憶胞之剖面構成之概略圖，圖15B係顯示圖13之D-D'部分之記憶胞之剖面構成之概略圖。 圖16係顯示記憶體胞之構成(3)之立體圖。 圖17A係顯示圖16之A-A'部分之剖面構成之概略圖，圖17B係顯示圖16之B-B'部分之剖面構成之概略圖。 圖18A係顯示圖16之C-C'部分之記憶胞之剖面構成之概略圖，圖18B係顯示圖16之D-D'部分之記憶胞之剖面構成之概略圖。 圖19係顯示記憶體胞之構成(4)之立體圖。 圖20A係顯示圖19之A-A'部分之剖面構成之概略圖，圖20B係顯示圖19之B-B'部分之剖面構成之概略圖。 圖21A係顯示圖19之C-C'部分之記憶胞之剖面構成之概略圖，圖21B係顯示圖19之D-D'部分之記憶胞之剖面構成之概略圖。
1‧‧‧非揮發性半導體記憶裝置
2‧‧‧記憶體閘極結構體
3‧‧‧第1選擇閘極結構體
4‧‧‧第2選擇閘極結構體
6‧‧‧側壁間隔件
7‧‧‧側壁間隔件
12a‧‧‧汲極區域
12b‧‧‧源極區域
A-A'‧‧‧部分
B-B'‧‧‧部分
C-C'‧‧‧部分
D-D'‧‧‧部分
DG‧‧‧第1選擇閘極電極
IS‧‧‧絕緣層
MC‧‧‧記憶胞
MG‧‧‧記憶體閘極電極
MT‧‧‧記憶電晶體
S1‧‧‧半導體基板
S2‧‧‧散熱片部
SG‧‧‧第2選擇閘極電極
T1‧‧‧第1選擇電晶體
T2‧‧‧第2選擇電晶體
x‧‧‧方向
y‧‧‧方向
z‧‧‧方向

Claims (16)

  1. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且與源極線電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，且於將上述散熱片部之上表面至上述絕緣層上之上述記憶體閘極電極 底面之距離即上述散熱片部之電極內突出高度設為Hfin，將上述第1選擇閘極結構體及上述第2選擇閘極結構體跨過上述散熱片部之方向之上述散熱片部的寬度設為Wfin時，Hfin>Wfin，且於寫入選擇時，藉由因上述記憶體閘極電極與上述散熱片部間之電壓差而產生之量子穿隧效應向上述電荷蓄積層內注入電荷，於寫入非選擇時，藉由形成於上述散熱片部內之空乏層阻止電荷向上述電荷蓄積層注入。
  2. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之 表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，且上述記憶體閘極電極及上述第1選擇閘極電極間之距離以及上述記憶體閘極電極及上述第2選擇閘極電極間之距離為5[nm]以上40[nm]以下，上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之膜厚為3[nm]以下。
  3. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以 跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，且上述記憶體閘極結構體具備：覆蓋絕緣膜，其覆蓋上述散熱片部之上表面，且成為於上述覆蓋絕緣膜上，積層上述下部記憶體閘極絕緣膜、上述電荷蓄積層、上述上部記憶體閘極絕緣膜、及上述記憶體閘極電極之構成。
  4. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電 極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，且上述記憶體閘極結構體具備：覆蓋絕緣膜，其覆蓋上述散熱片部之上表面，且成為將上述覆蓋絕緣膜作為上述下部記憶體閘極絕緣膜而設置於上述散熱片部之上表面，且於該覆蓋絕緣膜上，積層上述電荷蓄積層、上述上部記憶體閘極絕緣膜、及上述記憶體閘極電極之構成。
  5. 如請求項1至4中任一項之記憶胞，其中於將上述第1選擇閘極結構體及上述第2選擇閘極結構體跨過上述散熱片部之方向之上述散熱片部之寬度設為Wfin，將與上述第1選擇閘極結構體及上述第2選擇閘極結構體跨過上述散 熱片部之方向正交，且上述散熱片部延設之方向之上述第1選擇閘極電極之閘極長設為L1，上述第2選擇閘極電極之閘極長設為L2時，L1≦1.5．Wfin、L2≦1.5．Wfin。
  6. 如請求項1至4中任一項之記憶胞，其中上述半導體基板至上述記憶體閘極電極之下表面之距離大於上述半導體基板至上述第1選擇閘極電極及上述第2選擇閘極電極之各下表面的距離而形成，且上述第1選擇閘極電極及上述第2選擇閘極電極之各下表面位置配置於較上述記憶體閘極電極之下表面位置更接近上述半導體基板之位置。
  7. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其以自上述絕緣層突出之方式形成於上述半導體基板上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以 跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇閘極結構體設置於上述汲極區域與上述源極區域之間，且上述絕緣層係上述半導體基板至上述下部記憶體閘極絕緣膜之下表面之距離大於上述半導體基板至上述第1選擇閘極絕緣膜及上述第2選擇閘極絕緣膜之各下表面的距離而形成，且上述第1選擇閘極電極及上述第2選擇閘極電極之各下表面位置配置於較上述記憶體閘極電極之下表面位置更接近上述半導體基板之位置。
  8. 如請求項7之記憶胞，其中上述絕緣層具備：層狀絕緣層，其設置於上述半導體基板上；及凸部絕緣層，其設置於設置有上述記憶體閘極結構體之區域之上述層狀絕緣層上。
  9. 如請求項8之記憶胞，其中 上述凸部絕緣層具有使上述記憶體閘極結構體、上述第1選擇閘極結構體、及上述第2選擇閘極結構體跨過上述散熱片部之方向之上述散熱片部之寬度的1/2以上之厚度。
  10. 一種記憶胞，其特徵在於具備：半導體基板，其由絕緣層覆蓋；散熱片部，其形成於上述絕緣層上；記憶體閘極結構體，其積層有下部記憶體閘極絕緣膜、電荷蓄積層、上部記憶體閘極絕緣膜、及記憶體閘極電極，且以跨過上述散熱片部之方式形成於上述絕緣層上；第1選擇閘極結構體，其於第1選擇閘極絕緣膜上設置第1選擇閘極電極，且沿著形成於上述記憶體閘極結構體一側壁之一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；第2選擇閘極結構體，其於第2選擇閘極絕緣膜上設置第2選擇閘極電極，且沿著形成於上述記憶體閘極結構體另一側壁之另一側壁間隔件，以跨過上述散熱片部之方式形成於上述絕緣層上；汲極區域，其以於上述散熱片部之與上述第1選擇閘極結構體鄰接之表面與上述第1選擇閘極電極絕緣之方式設置，且位元線與其電性連接；及源極區域，其以於上述散熱片部之與上述第2選擇閘極結構體鄰接之表面與上述第2選擇閘極電極絕緣之方式設置，且源極線與其電性連接；且上述第1選擇閘極結構體、上述記憶體閘極結構體、及上述第2選擇 閘極結構體設置於上述汲極區域與上述源極區域之間，且於上述散熱片部之設置有上述記憶體閘極結構體、上述一側壁間隔件、上述第1選擇閘極結構體、上述另一側壁間隔件、及上述第2選擇閘極結構體之區域，於上表面設置有上部絕緣層，且上述絕緣層具備：層狀絕緣層，其設置於上述半導體基板上；及下部絕緣層，其設置於上述層狀絕緣層上，包含與上述層狀絕緣層相同材料且與上述層狀絕緣層成為一體，且於表面設置有上述散熱片部；且自上述半導體基板，依序積層有上述層狀絕緣層、上述下部絕緣層、上述散熱片部及上述上部絕緣層。
  11. 如請求項10之記憶胞，其中上述散熱片部之下表面位置位於較未設置該散熱片部之區域之上述記憶體閘極電極之下表面位置更高之位置。
  12. 如請求項1至4、7、10中任一項之記憶胞，其中上述記憶體閘極電極、上述第1選擇閘極電極及上述第2選擇閘極電極包含金屬材料。
  13. 如請求項1至4、7、10中任一項之記憶胞，其中上述第1選擇閘極電極沿著上述一側壁間隔件形成為側壁狀，上述第2選擇閘極電極沿著上述另一側壁間隔件形成為側壁狀。
  14. 一種非揮發性半導體記憶裝置，其特徵在於：其係使於記憶體閘極 電極連接有記憶體閘極線之記憶胞以矩陣狀配置者，且上述記憶胞為如請求項1至4、7、10中任一項之記憶胞，且由矩陣狀配置之複數個上述記憶胞共用上述記憶體閘極線。
  15. 一種非揮發性半導體記憶裝置之製造方法，其特徵在於具備以下步驟：散熱片部形成步驟，其於由絕緣層覆蓋之半導體基板，形成自上述絕緣層突出之散熱片部；第1虛設電極層形成步驟，其於覆蓋上述半導體基板之上述絕緣層上、與自上述絕緣層突出之散熱片部，依序積層形成層狀之下部記憶體閘極絕緣膜形成層、電荷蓄積層形成層及第1虛設電極層；虛設記憶體閘極結構體形成步驟，其利用經圖案化之抗蝕劑，將上述第1虛設電極層、上述電荷蓄積層形成層、及上述下部記憶體閘極絕緣膜形成層圖案化，藉此將依序積層形成有下部記憶體閘極絕緣膜、電荷蓄積層、及虛設記憶體閘極電極之虛設記憶體閘極結構體，以跨過上述散熱片部之方式形成於上述絕緣層上；側壁間隔件形成步驟，其沿著上述虛設記憶體閘極結構體之對向側壁形成側壁間隔件；虛設選擇閘極電極形成步驟，其於以覆蓋上述虛設記憶體閘極結構體之方式形成第2虛設電極層後，藉由回蝕，沿著位於上述虛設記憶體閘極結構體側壁之一上述側壁間隔件以跨過上述散熱片部之方式形成側壁狀之虛設第1選擇閘極電極，並且沿著位於上述虛設記憶體閘極結構體側壁之另一上述側壁間隔件以跨過上述散熱片部之方式形成側壁狀之虛設第2 選擇閘極電極，虛設電極露出步驟，其於以覆蓋上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、及上述虛設第2選擇閘極電極之方式形成層間絕緣層後，加工上述層間絕緣層，使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、及上述虛設第2選擇閘極電極之各上表面自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其於去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、及上述虛設第2選擇閘極電極後，於形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、及上述虛設第2選擇閘極電極之各虛設電極去除空間，形成構成上部記憶體閘極絕緣膜、第1選擇閘極絕緣膜、及第2選擇閘極絕緣膜之層狀之絕緣膜後，於由各上述虛設電極去除空間之該絕緣膜包圍之空間，形成包含金屬材料之記憶閘極電極、第1選擇閘極電極、及第2選擇閘極電極。
  16. 如請求項15之半導體記憶裝置之製造方法，其中於上述散熱片形成步驟中，將形成上述散熱片部時所使用之硬遮罩作為覆蓋絕緣膜予以保留，於上述第1虛設電極層形成步驟中，於上述絕緣層上、及覆蓋上述散熱片部之上述覆蓋絕緣膜上，依序積層形成層狀之上述下部記憶體閘極絕緣膜形成層、上述電荷蓄積層形成層及上述第1虛設電極層，且於上述虛設記憶體閘極結構體形成步驟中，以跨過由上述覆蓋絕緣膜覆蓋上表面之上述散熱片部之方式將上述虛設記憶體閘極結構體形成於上述絕緣層上。
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