CN1225203A - 输出电压与电源电压具有弱相关性的电压倍增装置 - Google Patents

输出电压与电源电压具有弱相关性的电压倍增装置 Download PDF

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Abstract

本申请的主题涉及一种例如用于编程的快速EEPROM存储器的电压倍增器,这种倍增器的优点是结构较简单,而且即使集成电路的电源电压带有较大的波动,本发明的倍增器仍能输出高稳定度的输出电压。

Description

输出电压与电源电压具有弱相 关性的电压倍增装置
为了实现程序非易失的存储，例如可以采用快速EEPROM(电可擦可编程只读存储器)存储器，这种存储器利用所谓的电压激励器产生大约至30V的“高压”，所述电压激励器的工作原理是采用电容性电压倍增方式，并且每个激励级带有一个MOS二极管和一个电容器。在允许电源电压存在较强波动的集成电路中，应当使用可调整的电压激励器，使其输出电压保持在一个持续恒定的内部标称电压上。这个充电激励器或电压激励器必须按如下方式调整，即如果电源电压较小，例如2.5V，仍然能够使内部标称电压调整达到例如5V。但是这样做的结果，当电源电压较高时，例如5V或6V，则在短时间内可达到相当高的倍增电压，例如20V或30V，导致明显的调整失控。
根据署名为A·Umezawa等人的题为“带有在三角阱结构内的Rom译码电路的5V、0.6μm快速EEPROM”(IEEE固态电路期刊1992年第27卷第11期)的文章，揭示了一种电压倍增器装置，由高压PMOS晶体管和辅助的提升晶体管构成，然而这种装置不能用于允许电源电压存在较大波动的集成电路。
欧洲专利申请文件0 350 462揭示了一种调整电压倍增器输出电压的电路，其中由一个环形振荡器产生的时钟信号的频率取决于其输出电压。
欧洲专利申请文件0135889揭示了一种电压倍增器电路，其中P沟道晶体管的基极与电源电压固定连接，N沟道晶体管的基极与参考电位固定连接。
本发明的目的是提供一种电压倍增器装置，它的输出电压与激励电压或电源电压只有弱相关性，因此适用于尽可能宽的电源电压范围。
本发明的上述目的是通过权利要求1的特征实现的，各种优选的实施方案体现在从属权利要求的主题中。
下面将结合附图进一步说明本发明。附图为：
图1本发明的装置的电路图；
图2表示输出电压和激励电压相关性的曲线图，将一个公知的电压倍增器装置和本发明的电压倍增器装置作比较。
图1举例说明一个本发明的四级装置，它用于产生一个输出电压Vpmp，其中第一级包括一个MOS晶体管X1和一个NMOS晶体管Y1及电容器11和电容器12，第二级包括NM0S晶体管X2、Y2及电容器21、22，第三级包括NMOS晶体管X3、Y3及电容器31、32，以及第四级包括NMOS晶体管X4、Y4及电容器41和42。这个本发明装置的输入电压Yin从晶体管X1的一个端点输入，这个端最与晶体管Y1的栅电极相连接，作为第一级的输入。晶体管X1的栅电极与晶体管Y1的一个端点相连接，并通过电容器11连接到一个时钟输入F1。第一级的输出与晶体管Y1的第二端点和晶体管X1的第二端点相连接，及通过电容器12连接到时钟信号F3。第二级的输入连接到第一级的输出，并且第二级的输出连接到第三级的输入。第二级的设计电路与第一级的设计相似，但是电容器21不同于电容器11，不是连接到时钟信号F4，而是连接到时钟信号输入F2，并且电容器22不同于电容器12，不是连接到时钟信号输入F1，而是连接到时钟信号F3。第三和第四级的电路结构和与电源、与时钟信号的连接方式相应于第一和第二级的情况，并且串联连接在第二级的下游。在第四级的输出端带有一个正向偏置的二极管D，从该二极管的阴极端输出电压Vpmp。
提升晶体管Y1…Y4能够提高电压激励的有效性，不过对于本发明而言，它们不是必不可少的。
在本实施例中，这里电源电压Vdd可以在2.5V和5.5V之间波动，根据电源电压，可以由一个振荡器和一个其后与之串联的触发逻辑电路产生激励时钟信号F1和F3以及升压时钟信号F2和F4，在这种情况下，这些时钟电压F1…F4的波动范围同电源电压，采用这样一个调节装置，例如一个比例调节装置/微分调节装置PD，当给定一个相应的输入电压Vin，无需特别连接到基极端子，调节出一个所要求的输出电压Vpmp，直到获得一个与所述电压相应匹配的调节器。
关于调节装置，也可以采用简单的P调节器，或者更有效和更复杂的PID调节器。
进一步地，本发明还包括一个可调的电压分压器，它由P沟道晶体管M1、M2、M3构成，这些晶体管M1…M3串联连接，其中两个晶体管M2和M3连接成限流二极管。如果不用限流二极管，可以采用其他限流元件代替，如一个或多个电阻。晶体管M1的第一端子与输出电压Vpmp连接，晶体管M1的第二端子连接到晶体管M2的第一端子，前者的栅电极与电源电压Vdd相连接，这两个晶体管的连接节点上具有阱电压VW，该电压被馈给各晶体管X1…X4和Y1…Y4的所有基极端子。晶体管M2的第二端子和栅电极端连接到晶体管M3的基极端和第一端子，而晶体管M3的第二端子和栅电极端连接到基本地电位gnd。
在本发明中，有意地利用高压CMOS晶体管所具有的基极控制效应，特别是当电源电压Vdd较低时，更有效地激励电压提升，而当电源电压Vdd较高时，使其降低，从而实现简单而高效的调节。这种简单的调节效果如图2所示，相应于给定的电源电压Vdd的变化量，即2.5V-5.5V，要调节的电压Vpmp的变化量从12.6V下降到仅仅4.5V。
为了实现上述目的，有必要在补充升压激励时降低提升幅值到1V左右，从而产生基极控制效应。通过晶体管M1的栅电极对电源电压Vdd去偶，使晶体管M1…M3的分压器在晶体管X1…X4的基极端予处产生一个低的阱偏置电压Vw，并且当电源电压Vdd较高时，在晶体管Y1…Y4的基极端子处也产生低的阱偏置电压Vw，它与较低的基极控制因子相一致。如果电源电压Vdd为2.5V，阱偏置电压Vw大约为4.3V，并且例如从大约4.7V的电源电压逐渐达到一个大约恒定的值0.7V。如果电源电压Vdd为小于或等于3.1V，在这两种情况下，则漏电流流过位于晶体管X1…X4和晶体管Y1…Y4的源级和P型阱之间的正向偏置的二极管，从而降低了阱偏置电压Vw。关于晶体管M1…M3的分压器的线性调节区域、在3.1V和4.7V之间的电源电压，激励电压与输出电压的灵敏度相对于没有晶体管M1…M3的分压器的电路的情况下(4.4V/1V)，可达到0.9V/1V。也就是说，激励电压与电源电压Vdd之间具有弱相关性，于是使调节明显简单化。
在附图2的曲线图中，展示了由提升/激励脉冲F1…F4的幅值所体现的输出电压Vpmp，其中曲线1代表本发明的电路装置，曲线2代表没有由晶体管M1…M3构成的分压器的普通电路，脉冲F1和F3的激励电压幅值与电源电压Vdd相互对应，而且从图2可以连续和定量地看出，使用图1中展示的电路即本发明的装置可使激励电压Vpmp与电源电压Vdd的相关性明显减小。提升脉冲的幅值最好由1V开始。

Claims (5)

1、一种电压倍增装置，其中至少两个激励晶体管(X1…X4)连接成一个串联电路，第一激励晶体管(X1)直接与输入端子(Vin)相连接，最后的激励晶体管(X4)直接或间接地与该装置的输出端子(Vpmp)相连接，
这些激励晶体管中的奇数激励晶体管(X1,X3)的栅电极通过第一电容器(11,31)与第一时钟信号(F4)相连接，这些激励晶体管中的偶数激励晶体管(X2,X4)的栅电极通过其他的第一电容器(21,41)与第二时钟信号(F2)相连接，
这个串联连接电路的奇数连接节点(X1,X2；X3,X4)通过第二电容器(12,32)与第三时钟信号(F1)相连接，这个串联连接电路的偶数连接节点(X2,X3；X4,Vpmp或X4,D)通过其他的第二电容器(22,42)与第四时钟信号(F3)相连接，
所述装置的输出电压(Vpmp)连接一个调节器(PD)，后者控制所述第一、第二、第三和第四时钟信号(F1…F4)的接通或断开，
还包括一个分压器，它将输出电压(Vpmp)的分压(Vw)提供给激励晶体管(X1…X4)中的至少两个晶体管的所有基极端子。
2、根据权利要求1所述的装置，其中，
每个激励晶体管的栅电极通过一个相应的提升晶体管(Y1…Y4)各与一个其前面的激励晶体管的连接节点相连接，并且每个提升晶体管的栅电极各与一个其后面的激励晶体管的连接节点或与所述倍增装置的输入端子(Vin)相连接，
所有提升晶体管(Y1…Y4)和激励晶体管(X1…X4)的基极端子均由分压器提供的分压(Vw)供电。
3、根据权利要求1或2所述的装置，其特征在于：分压器由一个P沟道MOS晶体管(M1)和限制电流的器件(M2,M3)相互串联连接的串联电路构成，在P沟道MOS晶体管(M1)和限制电流的器件(M2,M3)之间的连接节点上的电压为分压(Vw)，限流器件与基本电位(gnd)相连接，第一MOS晶体管(M1)的非与上述连接节点连接的一个端子连接到倍增装置的输出端子(Vpmp)上，而且P沟道MOS晶体管(M1)的栅电极连接到电源电压(Vdd)。
4、根据权利要求1至3之一所述的装置，其中，另外两个MOS晶体管(M2,M3)连接形成一个二极管，起到限制电流的作用。
5、根据前述任何一个权利要求所述的装置，其中，用于控制所述激励和提升时钟信号(F1…F4)的接通或断开的调节器(PD)包括一种比例调节装置/微分调节装置。
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