KR101983386B1 - 문턱 전압 효과로 인한 효율 저감 문제를 개선한 저전압 고효율 차지펌프 회로 - Google Patents

Abstract

본 발명은 문턱 전압 효과로 인한 효율 저감 문제를 개선한 저전압 고효율 차지펌프 회로에 관한 것으로서, 본 발명의 차지펌프 회로는, 문턱 전압에 의한 손실 없이 차지펌프의 스테이지 수를 추가하여 원하는 부스팅 전압을 얻을 수 있으며, 문턱 전압 문제를 극복하는데 있어 고비용의 트리플-웰(triple-well) 공정 등을 필요로 하지 않으며, 소스와 바디 단자가 연결된 PMOS만을 이용함으로써 일반적인 트윈-웰(twin-well) 공정에서 구현이 가능하게 하였다. 그리고, 반대의 위상을 가지는 두 개의 차지펌프 스테이지를 병렬 연결하여 차지-부스팅 동작을 교차로 함으로써, 출력 DC(Direct Current) 전압의 리플(ripple)을 줄일 수 있다.

Description

문턱 전압 효과로 인한 효율 저감 문제를 개선한 저전압 고효율 차지펌프 회로{Low-voltage high efficient charge pump for improving low efficiency by threshold voltage effect}

본 발명은 차지펌프 회로에 관한 것으로서, 특히, 문턱 전압 효과로 인한 효율 저감 문제를 개선한 저전압 고효율 차지펌프 회로에 관한 것이다.

차지 펌프(Charge pump)는 커패시터에 전하를 충전하여 인가 전압을 부스팅(boosting)하는 DC-DC 변환회로이다. 벅(Buck) 컨버터와 달리 인덕터(inductor)를 사용하지 않으므로 비용이 적고 효율이 높지만, 전류 공급 능력이 제한된다는 한계가 있다. 이러한 특징으로 차지 펌프는 소형 전원 회로 혹은 입력 전원보다 높은 전압을 생성해 내는 전원 부스팅 회로로 널리 사용된다.

도 1은 가장 기본적인 차지 펌프 회로인 딕슨(Dickson) 차지 펌프를 MOS 트랜지스터로 구성한 예이다. 차지 펌프의 각 스테이지는 커패시터와 다이오드 연결구조의 MOS 트랜지스터로 구성된다. 클럭 신호로 구동되는 커패시터는 클럭 신호의 전하(charge)를 차지 펌프 내부로 부스팅하는 역할을 하며, MOS 트랜지스터는 부스팅된 전하가 낮은 전원쪽으로 흐르는 것을 차단하는 역할, 즉 정류작용(Voltage clamping)을 한다. 커패시터에 의해 각 스테이지마다 공급전압(VDD)만큼 전압 부스팅이 되어야 하지만, MOS 트랜지스터의 문턱전압(Threshold voltage, Vth)으로 인해 실제 부스팅되는 전압 값은 (VDD-Vth)가 된다. 따라서 총 5단으로 이루어진 예시에서 최종 출력 전압은 5*(VDD-Vth)가 된다.

MOS 트랜지스터의 문턱 전압은 바디(body) 단자와 소스(source) 단자의 전압차에 따라 커지는 경향이 있는데 이를 바디 효과(body effect)라 한다. 그림에서 모든 MOS 트랜지스터의 바디 단자는 접지(ground) 단자에 붙어 있고, 소스(source) 단자는 출력에 가까울수록 부스팅되어 높은 전압을 가지게 된다. 이에 출력단에 가까운 MOS일수록 문턱전압이 커지고, 차지 펌프의 스테이지별 전압 이득, 즉 (VDD-Vth)는 작아지게 된다. 이러한 문제는 저전압 환경, 즉 낮은 VDD 환경에서 높은 출력 전압이 필요할 때 더욱 심각해 진다. 최악의 경우 (VDD-Vth)가 0보다 작아져 스테이지 수를 늘려도 전압이 더 이상 증가하지 않을 수도 있다.

위와 같은 차지 펌프에서의 문턱 전압 문제를 해결하기 위해 도 2와 같은 CTS(Charge Transfer Switch)기법이 개발되었다. 차지 펌프를 구성하는 다이오드 연결된 NMOS(MD1~4)가 불완전하게 턴온(turn-on)되는 문제를 해결하기 위하여 NMOS 스위치(MS1~4)를 추가하였으며, 이 스위치들을 출력단쪽의 부스팅된 전압을 이용하여 구동함으로써, NMOS에 의한 문턱전압 손실을 방지하였다. 하지만, 최종 출력의 경우 스위치(MS5)를 출력단쪽 전원이 부재하므로 최종단에서의 문턱전압 손실은 불가피하다. 특히 최종단 스위치는 바디 효과에 의한 문턱전압 상승이 가장 높아 전력 효율 측면에서 손실이 크다고 할 수 있다.

최종단 문턱전압 손실을 해결하기 위해 도 3과 같은 래치형 차지펌프(latched type charge pump)가 소개되었다. 도 2와 같이 NMOS의 구동 전압으로 출력단 방향의 고전압을 이용한 것과 달리, 위상이 반대인 두 개의 차지 펌프를 이용하여 교차로 구동하게 함으로써 최종단까지 문턱전압의 손실없이 출력할 수 있게 하였다. 하지만 일반적인 트윈-웰(twin-well) 구조의 MOS 공정에서 출력단에 가까운 NMOS 트랜지스터(MN4, MN8)의 경우 바디 단자와 소스 단자의 전압차가 클 수 밖에 없고, 이로 인해 생긴 문턱 전압의 상승은 차지 펌프의 전압 부스팅 동작을 제한하게 된다. 특히 전원 전압(VDD)가 낮은 경우 NMOS의 문턱 전압이 VDD에 가까워져 차지 펌프의 전력 효율을 급격하게 떨어트리는 요인이 된다. 이러한 이유로 도 3의 경우 NMOS의 바디 단자를 분리할 수 있는 트리플-웰(triple-well) 공정을 이용하였고, 이는 집적 회로의 비용과 면적을 크게 높이는 단점이 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 문턱 전압 효과로 인한 효율 저감 문제를 개선한 새로운 저전압 고효율 차지펌프 회로를 제공하는 데 있다.

먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의일면에 따른 차지 펌프 (회로)는, 각각의 브랜치가, 브랜치출력단자와 제1클럭신호단자 사이에 순차로 직렬 연결된 제1PMOS 트랜지스터, 제1커패시터, 제2PMOS 트랜지스터 및 제2커패시터(여기서, 제1PMOS 트랜지스터와 제2PMOS 트랜지스터의 게이트단자는 제2클럭신호단자에 연결됨); 상기 브랜치출력단자와 스테이지출력단자 사이에 연결되고, 게이트단자는 이웃 브랜치의 브랜치출력단자에 연결된 제3PMOS 트랜지스터; 상기 브랜치출력단자와 제2전원단자 사이에 연결되고, 게이트단자는 제2클럭신호단자에 연결된 제1NMOS 트랜지스터; 상기 제1커패시터와 상기 제2PMOS 트랜지스터 사이의 제1접점과 제2전원단자 사이에 연결되고, 게이트단자는 제2클럭신호단자에 연결된 제2NMOS 트랜지스터; 상기 제1PMOS 트랜지스터와 상기 제1커패시터 사이의 제2접점과 입력노드 사이에 연결되고, 게이트단자는 상기 브랜치출력단자에 연결된 제4PMOS 트랜지스터; 상기 제2PMOS 트랜지스터와 상기 제2커패시터와 사이의 제3접점과 상기 입력노드 사이에 연결되고, 게이트단자는 상기 제2접점에 연결된 제5PMOS 트랜지스터를 포함한다.

본 발명의 차지 펌프는, 서로 반대의 위상을 갖는 신호들인 제1클럭신호와 제2클럭신호를 이용하여 동작하는 각 스테이지가 스테이지 출력을 위한 2개의 브랜치를 포함하고, 이웃하는 상기 2개의 브랜치에서 상기 제1클럭신호와 상기 제2클럭신호가 서로 반대 위상을 갖도록 구동된다.

본 발명의 차지 펌프는, 이전 스테이지의 상기 스테이지출력단자를 현재 스테이지의 상기 입력 노드에 연결하는 방식으로, 상기 스테이지를 복수로 연결하고, 최종 스테이지의 상기 스테이지출력단자로 부스팅된 DC 전압을 출력할 수 있다.

상기 제1 내지 제5PMOS 트랜지스터의 각각의 소스 단자가 각각의 바디 단자와 연결될 수 있다. 또한, 상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터의 각각의 소스 단자가 각각의 바디 단자와 연결될 수 있다.

본 발명에 따른 차지펌프 회로는, 문턱 전압에 의한 효율 저감 문제를 극복할 수 있다. 문턱 전압에 의한 손실 없이 차지펌프의 스테이지 수를 추가하여 원하는 부스팅 전압을 얻을 수 있다.

또한, 문턱 전압 문제를 극복하는데 있어 고비용의 트리플-웰(triple-well) 공정 등을 필요로 하지 않으며, 소스와 바디 단자가 연결된 PMOS만을 이용함으로써 일반적인 트윈-웰(twin-well) 공정에서 구현이 가능하게 하였다.

그리고, 반대의 위상을 가지는 두 개의 차지펌프 스테이지를 병렬 연결하여 차지-부스팅 동작을 교차로 함으로써, 출력 DC(Direct Current) 전압의 리플(ripple)을 줄일 수 있다.

본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 가장 기본적인 종래의 차지 펌프 회로인 딕슨(Dickson) 차지 펌프를 MOS 트랜지스터로 구성한 예이다.
도 2는 종래의 CTS(Charge Transfer Switch) 차지 펌프를 설명하기 위한 도면이다.
도 3은 종래의 래치형 차지펌프(latched type charge pump)를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 저전압 고효율 차지펌프 회로를 설명하기 위한 도면이다.
도 5는 도 4의 차지펌프 회로의 주요부분에 대한 파형도이다.
도 6은 본 발명과 종전 기술에 의한 차지펌프 회로의 출력 전압에 대한 비교 실험 결과이다.
도 7은 본 발명의 일 실시예에 따른 저전압 고효율 차지펌프 회로를 실제 반도체 집적회로로 구현할 때의 출력 전압 성능에 대한 분포 결과에 대한 예시이다.

이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.

본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.

또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 4는 본 발명의 일 실시예에 따른 저전압 고효율 차지펌프 회로를 설명하기 위한 도면이다.

도 4를 참조하면, DC(Direct Current) 전압을 생성하기 위한 본 발명의 일 실시예에 따른 저전압 고효율 차지펌프 회로는, 하나 이상의 스테이지로 이루어질 수 있고, 각각의 스테이지가 2개의 브랜치(Branch A, Branch B)를 포함한다.

즉, 본 발명의 차지펌프 회로는, 2개의 브랜치(Branch A, Branch B)를 포함하는 스테이지가 2 이상 복수로 구성될 수도 있으나, 도면에는 두개의 브랜치 회로만을 도시하였고, 이와 같은 스테이지 회로들이 반복적으로 연결되어 최종 스테이지의 스테이지출력단자(Vout)을 통하여 원하는 입력 전원(VDD) 보다 큰 전압을 갖는 부스팅된 DC 전압을 생성할 수 있다.

예를 들어, 서로 반대의 위상(같은 시간에 로직 하이 레벨과 로직 로우 레벨이 서로 반대)을 갖는 신호들인 제1클럭신호(CLK)와 제2클럭신호(CLKB)를 이용하여 동작하는 스테이지들을 연결하여 동작시키는 경우에, 이전 스테이지의 스테이지출력단자(도 4에서 Vout 부분에 해당)를 현재 스테이지의 입력 노드(도 4에서 VDD 부분에 해당)에 연결하는 방식으로, 스테이지를 복수로 연결해 나갈 수 있고, 이와 같이 연결된 스테이지들 중 최종 스테이지의 스테이지출력단자(도 4에서 Vout 부분에 해당)로 부스팅된 DC 전압을 출력할 수 있게 된다. 첫 스테이지에서는 입력 노드(도 4에서 VDD 부분에 해당)에 제1전원단자(VDD)(예, 1.1V)와 제2전원단자(105)(예, 접지단자) 중 제1전원단자(VDD)가 연결되어 동작된다.

이와 같이 2개의 브랜치(Branch A, Branch B)가 반복되어 연결됨으로써 부스팅 효과가 스테이지별로 증가되는 방식으로 구동될 때, 이웃하는 2개의 브랜치에서 제1클럭신호(CLK)와 제2클럭신호(CLKB)의 위상의 서로 반대 위상을 갖도록 구동되어야 한다. 즉, 제1스테이지와 제2스테이지가 이웃할 때, 제1스테이지의 Branch A와 Branch B에 제1클럭신호(CLK)와 제2클럭신호(CLKB)가 공급되어 동작한다면, 제2스테이지에서는 제1스테이지의 제1클럭신호(CLK)의 노드의 해당 부분에 제2클럭신호(CLKB)가 공급되고 제1스테이지의 제2클럭신호(CLKB)의 노드의 해당 부분에 제1클럭신호(CLK)가 공급된다. 다음 스테이지에서 브랜치(Branch A, Branch B)에 입력되는 클럭신호들의 위상은 다시 이전 스테이지의 클럭신호들의 위상과는 서로 반대되는 위상으로 바뀌어 입력된다.

이와 같이 본 발명의 차지펌프 회로의 각 스테이지에서의 브랜치(Branch A, Branch B)의 소자들의 구성은 동일하다.

따라서, 이하 하나의 브랜치(Branch A/Branch B)에 대한 연결 관계를 설명하고, 브랜치들(Branch A, Branch B)은 스테이지출력단자(Vout)와 브랜치출력단자들(110, 120)을 통하여 서로 연결된다. 첫 스테이지에서 입력 노드(도 4에서 VDD 부분에 해당)에 제1전원단자(VDD)(예, 1.1V)가 연결되며, 2이상의 스테이지들이 연결된 경우, 이전 스테이지의 스테이지출력단자(Vout)는 현재 스테이지에서 입력 노드(도 4에서 VDD 부분에 해당)에 연결된다.

도 4를 참조하면, 먼저, 본 발명의 차지펌프 회로는, 각각의 브랜치(예, Branch A)에서, 브랜치출력단자(110)와 제1클럭신호단자(CLK) 사이에 순차로 직렬 연결된 제1PMOS 트랜지스터(MP1), 제1커패시터(C1), 제2PMOS 트랜지스터(MP2) 및 제2커패시터(C2)를 포함한다. 제1PMOS 트랜지스터(MP1)와 제2PMOS 트랜지스터(MP2)의 게이트단자는 제2클럭신호단자(CLKB)에 연결된다. 또한, 본 발명의 차지펌프 회로는, (소스와 드레인 단자가) 브랜치출력단자(110)와 스테이지출력단자(Vout) 사이에 연결되고, 게이트단자는 이웃 브랜치(예, Branch B)의 브랜치출력단자(예, 120)에 연결된 제3PMOS 트랜지스터(MP3)를 포함한다. PMOS는 p-type Metal Oxide Semiconductor이고, NMOS는 n-type Metal Oxide Semiconductor이다.

또한, 본 발명의 차지펌프 회로는, (소스와 드레인 단자가) 브랜치출력단자(예, 120)와 제2전원단자(예, 접지 105) 사이에 연결되고, 게이트단자는 제2클럭신호단자(CLKB)에 연결된 제1NMOS 트랜지스터(MN1)을 포함한다.

또한, 본 발명의 차지펌프 회로는, (소스와 드레인 단자가) 제1커패시터(C1)와 제2PMOS 트랜지스터(MP2) 사이의 제1접점(131)과 제2전원단자(예, 접지 105) 사이에 연결되고, 게이트단자는 제2클럭신호단자(CLKB)에 연결된 제2NMOS 트랜지스터(MN2)을 포함한다.

또한, 본 발명의 차지펌프 회로는, (소스와 드레인 단자가) 제1PMOS 트랜지스터(MP1)와 제1커패시터(C1) 사이의 제2접점(132)과 입력노드(100/VDD) 사이에 연결되고, 게이트단자는 브랜치출력단자(110)에 연결된 제4PMOS 트랜지스터(MP4)을 포함한다.

또한, 본 발명의 차지펌프 회로는, 제2PMOS 트랜지스터(MP2)와 제2커패시터(C2)와 사이의 제3접점(133)과 입력노드(100/VDD) 사이에 연결되고, 게이트단자는 제2접점(131)에 연결된 제5PMOS 트랜지스터(MP5)를 포함한다.

위와 같은 본 발명의 차지펌프 회로에서, 도면에서와 같이, 제1PMOS 트랜지스터 내지 제5PMOS 트랜지스터(MP1~MP5)의 각각의 소스 단자가 각각의 바디 단자와 연결된다. 또한, 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)의 각각의 소스 단자가 각각의 바디(body) 단자와 연결된다.

위와 같이 본 발명의 차지펌프 회로에서, 180도의 서로 다른 위상을 가진 제1클럭신호(CLK)와 제2클럭신호(CLKB)와 함께 동작하는 2개의 브랜치(Branch A, Branch B)를 갖는 전압 부스팅에 의해, 서로 교차 구동하는 PMOS 트랜지스터(MP3, MP8)를 사용함으로써 스테이지출력단자(Vout)의 전압은, 제1클럭신호(CLK)와 제2클럭신호(CLKB)의 로직 하이 레벨의 전압이 VDD인 경우, 3*VDD의 출력을 가지게 된다. 전압을 부스팅하는 경로가 모두 소스와 바디 단자가 연결된 PMOS 트랜지스터 (MP1~10)로 구성되어 있어 문턱 전압 문제에서 자유롭다. NMOS 트랜지스터 MN1~4)의 경우 차지 펌프의 각 스테이지를 접지 레벨로 방전(discharge)하는 용도로만 쓰이며 이 역시 소스와 바디 단자가 연결되어 있어 바디 효과(body effect)에 의한 문턱 전압 상승은 없다.

도 5는 도 4의 차지펌프 회로의 주요부분에 대한 파형도이다.

도 5와 같이, CLK=CKP가 로직 로우 '0'인 구간(CLKB=CKN는 로직 하이 '1'인 구간)에서 Branch A는 충전(charge), Branch B는 부스팅(boosting) 동작을 하게 된다. 예를 들어, 첫번째 스테이지에서, 충전(charge) 동작 시 각 Branch 내부의 커패시터는 VDD 전압으로 충전되고, 클럭의 위상이 바뀌면 충전된 커패시터가 직렬 연결되면서 출력 쪽 전압을 VDD만큼씩 부스팅하게 된다. 클럭이 VDD의 진폭으로 '0' -> '1'로 바뀔 때 커패시터의 부스팅 효과에 의해 도 4의 V1P/V1N, V2P/V2N 위치에서의 전압은, 각각 2*VDD, 3*VDD 만큼 부스팅됨을 알 수 있다. 최종단의 PMOS 트랜지스터(MP3, MP8)는 전압 정류 (Voltage clamping) 작용을 하여 각 Branch의 피크 전압에 해당하는 DC 전압을 출력하게 된다.

도 6은 본 발명과 종전 기술에 의한 차지펌프 회로의 출력 전압에 대한 비교 실험 결과이다. 도 6은 전원 1.1V를 기준으로 Vout=3*VDD를 출력하는 경우에 대하여, 도 1내지 도 3의 종래 기술의 결과[1], [2], [3]와 본 발명의 Vout 결과를 비교하여 나타내었다. 여기서 동일한 면적의 커패시터를 가정하였다.

도 6과 같이, 전원 1.1V를 기준으로 본 발명의 출력이 3.12V로 가장 좋은 효율을 보였고, [1]의 Dickson charge pump의 경우 본 발명 대비 50% 수준의 효율을 나타내었다. 본 발명은 문턱 전압 문제에서 자유로운 바 차지 펌프의 스테이지 수를 늘리면 이러한 효율의 차이는 더욱 뚜렷해 지게 된다.

도 7은 본 발명의 일 실시예에 따른 저전압 고효율 차지펌프 회로를 실제 반도체 집적회로(IC)로 구현할 때의 출력 전압 성능에 대한 분포 결과에 대한 예시이다.

도 7과 같이, 본 발명의 차지펌프 회로를 실제 반도체 집적회로로 구현하여 10개 칩 샘플에 대하여 측정한 결과, 1.1V의 VDD 입력으로 2.99V 내외의 출력 전압 Vout=Vcp을 가짐을 알 수 있으며, 도 5와 같은 모의 실험 대비 약간 달라진 효율은 IC 내부의 기생 저항 및 기생 커패시턴스 성분들 때문인 것으로 보인다.

상술한 바와 같이, 본 발명에 따른 차지펌프 회로는, 문턱 전압에 의한 효율 저감 문제를 극복할 수 있다. 문턱 전압에 의한 손실 없이 차지펌프의 스테이지 수를 추가하여 원하는 부스팅 전압을 얻을 수 있다. 또한, 문턱 전압 문제를 극복하는데 있어 고비용의 트리플-웰(triple-well) 공정 등을 필요로 하지 않으며, 소스와 바디 단자가 연결된 PMOS만을 이용함으로써 일반적인 트윈-웰(twin-well) 공정에서 구현이 가능하게 하였다. 그리고, 반대의 위상을 가지는 두 개의 차지펌프 스테이지를 병렬 연결하여 차지-부스팅 동작을 교차로 함으로써, 출력 DC(Direct Current) 전압의 리플(ripple)을 줄일 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

브랜치출력단자(110, 120)
스테이지출력단자(Vout)
제1클럭신호단자(CLK)
PMOS 트랜지스터(MP1~MP10)
커패시터(C1~C4)
NMOS 트랜지스터(MN1~MN4)
접점(131, 132, 133)

Claims (5)

1. 각각의 브랜치가,
   브랜치출력단자와 제1클럭신호단자 사이에 순차로 직렬 연결된 제1PMOS 트랜지스터, 제1커패시터, 제2PMOS 트랜지스터 및 제2커패시터(여기서, 제1PMOS 트랜지스터와 제2PMOS 트랜지스터의 게이트단자는 제2클럭신호단자에 연결됨);
   상기 브랜치출력단자와 스테이지출력단자 사이에 연결되고, 게이트단자는 이웃 브랜치의 브랜치출력단자에 연결된 제3PMOS 트랜지스터;
   상기 브랜치출력단자와 제2전원단자 사이에 연결되고, 게이트단자는 제2클럭신호단자에 연결된 제1NMOS 트랜지스터;
   상기 제1커패시터와 상기 제2PMOS 트랜지스터 사이의 제1접점과 제2전원단자 사이에 연결되고, 게이트단자는 제2클럭신호단자에 연결된 제2NMOS 트랜지스터;
   상기 제1PMOS 트랜지스터와 상기 제1커패시터 사이의 제2접점과 입력노드 사이에 연결되고, 게이트단자는 상기 브랜치출력단자에 연결된 제4PMOS 트랜지스터;
   상기 제2PMOS 트랜지스터와 상기 제2커패시터와 사이의 제3접점과 상기 입력노드 사이에 연결되고, 게이트단자는 상기 제2접점에 연결된 제5PMOS 트랜지스터
   를 포함하는 것을 특징으로 하는 차지 펌프.
2. 제1항에 있어서,
   서로 반대의 위상을 갖는 신호들인 제1클럭신호와 제2클럭신호를 이용하여 동작하는 각 스테이지가 스테이지 출력을 위한 2개의 브랜치를 포함하고,
   이웃하는 상기 2개의 브랜치에서 상기 제1클럭신호와 상기 제2클럭신호가 서로 반대 위상을 갖도록 구동하는 것을 특징으로 하는 차지 펌프.
3. 제2항에 있어서,
   이전 스테이지의 상기 스테이지출력단자를 현재 스테이지의 상기 입력 노드에 연결하는 방식으로, 상기 스테이지를 복수로 연결하고, 최종 스테이지의 상기 스테이지출력단자로 부스팅된 DC 전압을 출력하기 위한 것을 특징으로 하는 차지 펌프.
4. 제1항에 있어서,
   상기 제1 내지 제5PMOS 트랜지스터의 각각의 소스 단자가 각각의 바디 단자와 연결된 것을 특징으로 하는 차지 펌프.
5. 제1항에 있어서,
   상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터의 각각의 소스 단자가 각각의 바디 단자와 연결된 것을 특징으로 하는 차지 펌프.

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