FR2884072A1 - Procede de controle du fonctionnement d'une pompe de charge et circuit integre de pompe de charge correspondant - Google Patents

Abstract

Procédé de contrôle du fonctionnement d'une pompe de charge comprenant au moins un étage (Et) de pompe de charge comportant un réseau de transistors principaux NMOS (Res1) et PMOS (Res2) et deux condensateurs de transfert (capaH, capaL) possédant chacun une première borne pour recevoir un signal de commande (clk, clkb) et une deuxième borne connectée au réseau de transistors principaux (Res1, Res2). On polarise le substrat de chaque transistor principal NMOS (NMOSP1, NMOSP2) avec une tension de polarisation égale au minimum des tensions présentes aux deuxièmes bornes des condensateurs (capaH, capaL), et on polarise le substrat de chaque transistor principal PMOS avec une tension de polarisation égale au maximum des tensions présentes aux deuxièmes bornes des condensateurs (capaH, capaL).

Description

Procédé de contrôle du fonctionnement d'une pompe de charge et circuit

intégré de pompe de charge correspondant.

L'invention concerne le contrôle du fonctionnement d'une pompe de charge dans le cadre de l'amplification d'une tension d'entrée.

Une pompe de charge classique est constituée d'un ou de plusieurs étages connectés en série. Chaque étage de la pompe de charge a pour fonction d'amplifier la tension d'entrée d'une amplitude donnée. Pour ce faire, chaque étage de la pompe de charge comprend une paire de condensateurs de transfert, le premier condensateur étant alimenté par un signal, par exemple un signal d'horloge, ayant pour amplitude la tension d'amplification, le deuxième condensateur de transfert étant alimenté par le signal complémentaire.

Pour chaque étage, les condensateurs de transfert sont connectés à deux réseaux de composants électroniques, par exemple des transistors, qui se comportent comme des interrupteurs.

Lorsque le signal d'horloge est à l'état bas, une première branche du deuxième réseau est polarisée pour décharger le condensateur de transfert alimenté par le signal d'horloge complémentaire vers la charge connectée à la sortie de l'étage considéré, et une deuxième branche du premier réseau est polarisée pour charger le condensateur de transfert alimenté par le signal d'horloge.

À l'inverse, lorsque le signal d'horloge est à l'état haut, la première branche du premier réseau est polarisée de façon à charger le condensateur de transfert alimenté par ce signal d'horloge complémentaire. Simultanément, la deuxième branche du deuxième réseau est polarisée de façon à décharger l'autre condensateur de transfert, alimenté par le signal d'horloge, vers la charge de sortie.

Ainsi, pour chaque étage de pompe de charge, la tension de sortie est égale à la tension d'entrée augmentée de la valeur de la tension d'amplification, c'est-à-dire la valeur de l'amplitude en tension du signal d'horloge.

Pour améliorer l'efficacité dans la phase établie de fonctionnement des pompes de charge constituées de deux réseaux de transistors respectivement un premier réseau NMOS et un second réseau PMOS, l'article a High-Efficiency CMOS Voltage Doubler , IEEE Journal of solid-state, vol. 33, No.3, March 1998, de P. Favrat propose de connecter des transistors supplémentaires à chaque transistor PMOS du second réseau, de façon à limiter les pertes de courant dues à la polarisation inverse des jonctions drain-substrat de ces derniers.

Cela étant, les inventeurs ont identifié un nouveau problème quant au fonctionnement de la pompe de charge lors de son démarrage.

Deux conditions sont nécessaires pour que le transfert des charges d'un étage de pompe de charge à l'autre s'effectue de façon optimale. D'une part, les tensions d'entrée et de sortie de l'étage considéré doivent être respectivement inférieure et supérieure à la tension aux bornes du condensateur de transfert de l'étage considéré. D'autre part, la tension aux bornes d'une capacité d'un étage donné doit être supérieure à la tension aux bornes du condensateur de transfert de l'étage précédent.

Or, au démarrage de la pompe de charge, des courants de substrat contraires aux courants de charge et de décharge des condensateurs apparaissent à chaque transition dû à la mauvaise polarisation des substrats.

Cependant, les pompes de charge étant généralement utilisées avec des condensateurs ayant des valeurs de capacité assez élevées et donc des dimensions importantes, les courants de fuite issus du substrat sont négligeables par rapport aux courants de charge et de décharge de ces condensateurs, et le transfert de charge d'un étage à l'autre s'effectue correctement après une phase transitoire. En d'autres termes, dans de tels dispositifs ce problème existe au démarrage mais n'avait été mis en évidence car non critique pour le fonctionnement de la pompe de charge.

Par contre, l'intégration des pompes de charge dans des dispositifs de mémoire implique l'utilisation de procédés standards de fabrication avec des niveaux faibles pour les tensions utilisées et de faibles courants de transfert, ce qui implique des condensateurs de petites dimensions ayant de faibles valeurs de capacité. En conséquence, les courants de charge et de décharge des condensateurs sont relativement faibles. Les courants de fuite durant le démarrage de la pompe de charge deviennent alors importants en comparaison des courants de charge et de décharge.

L'invention vise à apporter une solution à ce problème.

Un but de l'invention est d'améliorer le fonctionnement des pompes de charge notamment celles intégrant des condensateurs de faibles dimensions, de manière à limiter les courants de fuite lors des phases de démarrage.

Un autre but de l'invention est de proposer un circuit intégré ayant une surface optimale.

À cet égard, selon un mode de mise en oeuvre de l'invention, il est proposé un procédé de contrôle du fonctionnement d'une pompe de charge comprenant au moins un étage de pompe de charge comportant un réseau de transistors principaux NMOS et PMOS et deux condensateurs de transfert possédant chacun une première borne pour recevoir un signal de commande et une deuxième borne connectée au réseau de transistors principaux.

Selon une caractéristique générale de ce mode de mise en oeuvre de l'invention, on polarise le substrat de chaque transistor principal NMOS avec une tension de polarisation égale au minimum des tensions présentes aux deuxièmes bornes des condensateurs, et on polarise le substrat de chaque transistor principal PMOS avec une tension de polarisation égale au maximum des tensions présentes aux deuxièmes bornes des condensateurs.

En d'autres termes, les substrats des transistors NMOS et PMOS sont toujours polarisés par la tension égale respectivement au minimum et au maximum des tensions présentes aux deuxièmes bornes des condensateurs de transfert.

En polarisant les transistors principaux NMOS et PMOS de cette façon, on s'assure que la tension du substrat est toujours respectivement inférieure et supérieure à la tension de drain et à la tension de source. De cette façon, on limite les courants de fuite opposés au courant de charge et de décharge notamment lors du démarrage de la pompe de charge.

Les condensateurs utilisés dans les étages de pompe de charge peuvent être des condensateurs à électrodes métalliques. Cependant, il est avantageux d'utiliser des condensateurs à électrodes semi-conductrices. En effet, ceux-ci offre un gain de surface important étant donné que les dimensions des condensateurs à électrodes semi-conductrices sont environ six fois inférieures aux dimensions des condensateurs à électrodes métalliques à valeurs de capacité équivalente et suivant le procédé de fabrication.

Cela étant, de tels condensateurs supportent à leur bornes une tension plus faible que celle pouvant être supportée par les condensateurs à électrodes métalliques. Or, à partir du deuxième étage de pompe de charge, les tensions aux bornes des condensateurs sont supérieures à la tension supportée par les condensateurs à électrodes semi-conductrices.

L'invention apporte également une solution à ce problème.

Ainsi selon un mode de mise en oeuvre de l'invention, la pompe de charge peut comprendre n étages de pompe de charge, avec n supérieur ou égal à 2. Les condensateurs des étages sont alors de préférence à électrodes semiconductrices, et les signaux de commande délivrés aux premières bornes des condensateurs de l'étage k, avec k variant de 2 à n, sont issus des tensions présentes aux deuxièmes bornes des condensateurs de l'étage k-1.

Le fait que les signaux de commande des condensateurs de l'étage k soient issus des tensions des condensateurs de l'étage k-1 (par exemple par l'intermédiaire d'une connexion électrique entre un condensateur de l'étage k et le condensateur de l'étage (k-1)) permet de limiter à la tension d'alimentation, la tension aux bornes de ces condensateurs, puisque le signal délivré aux condensateurs de l'étage k varie entre (k-1) fois et k fois la tension d'alimentation.

Selon un autre aspect de l'invention, il est proposé un circuit intégré comprenant une pompe de charge possédant au moins un étage de pompe de charge comportant un réseau de transistors principaux NMOS et PMOS, les deux condensateurs de transfert possédant chacun une première borne pour recevoir un signal de commande et une deuxième borne connectée au réseau de transistors principaux.

Selon une caractéristique générale de cet autre aspect de l'invention, chaque étage de la pompe de charge comprend en outre des premiers moyens de polarisation aptes à polariser le substrat de chaque transistor principal NMOS dudit étage avec une tension de polarisation égale au minimum des tensions présentes aux deuxièmes bornes des condensateurs de transfert, et des deuxièmes moyens de polarisation aptes à polariser le substrat de chaque transistor principal PMOS dudit étage avec une tension de polarisation égale au maximum des tensions présentes aux deuxièmes bornes des condensateurs de transfert.

Selon un mode de réalisation de l'invention, le réseau de transistors principaux comprend: un premier transistor principal NMOS connecté en série entre la deuxième borne d'un premier condensateur de transfert et l'entrée de l'étage, un deuxième transistor principal NMOS connecté en série entre la deuxième borne d'un deuxième condensateur de transfert et l'entrée de l'étage, un premier transistor principal PMOS connecté en série entre la deuxième borne d'un premier condensateur de transfert et la sortie de l'étage, un deuxième transistor principal PMOS connecté en série entre la deuxième borne d'un deuxième condensateur de transfert et la sortie de l'étage, En outre les premiers moyens de polarisation comprennent: - un premier et un deuxième transistors auxiliaires NMOS connectés en série entre les deux deuxièmes bornes des deux condensateurs de transfert, les deux électrodes (plus précisément la source ou le drain de chaque transistor) mutuellement connectées des deux transistors auxiliaires étant en outre reliés à leur propre substrat et aux substrats des deux NMOS principaux, la grille du premier transistor auxiliaire étant reliée à la deuxième borne du deuxième condensateur de transfert, la grille du deuxième transistor auxiliaire étant reliée à la deuxième borne du premier condensateur de transfert, et les deuxièmes moyens de polarisation comprennent: - un premier et un deuxième transistors auxiliaires PMOS connectés en série entre les deux deuxièmes bornes des deux condensateurs de transfert, les deux électrodes (plus précisément la source ou le drain de chaque transistor) mutuellement connectées des deux transistors auxiliaires étant en outre reliés à leur propre substrat et aux substrats des deux PMOS principaux, la grille du premier transistor auxiliaire étant reliée à la deuxième borne du deuxième condensateur de transfert, la grille du deuxième transistor auxiliaire étant reliée à la deuxième borne du premier condensateur de transfert.

Les dimensions des transistors auxiliaires sont avantageusement au moins dix fois inférieures aux dimensions des transistors principaux.

De cette façon, le temps de commutation des transistors auxiliaires est très court en comparaison au temps de commutation des transistors principaux.

Selon un mode de réalisation de l'invention, la pompe de charge comprend n étages de pompes de charges connectés en série, tel que n soit supérieur ou égal à 2.

Selon un mode de réalisation de l'invention, chaque condensateur de transfert est à électrodes semi-conductrices, et les premières bornes des condensateurs de transfert de l'étage k, avec k variant de 2 à n, sont connectées aux deuxièmes bornes des condensateurs de transfert correspondants de l'étage k-1.

D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée des procédés et des modes de réalisation de l'invention nullement limitatifs, et des dessins annexés, sur lesquels: - la figure 1 représente schématiquement un mode de réalisation d'un circuit intégré selon l'invention; -les figures 2 et 3 illustrent le fonctionnement en phase de démarrage du circuit intégré représenté sur la figure 1; - la figure 4 illustre un autre mode de réalisation d'un circuit intégré selon l'invention; et - la figure 5 illustre un autre mode de réalisation d'un circuit intégré selon l'invention.

On se réfère à la figure 1, où la référence CI désigne un circuit intégré selon l'invention.

Le circuit intégré CI comprend dans cet exemple un étage de pompe de charge Et.

L'étage de pompe de charge Et reçoit en entrée une tension Vin et délivre en sortie une tension Vout.

L'étage de pompe de charge Et comprend deux condensateurs de transfert capaH et capaL, respectivement alimentés par un signal de commande, ici un signal d'horloge clk délivré par des moyens de commande MC, par exemple une horloge, et son signal complémentaire clkb. L'amplitude Vdd de la tension des signaux d'horloge clk et clkb est égale à l'amplitude de la tension d'entrée Vin et détermine l'amplification en tension désirée.

L'étage Et de pompe de charge comprend également deux réseaux de transistors principaux, un réseau Resl de transistor NMOS et un réseau Res2 de transistor PMOS.

Le réseau Resl comprend un premier transistor NMOSP1 connecté entre l'entrée de l'étage Et et la deuxième borne du condensateur capaH, et un deuxième transistor NMOSP2 connecté entre l'entrée de l'étage Et et la deuxième borne du condensateur capaL. La grille du transistor NMOSP1 est commandée par la tension VcapaL présente à la deuxième borne du condensateur capaL. La grille du condensateur NMOSP2 est commandée par la tension VcapaH présente à la deuxième borne du condensateur capaH.

De même, le réseau Res2 comprend un premier transistor PMOSP1 connecté entre la deuxième borne du condensateur capaH et la sortie de l'étage Et, et un deuxième transistor PMOSP2 connecté entre la deuxième borne du condensateur capaL et la sortie de l'étage Et. En outre, la grille du transistor PMOSP1 est reliée à la deuxième borne du condensateur capaL, et la grille du transistor PMOSP2 est reliée à la deuxième borne du condensateur capaH.

L'étage Et de pompe de charge comprend en outre des moyens de polarisation MP1 et MP2, aptes à polariser les substrats des transistors principaux des réseaux Resl et Res2.

Les moyens de polarisation MP1 comprennent deux transistors auxiliaires NMOS, NMOSAI et NMOSA2 et les moyens de polarisation MP2 comprennent deux transistors PMOS, PMOSA1 et PMOSA2.

Ces transistors auxiliaires ont de préférence des dimensions au moins 10 fois inférieures à celle des transistors principaux pour que leur temps de commutation soit très rapide par rapport au temps de commutations des transistors principaux.

En outre, en choisissant ainsi les dimensions des transistors auxiliaires, il est alors possible de supprimer un condensateur généralement connecté entre les substrats des transistors principaux et la masse, pour maintenir le potentiel des substrats lors des transitions.

Les transistors auxiliaires NMOSA 1 et NMOSA2 sont connectés en série entre la deuxième borne du condensateur capaH et la deuxième borne du condensateur capaL.

Les substrats des transistors NMOSA 1 et NMOSA2 sont respectivement connectés aux substrats des transistors principaux NMOSP1 et NMOSP2. Par ailleurs, la grille du transistor NMOSAI est connectée à la deuxième borne du condensateur capaL, et la grille du transistor NMOSA2 est connectée à la deuxième borne du condensateur capaH.

De même, les transistors auxiliaires PMOSAI et PMOSA2 sont connectés en série entre la deuxième borne du condensateur capaH et la deuxième borne du condensateur capaL. En outre, leurs substrats sont connectés respectivement aux substrats des transistors PMOSP1 et PMOSP2. Par ailleurs, la grille du transistor PMOSAl est connectée à la deuxième borne du condensateur capaL, et la grille du transistor PMOSA2 est connectée à la deuxième borne du condensateur capaH.

On se réfère à présent à la figure 2, qui représente le fonctionnement en phase de démarrage du circuit intégré CI lorsque le signal d'horloge clk est à l'état bas, c'est-à-dire par exemple à 0 volt. Dans ce cas, la tension VcapaH à la deuxième borne du condensateur capaH est nulle. À l'opposé, le signal d'horloge clkb est l'état haut, par exemple égal à une tension Vdd, qui est la tension d'amplification désirée. Dans ce cas, la tension VcapaL présente à la deuxième borne du condensateur capaL est égale à Vdd. Le transistor auxiliaire NMOSA1 est donc passant et la tension Vsn des substrats des transistors principaux NMOSP1 et NMOSP2 est donc égale à la tension VcapaH, c'est-à-dire 0 volt. Le substrat du transistor principal NMOSP1 est donc polarisé à la tension minimale présente aux deuxièmes bornes des condensateurs capaH et capaL.

Le substrat du transistor principal NMOSP1 étant égal à 0 volt et sa grille étant polarisée à Vdd, le transistor NMOSP1 est donc passant et le condensateur capaH est donc chargé par la tension d'entrée Vin.

De même que pour le transistor NMOSP1, le transistor PMOSP2 est passant, et le condensateur capaL va pouvoir se décharger vers la sortie.

À l'inverse, les transistors principaux NMOSP2 et PMOSP1 sont bloqués. En effet, la grille du transistor NMOSP2 reçoit la tension VcapaH égale à 0 volt, et la grille du transistor PMOSP1 reçoit la tension VcapaL égale à Vdd.

En outre, le moyen de polarisation PMOSA2 reçoit sur sa grille la tension VcapaH égale à 0 volt, il est donc passant. Par conséquent, la tension Vsp des substrats des transistors PMOSP1 et PMOSP2 est donc égale à la tension VcapaL, c'est-à-dire Vdd.

Les transistors principaux PMOSP1 et PMOSP2 sont donc polarisés au maximum des tensions présentes aux deuxièmes bornes des condensateurs capaH et capaL.

On se réfère à présent à la figure 3, qui représente toujours en phase de démarrage le fonctionnement de l'étage Et lorsque le signal d'horloge clk est à l'état haut et par conséquent le signal clkb à l'état bas. Dans ce cas, la tension VcapaH est égale à Vdd et la tension VcapaL est égale à 0 volt.

La tension de la grille du transistor auxiliaire PMOSA1 est égale à VcapaL, c'est-à-dire 0 volt, il est donc passant. Par conséquent, la tension Vsp des transistors principaux PMOSP1 et PMOSP2 est égale à VcapaH, c'est-à-dire Vdd. Les substrats des transistors PMOSP1 et PMOSP2 sont donc bien polarisés au maximum des tensions VcapaH et VcapaL.

La tension de la grille du transistor principal PMOSP1 est égale à VcapaL, c'est-à-dire 0 volt, il est donc passant. Par conséquent, le condensateur capaH se décharge vers la sortie de l'étage Et. L'autre transistor principal PMOSP2 est bloqué, étant donné que la tension de sa grille est égale à VcapaH, c'est-à-dire Vdd.

Le transistor auxiliaire NMOSA2 reçoit sur sa grille la tension VcapaH, c'est-à-dire Vdd. Le transistor est donc passant et la tension Vsn des substrats des transistors principaux NMOSP1 et NMOSP2 est donc égale à VcapaL, c'est-à-dire 0 volt. Les substrats des transistors NMOSP1 et NMOSP2 sont donc bien polarisés à la tension minimale des tensions VcapaH et VcapaL. Par ailleurs, la grille du transistor principal NMOSP2 reçoit la tension VcapaH, c'est-à-dire Vdd, il est donc passant.

Le condensateur capaL est alors chargé par la tension d'entrée Vin.

À l'inverse, la tension du transistor principal NMOSP1 reçoit en entrée la tension VcapaL, c'est-à-dire 0 volt, il est donc bloqué.

On se réfère à présent à la figure 4, qui représente un circuit intégré CI comprenant deux étages Etl et Et2 connectés en série. L'étage Etl reçoit en entrée la tension d'entrée Vin et délivre en sortie une tension intermédiaire V. L'étage Et2 reçoit en entrée la tension intermédiaire V et délivre en sortie la tension de sortie Vout. En utilisant deux étages de pompe de charge, le circuit intégré permet d'amplifier trois fois la tension Vdd.

Les condensateurs du premier étage Etl sont par exemple des condensateurs à électrodes semi-conductrices, qui peuvent être par exemple réalisées à base de polysilicium. La tension de commande clk, clkb varie alors entre OV et Vdd. Pour le second étage Et2, il est possible d'utiliser des condensateurs à électrodes métalliques, appelés couramment condensateur métal-oxyde-métal . Ce type de condensateur a pour avantage de mieux tenir en tension que les condensateurs à électrodes semi-conductrices. La tension de commande clk, clkb varie alors entre 0 V et k*Vdd, pour un étage k donné.

La figure 5 représente une variante du circuit intégré CI comprenant deux étages, Etl et Et2. Dans cette variante, tous les condensateurs de transferts utilisés dans le circuit sont des condensateurs à électrodes semi-conductrices. En effet, en connectant un fil entre les deuxième bornes des condensateurs de transfert de l'étage Etl et les premiers bornes des condensateurs de transfert de l'étage Et2, on obtient un signal variant entre Vdd et 2*Vdd, nécessaire pour commander les condensateurs de transfert de l'étage Et2 En régime établi, les potentiels VcapaH et VcapaL vont varier entre Vdd et 2*Vdd. Par conséquent, en étant commandé par un signal de commande clk variant entre OV et Vdd, la tension aux bornes des condensateurs de transfert peut atteindre 2*Vdd, comme pour le circuit représenté sur la figure 4. Aussi, sans ce fil, les électrodes semi-conductrices ne supportant pas une tension supérieure à Vdd à leurs bornes, il est alors impossible d'utiliser des condensateurs à électrodes semi-conductrices avec le signal de commande clk.

Étant donné que les condensateurs à électrodes métalliques peuvent avoir une surface presque 6 fois plus importante que les condensateurs à électrodes à électrodes semi-conductrices, cette substitution entraînent une réduction de la surface du circuit intégré ainsi que du courant consommé.

Pour un étage k donné, la tension aux bornes des condensateurs à électrodes semi-conductrices varie entre (k-1)*Vdd et k*Vdd, alors que la tension aux bornes des condensateurs à électrodes métalliques varient entre 0 V et k*Vdd. Étant donné que la tension présente à la deuxième borne des condensateurs de transfert de l'étage (k-1) varie entre (k-1) *Vdd et k*Vdd, il est alors possible de réaliser le signal de commande de l'étage k en reliant les premières bornes de ses condensateurs de transfert aux deuxièmes bornes des condensateurs de transfert de l'étage précédent.

Ainsi sur la figure 5 par exemple, le signal d'horloge du deuxième étage Et2 est réalisé en connectant la deuxième borne du condensateur capaH de l'étage Etl à la première borne du condensateur capaH de l'étage Et2. On fait de même pour les condensateurs capaL des étages Etl et Et2.

Cette façon de réaliser le signal d'horloge permet une diminution supplémentaire de la surface du circuit intégré réalisé.

Ainsi, l'utilisation des moyens de polarisation MP1 et MP2 permet de diminuer la surface de circuit intégré utilisée pour réaliser la pompe de charge. Par exemple, dans le cas d'une pompe de charge à 2 étages, pour un courant de sortie égal à 1 mA, une capacité de charge de 20 pF et une tension de sortie supérieure à 5 V, on réduit la surface du circuit intégré d'un facteur 3 environ par rapport aux circuits des solutions existantes, en utilisant les moyens de polarisation supplémentaires. Le gain en surface est d'autant plus important que l'on réalise le signal d'horloge des étages autres que le premier étage avec un fil connecté selon le mode de réalisation présenté sur la figure 5: la réduction de la surface du circuit intégré peut alors être d'un facteur 5,2.

La diminution des dimensions des transistors permet de diminuer le courant consommé et d'augmenter la valeur de la capacité du condensateur de charge connecté en sortie de la pompe de charge. Cette dernière peut par exemple être multipliée par 5 sans gêner le démarrage de la pompe.

En outre, on améliore la dynamique du circuit en diminuant le temps de montée lors de la commutation des transistors principaux.

De plus, on augmente la fréquence de fonctionnement du circuit tout en maintenant son efficacité constante, et on diminue les appels de courant sur les moyens de commande MC, générant le signal de commande clk, par exemple une horloge.

Claims (7)

REVENDICATIONS

1. Procédé de contrôle du fonctionnement d'une pompe de charge comprenant au moins un étage (Et) de pompe de charge comportant un réseau de transistors principaux NMOS (Res1) et PMOS (Res2) et deux condensateurs de transfert (capaH, capaL) possédant chacun une première borne pour recevoir un signal de commande (clk, clkb) et une deuxième borne connectée au réseau de transistors principaux (Resl, Res2), caractérisé par le fait qu'on polarise le substrat de chaque transistor principal NMOS (NMOSP1, NMOSP2) avec une tension de polarisation égale au minimum des tensions présentes aux deuxièmes bornes des condensateurs (capaH, capaL), et on polarise le substrat de chaque transistor principal PMOS avec une tension de polarisation égale au maximum des tensions présentes aux deuxièmes bornes des condensateurs (capaH, capaL).

2. Procédé selon la revendication 1, caractérisé par le fait que la pompe de charge comprend n étages de pompe de charge, avec n supérieur ou égal à 2, par le fait que tous les condensateurs des étages sont à électrodes semi-conductrices et que les signaux de commande (clk, clkb) délivrés aux premières bornes des condensateurs de l'étage k, avec k variant de 2 à n sont issus des tensions présentes aux deuxièmes bornes des condensateurs de l'étage k-1.

3. Circuit intégré comprenant une pompe de charge possédant au moins un étage (Et) de pompe de charge comportant un réseau de transistors principaux NMOS (Resl) et PMOS (Res2) et deux condensateurs de transfert (capaH, capaL) possédant chacun une première borne pour recevoir un signal de commande (clk, clkb) et une deuxième borne connectée au réseau de transistors principaux (Resl, Res2), caractérisé par le fait que chaque étage de la pompe de charge comprend en outre des premiers moyens de polarisation (MP1) aptes à polariser le substrat de chaque transistor principal NMOS dudit étage avec une tension de polarisation égale au minimum des tensions présentes aux deuxièmes bornes des condensateurs de transfert (capaH, capaL), et des deuxièmes moyens de polarisation (MP2) aptes à polariser le substrat de chaque transistor principal PMOS dudit étage avec une tension de polarisation égale au maximum des tensions présentes aux deuxièmes bornes des condensateurs de transfert.

4. Circuit intégré selon la revendication 3, caractérisé par le fait que le réseau (Resl, Res2) de transistors principaux comprend: un premier transistor principal NMOS (NMOSPI) connecté en série entre la deuxième borne d'un premier condensateur de transfert et l'entrée de l'étage, un deuxième transistor principal NMOS (NMOSP2) connecté en série entre la deuxième borne d'un deuxième condensateur de transfert et l'entrée de l'étage, - un premier transistor principal PMOS (PMOSPI) connecté en série entre la deuxième borne d'un premier condensateur de transfert et la sortie de l'étage, un deuxième transistor principal PMOS (PMOSP2) connecté en série entre la deuxième borne d'un deuxième condensateur de transfert et la sortie de l'étage, par le fait que les premiers moyens de polarisation (MP1) comprennent: - un premier et un deuxième transistors auxiliaires NMOS (NMOSA1, NMOSA2) connectés en série entre les deux deuxièmes bornes des deux condensateurs de transfert (capaL, capaH), les deux électrodes mutuellement connectées des deux transistors auxiliaires (NMOSA1, NMOSA2) étant en outre reliés à leur propre substrat et aux substrats des deux NMOS principaux, la grille du premier transistor auxiliaire (NMOSAI) étant reliée à la deuxième borne du deuxième condensateur de transfert (capaL), la grille du deuxième transistor auxiliaire (NMOSA2) étant reliée à la deuxième borne du premier condensateur de transfert (capaH), et par le fait que les deuxièmes moyens de polarisation (MP2) comprennent: - un premier et un deuxième transistors auxiliaires PMOS (PMOSA1, PMOSA2) connectés en série entre les deux deuxièmes bornes des deux condensateurs de transfert (capaL, capaH), les deux électrodes mutuellement connectées des deux transistors auxiliaires (PMOSA1, PMOSA2) étant en outre reliés à leur propre substrat et aux substrats des deux PMOS principaux, la grille du premier transistor auxiliaire (PMOSAI) étant reliée à la deuxième borne du deuxième condensateur de transfert (capaL), la grille du deuxième transistor auxiliaire (PMOSA2) étant reliée à la deuxième borne du premier condensateur de transfert (capaH).

5. Circuit intégré selon la revendication 4, caractérisé par le fait que les dimensions des transistors auxiliaires (NMOSA1, NMOSA2, NMOSA1, NMOSA2) sont au moins 10 fois inférieures aux dimensions des transistors principaux (NMOSP1, NMOSP2, NMOSP1, NMOSP2).

6. Circuit intégré selon l'une quelconque des revendications 3 à 5, caractérisé par le fait que la pompe de charge comprend n étages de pompe de charge connectés en série, tel que n soit supérieur ou égal à 2.

7. Circuit intégré selon la revendication 6, caractérisé par le fait que, chaque condensateur de transfert (capaH, capaL) est à électrodes semiconductrices, et par le fait que les premières bornes des condensateurs de transfert (capaH, capaL) de l'étage k, avec k variant de 2 à n, sont connectées aux deuxièmes bornes des condensateurs de transfert (capaH, capaL) correspondants de l'étage k-1.