JP2010515423A5

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Publication number: JP2010515423A5
Application number: JP2009544197A
Authority: JP
Filing date: 2007-12-19
Publication date: 2011-02-10
Anticipated expiration: 2027-12-19

Claims

回路であって、
直列接続された複数の方向性ポンプ段を含む第１の多段式チャージポンプ回路を備え、
前記第１の多段式チャージポンプ回路は、第１の出力電圧を生成するために独立して動作可能であり、
直列接続された複数の方向性ポンプ段を含む第２の多段式チャージポンプ回路をさらに備え、
前記第２の多段式チャージポンプ回路は、第２の出力電圧を生成するために独立して動作可能であり、
あるときには、各々が独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を協働して生成するために、前記第１の多段式チャージポンプ回路を前記第２の多段式チャージポンプ回路へ結合するための手段をさらに備え、
前記第１の出力電圧、前記第２の出力電圧、および前記協調的な出力電圧のうちの１つは、前記第１の出力電圧、前記第２の出力電圧、および前記協調的な出力電圧のうちの他の１つとは極性が反対である、回路。
前記第１の多段式チャージポンプ回路は、第１の動作モードにおいて、前記第１のチャージポンプ回路の第１の出力ノードに正電圧を生成するよう構成可能であり、第２の動作モードにおいて、前記第１のチャージポンプ回路の第２の出力ノードに負電圧を生成するよう構成可能である、請求項１に記載の回路。
第１および第２の電圧ノードと、
前記第１の多段式チャージポンプ回路の一方の端部を、あるときには前記第１の電圧ノードへ結合し、またあるときには前記第１の出力ノードへ結合する第１のスイッチ回路と、
前記第１の多段式チャージポンプ回路の他方の端部を、あるときには前記第２の電圧ノードへ結合し、またあるときには前記第２の出力ノードへ結合する第２のスイッチ回路とをさらに備える、請求項２に記載の回路。
第３の電圧ノードと、
第３の出力ノードと、
前記第２の多段式チャージポンプ回路の一方の端部を、あるときには前記第３の電圧ノードへ結合し、またあるときには前記第３の出力ノードへ結合する第３のスイッチ回路と、
前記第２の多段式チャージポンプ回路の他方の端部を、あるときは前記第１および第２の電圧ノードの一方に結合し、またあるときには前記第１および第２の出力ノードの他方に結合する第４のスイッチ回路とをさらに備える、請求項３に記載の回路。
前記第１および第２の多段式チャージポンプ回路は、独立して動作する場合、両方が、異なる大きさの正電圧または異なる大きさの負電圧を生成する、請求項１〜４のいずれかに記載の回路。
第１の動作モードにおいては、前記第１および第２の多段式チャージポンプ回路は、前記協調的な出力電圧を生成するために協働し、
第２の動作モードにおいては、前記第１および第２の多段式チャージポンプ回路は、独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項１〜４のいずれかに記載の回路。
ワードラインおよびビットライン、および前記ワードラインおよびビットラインに対して前記チャージポンプ回路に応答するサポート回路を有するメモリアレイをさらに備え、
前記第１の動作モードにおいては、前記協調的な出力電圧が前記ワードラインおよびビットラインのうちの特定のものと結合され、
前記第２の動作モードにおいては、前記正の出力電圧および負の出力電圧の一方が、前記ワードラインのうちの特定のものと結合され、前記正の出力電圧および負の出力電圧の他方が、前記ビットラインのうちの特定のものと結合される、請求項６に記載の回路。
前記メモリアレイは、
受動素子メモリセルを含む、請求項７に記載の回路。
方法であって、
第１の動作モードにおいて、第１の多段式チャージポンプ回路の出力ノードに正電圧を生成するステップと、
第２の動作モードにおいて、前記第１の多段式チャージポンプ回路の他の出力ノードに負電圧を生成するステップと、
あるときには、第２の多段式チャージポンプ回路を、前記第１および第２の多段式チャージポンプ回路が各々独立して動作することによって生成できる電圧または電流よりも大きな電圧または電流を有する協調的な出力電圧を生成するために、前記第１の多段式チャージポンプ回路と協働するように結合するステップと、
またあるときには、前記第１および第２のチャージポンプ回路が各々個別の出力電圧を生成するように、前記第１および第２のチャージポンプ回路を独立して動作するステップとを備える、方法。
前記第１の動作モードにおいて、前記第１の多段式チャージポンプ回路の第１の端部を、第１の電圧ノードに結合し、前記第１の多段式チャージポンプ回路の第２の端部を、前記第１の多段式チャージポンプ回路の第２の出力ノードに結合するステップと、
前記第２の動作モードにおいて、前記第１の多段式チャージポンプ回路の第２の端部を、第２の電圧ノードに結合し、前記第１の多段式チャージポンプ回路の第１の端部を、前記第１の多段式チャージポンプ回路の第１の出力ノードに結合するステップとをさらに備える、請求項９に記載の方法。
前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、それぞれの端部が並列に結合され、
前記協働は、このような協働がない場合よりも、前記協調的な出力電圧に対してより大きい出力電流をもたらす、請求項９に記載の方法。
前記第１および第２の動作モードのいずれか一方において、前記第１および第２の多段式チャージポンプ回路は、その端部が直列に結合され、
前記協働は、このような協働がない場合よりも、前記協調的な出力電圧に対してより大きい出力電圧をもたらす、請求項９に記載の方法。
前記第１および第２の動作モードの他方において、前記第１および第２の多段式チャージポンプ回路は独立して動作し、両方が、異なる大きさの正電圧または異なる大きさの負電圧を生成する、請求項１１または１２に記載の方法。
前記第１の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、前記協調的な出力電圧を生成するために協働し、
前記第２の動作モードにおいて、前記第１および第２の多段式チャージポンプ回路は、独立して動作し、一方は正の出力電圧を生成するとともに他方は負の出力電圧を生成する、請求項９、１１および１２のいずれかに記載の方法。
前記第１の動作モードにおいて、前記協調的な出力電圧を、メモリアレイのワードラインおよびビットラインのうちの特定のものに結合するステップと、
前記第２の動作モードにおいて、前記正の出力電圧および負の出力電圧の一方を、前記ワードラインのうちの特定のものと結合し、前記正の出力電圧および負の出力電圧の他方を、前記ビットラインのうちの特定のものと結合するステップとをさらに備える、請求項１４に記載の方法。