JP2008193545A5 - - Google Patents

Claims (45)

1. 所定の第１ノードと第２ノードとの間に直列に接続し、制御電極が相互に接続した複数の第１トランジスタを備える半導体装置であって、
   前記複数の第１トランジスタ間の接続ノードの各々を第３ノードとし、
   前記第１〜第３ノードおよび前記制御電極のそれぞれが前記複数の第１トランジスタのしきい値電圧よりも高いＨ（High）レベルになった状態から、前記第１および第２ノードがＨレベルのまま前記制御電極の電位が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると、それに応じて前記第３ノードのレベルもＬレベルに引き下げられるよう構成されている
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記第３ノードのレベルを引き下げる手段は、前記制御電極と当該第３ノードとの間の寄生容量である
   ことを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、
   前記第３ノードとなる電極の幅は、前記第１および第２ノードとなる電極の幅よりも広い
   ことを特徴とする半導体装置。
4. 請求項１から請求項３のいずれか記載の半導体装置であって、
   前記第３ノードのレベルを引き下げる手段として、前記制御電極と前記第３ノードとの間に接続した容量素子をさらに備える
   ことを特徴とする半導体装置。
5. 請求項２から請求項４のいずれか記載の半導体装置であって、
   前記第３ノードの各々において、
   前記制御電極と前記第３ノードとの間の容量成分をＣ１、当該Ｃ１に含まれない前記第３ノードに付随する寄生容量をＣ２、前記制御電極におけるＨレベルとＬレベルとの差をＶｄ、前記第１トランジスタのしきい値電圧をＶｔｈとすると、
   Ｃ１≧Ｃ２×（Ｖｄ−Ｖｔｈ）／Ｖｔｈ
   の関係を満たす
   ことを特徴とする半導体装置。
6. 請求項１記載の半導体装置であって、
   前記第３ノードのレベルを引き下げる手段として、前記制御電極と前記第３ノードとの間に接続され、前記制御電極側をカソード、前記第３ノード側をアノードとするダイオードをさらに備える
   ことを特徴とする半導体装置。
7. 請求項１記載の半導体装置であって、
   前記第３ノードのレベルを引き下げる手段として、前記第１トランジスタの前記制御電極と前記第３ノードとの間に接続された第２トランジスタをさらに備える
   ことを特徴とする半導体装置。
8. 請求項１から請求項７のいずれか記載の半導体装置であって、
   前記複数の第１トランジスタは、非晶質シリコン薄膜トランジスタである
   ことを特徴とする半導体装置。
9. 請求項１から請求項７のいずれか記載の半導体装置であって、
   前記複数の第１トランジスタは、有機トランジスタである
   ことを特徴とする半導体装置。
10. 入力端子、出力端子、第１クロック端子およびリセット端子と、
    前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記入力端子に入力される入力信号に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、
    前記リセット端子に入力されるリセット信号に応じて前記第１ノードを放電する放電回路とを備え、
    前記充電回路は、
    前記第１ノードと電源端子との間に直列に接続し、制御電極が共に前記入力端子に接続した複数の第３トランジスタを含み、
    前記入力信号が第３トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該入力信号が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
    ことを特徴とするシフトレジスタ回路。
11. 請求項１０記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記リセット端子に接続している
    ことを特徴とするシフトレジスタ回路。
12. 請求項１０記載のシフトレジスタ回路であって、
    前記第１ノードを入力端とし、前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータをさらに備える
    ことを特徴とするシフトレジスタ回路。
13. 請求項１２記載のシフトレジスタ回路であって、
    前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第４トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
14. 請求項１０記載のシフトレジスタ回路であって、
    前記第２トランジスタを２つ有し、
    前記２つの第２トランジスタ各々の制御電極が接続するノードをそれぞれ第２および第３ノードとし、
    前記２つの第２トランジスタは、所定の制御信号に基づいて交互に駆動される
    ことを特徴とするシフトレジスタ回路。
15. 請求項１４記載のシフトレジスタ回路であって、
    前記制御信号は、
    互いに相補な第１および第２制御信号により構成されており、
    当該シフトレジスタ回路は、
    前記第１および第２制御信号がそれぞれ入力される第１および第２制御端子と、
    前記第１制御端子と前記第２ノードとの間に接続する第４トランジスタと、
    前記第２制御端子と前記第３ノードとの間に接続する第５トランジスタとをさらに備え、
    前記第４および第５トランジスタは、
    その片方の主電極がたすき掛けに互いの制御電極に接続されている
    ことを特徴とするシフトレジスタ回路。
16. 請求項１４または請求項１５記載のシフトレジスタ回路であって、
    前記２つの第２トランジスタを交互に駆動する手段は、
    前記第１ノードを入力端とするインバータと、
    前記制御信号に基づいて、前記インバータの出力端を前記第２および第３ノードへ交互に接続させる切替回路とを含む
    ことを特徴とするシフトレジスタ回路。
17. 請求項１４から請求項１６のいずれか記載のシフトレジスタ回路であって、
    前記第２ノードに接続した制御電極を有し、前記第１ノードを放電する第６トランジスタと、
    前記第３ノードに接続した制御電極を有し、前記第１ノードを放電する第７トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
18. 請求項１０記載のシフトレジスタ回路であって、
    前記第１クロック端子に接続した制御電極を有し、前記第１ノードと前記出力端子との間に接続した第４トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
19. 請求項１８記載のシフトレジスタ回路であって、
    前記第１クロック信号とは位相が異なる第２クロック信号が入力される第２クロック端子と、
    前記第１ノードを入力端とし、前記第２クロック信号により活性化されるインバータと、
    前記第１クロック端子に接続した制御電極を有し、当該インバータの出力端を放電する第５トランジスタと、
    前記インバータの前記出力端に接続した制御電極を有し、前記第１ノードを放電する第６トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
20. 請求項１９記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記第２クロック端子に接続している
    ことを特徴とするシフトレジスタ回路。
21. 請求項２０記載のシフトレジスタ回路であって、
    前記第２トランジスタは、前記出力端子と前記第１クロック端子との間に接続している
    ことを特徴とするシフトレジスタ回路。
22. 請求項１０記載のシフトレジスタ回路であって、
    前記第１ノードを入力端とし、前記第１クロック信号により活性化されるインバータと、
    前記インバータの出力端に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタとをさらに備え、
    前記インバータは、
    当該インバータの前記出力端と前記第１クロック端子との間に接続した第１容量素子を負荷素子として有している
    ことを特徴とするシフトレジスタ回路。
23. 請求項２２記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記インバータの前記出力端に接続している
    ことを特徴とするシフトレジスタ回路。
24. 請求項２３記載のシフトレジスタ回路であって、
    前記第１クロック信号とは位相が異なる第２クロック信号が入力される第２クロック端子と、
    前記第２クロック端子に接続した制御電極を有し、前記出力端子を放電する第５トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
25. 請求項１０から請求項２４のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に接続した第２容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
26. 請求項１０から請求項２４のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に、前記入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
    ことを特徴とするシフトレジスタ回路。
27. 請求項１０から請求項２４のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記入力端子との間に、制御電極が前記第１クロック端子に接続した第６トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
28. 第１および第２入力端子、出力端子、第１クロック端子並びにリセット端子と、
    前記第１クロック端子に入力される第１クロック信号を前記出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードを充電する第１充電回路と、
    前記リセット端子に入力されるリセット信号に応じて前記第１ノードを放電する第１放電回路を備え、
    前記第１充電回路は、
    前記第１ノードと電源端子との間に直列に接続し、制御電極が共に所定の第２ノードに接続した複数の第３トランジスタと、
    前記第１入力端子に入力される第１入力信号に応じて前記第２ノードを充電する第２充電回路と、
    前記第２入力信号に入力される第２入力信号に応じて前記第２ノードを昇圧する昇圧回路と、
    前記リセット信号に応じて前記第２ノードを放電する第２放電回路を備える
    ことを特徴とするシフトレジスタ回路。
29. 請求項２８記載のシフトレジスタ回路であって、
    前記第１充電回路は、
    前記第２ノードが前記第３トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該第２ノードが前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
    ことを特徴とするシフトレジスタ回路。
30. 請求項２８または請求項２９記載のシフトレジスタ回路であって、
    前記第２ノードを入力端とするインバータをさらに備え、
    前記第１放電回路は、
    前記インバータの出力端に接続した制御電極を有し、前記第１ノードを放電する第４トランジスタである
    ことを特徴とするシフトレジスタ回路。
31. 請求項３０記載のシフトレジスタ回路であって、
    前記インバータの出力端に接続した制御電極を有し、前記第２ノードを放電する第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
32. 請求項３０または請求項３１記載のシフトレジスタ回路であって、
    前記第２トランジスタの制御電極は、前記インバータの前記出力端に接続している
    ことを特徴とするシフトレジスタ回路。
33. 請求項２８から請求項３２のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に接続した容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
34. 請求項２８から請求項３２のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に、前記第２ノード側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
    ことを特徴とするシフトレジスタ回路。
35. 請求項２８から請求項３２のいずれか記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第２ノードとの間に、制御電極が前記第１クロック端子に接続した第６トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
36. 請求項２８から請求項３５のいずれか記載のシフトレジスタ回路であって、
    前記第２充電回路は、
    前記第２ノードと電源端子との間に直列に接続し、制御電極が共に前記第１入力端子に接続した複数の第７トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
37. 請求項３６記載のシフトレジスタ回路であって、
    前記第２充電回路は、
    前記第１入力端子が前記第７トランジスタのしきい値電圧よりも高いＨ（High）レベルになると前記複数の第７トランジスタがオンすることで前記第２ノードを充電し、その後当該第１入力端子が前記しきい値電圧よりも低いＬ（Low）レベルに変化すると前記複数の第７トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
    ことを特徴とするシフトレジスタ回路。
38. 請求項３６または請求項３７記載のシフトレジスタ回路であって、
    前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に接続した容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
39. 請求項３６または請求項３７記載のシフトレジスタ回路であって、
    前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に、前記第１入力端子側をカソード、前記接続ノード側をアノードとして接続されたダイオードをさらに備える
    ことを特徴とするシフトレジスタ回路。
40. 請求項３６または請求項３７記載のシフトレジスタ回路であって、
    前記複数の第７トランジスタ間の各接続ノードと前記第１入力端子との間に接続し、制御電極が前記第１クロック信号とは位相が異なる第２クロック信号が入力される第２クロック端子に接続した第８トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
41. 第１および第２入力端子、出力端子並びにクロック端子と、
    互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、
    前記クロック端子に入力されるクロック信号を出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    前記第１入力端子に入力される第１入力信号に基づいて、前記第１電圧信号を前記第１トランジスタの制御電極が接続する第１ノードに供給する第１駆動回路と、
    前記第２入力端子に入力される第２入力信号に基づいて、前記第２電圧信号を前記第１ノードに供給する第２駆動回路と、
    前記第１ノードを入力端とし、前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータとを備え、
    前記第１駆動回路は、
    前記第１ノードと前記第１電圧信号端子との間に直列に接続し、制御電極が共に前記第１入力端子に接続した複数の第３トランジスタを含み
    前記第２駆動回路は、
    前記第１ノードと前記第２電圧信号端子との間に直列に接続し、制御電極が共に前記第２入力端子に接続した複数の第４トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
42. 請求項４１記載のシフトレジスタ回路であって、
    前記第１駆動回路は、
    前記第１電圧信号が前記第３および第４トランジスタのしきい値電圧よりも高いＨ（High）レベルであり、前記第２電圧信号が当該第３および第４トランジスタのしきい値電圧よりも低いＬ（Low）レベルである場合に、
    前記第１入力信号がＨレベルになると前記複数の第３トランジスタがオンすることで前記第１ノードを充電し、その後当該第１入力信号がＬレベルに変化すると前記複数の第３トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されており、
    前記第２駆動回路は、
    前記第１電圧信号がＬレベルであり、前記第２電圧信号がＨレベルである場合に、
    前記第２入力信号がＨレベルになると前記複数の第４トランジスタがオンすることで前記第１ノードを充電し、その後当該第２入力信号がＬレベルに変化すると前記複数の第４トランジスタ間の各接続ノードがＬレベルに引き下げられるよう構成されている
    ことを特徴とするシフトレジスタ回路。
43. 請求項４１または請求項４２記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に接続した第１容量素子と、
    前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に接続した第２容量素子とをさらに備える
    ことを特徴とするシフトレジスタ回路。
44. 請求項４１または請求項４２記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に、前記第１入力端子側をカソード、当該複数の第３トランジスタ間の接続ノード側をアノードとして接続された第１ダイオードと、
    前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に、前記第２入力端子側をカソード、当該複数の第４トランジスタ間の接続ノード側をアノードとして接続された第２ダイオードとをさらに備える
    ことを特徴とするシフトレジスタ回路。
45. 請求項４１または請求項４２記載のシフトレジスタ回路であって、
    前記複数の第３トランジスタ間の各接続ノードと前記第１入力端子との間に、制御電極が前記クロック端子に接続した第５トランジスタをさらに備える
    前記複数の第４トランジスタ間の各接続ノードと前記第２入力端子との間に、制御電極が前記クロック端子に接続した第６トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。