CN110390991B - 位移暂存器及其驱动方法 - Google Patents

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Abstract

本发明公开了一种位移暂存器及其驱动方法。该位移暂存器包括一位移电路及一放电电路组件。该放电电路组件包括一第一放电电路及一第二放电电路。该位移电路电性连接于该放电电路组件的该第一放电电路及该第二放电电路，该驱动方法包括以下步骤。以一第一电压信号，周期性地驱动该第一放电电路。该第一电压信号输入至该第一放电电路的一第一电压输入路径。以一第二电压信号，周期性地驱动该第二放电电路。该第二电压信号输入至该第一放电电路的一第二电压输入路径。该第二电压输入路径的长度大于该第一电压输入路径的长度。该第二电压信号的高电压期间的时间长度小于该第一电压信号的高电压期间的时间长度。

Description

位移暂存器及其驱动方法
技术领域
本发明是有关于一种暂存器及其驱动方法，且特别是有关于一种位移暂存器及其驱动方法。
背景技术
近年来，薄膜晶体管面板技术不断地进步，例如系统整合式玻璃面板技术(System-on-glass,SOG)是目前发展的技术之一。系统整合式玻璃面板技术可采用非晶硅(amorphous silicon,a-Si)制程与低温多晶硅(Low Temperature poly-silicon,LTPS)制程来实现。低温多晶硅晶体管与非晶硅晶体管的最大区别在于其电性与制程繁简的差异。低温多晶硅晶体管拥有较高的载子移动率，然而其制程上却较繁复；而非晶硅晶体管的制程较简单且成熟，因此在成本上具有不错的竞争优势。
根据研究人员的实验，使用非晶硅晶体管所组成的位移暂存器，数个非晶硅晶体管会有临界电压位移(Shift)的不稳定现象。随着使用时间的增加，临界电压位移的程度会严重影响位移暂存器的正常运作，甚至最后会使位移暂存器失效。研究人员目前正致力于改善上述现象，以增加位移暂存器的可靠度。
发明内容
本发明是有关于一种位移暂存器及其驱动方法，其将电压信号的周期拉长，使高电压期间能够维持于足够的时间，以对晶体管发挥自动修复的功能。并且，在电压输入路径换层数或长度不同时，适应性地调整高电压期间的时间长度，以延长晶体管的耐受能力，使得位移暂存器的可靠度能够改善。
根据本发明的第一方面，提出一种位移暂存器的驱动方法。该位移暂存器包括一位移电路及一放电电路组件。该放电电路组件包括一第一放电电路及一第二放电电路。该位移电路电性连接于该放电电路组件的该第一放电电路及该第二放电电路，该驱动方法包括以下步骤。以一第一电压信号，周期性地驱动该第一放电电路。该第一电压信号输入至该第一放电电路的一第一电压输入路径。以一第二电压信号，周期性地驱动该第二放电电路。该第二电压信号输入至该第一放电电路的一第二电压输入路径。该第二电压输入路径的长度大于该第一电压输入路径的长度。该第二电压信号的高电压期间的时间长度小于该第一电压信号的高电压期间的时间长度。
根据本发明的第一方面，提出一种位移暂存器。该位移暂存器包括一位移电路及一放电电路组件。该放电电路组件包括一第一放电电路及一第二放电电路。该第一放电电路电性连接该位移电路。该第一放电电路具有一第一电压输入路径。一第一电压信号周期性地输入至该第一电压输入路径及。该第二放电电路电性连接该位移电路。该第二放电电路具有一第二电压输入路径。该第二电压输入路径的长度大于该第一电压输入路径的长度。一第二电压信号周期性地输入至该第二电压输入路径。该第二电压信号的高电压期间的时间长度小于该第一电压信号的高电压期间的时间长度。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1绘示根据本发明一实施例的位移暂存器的示意图。
图2绘示放电电路组件的示意图。
图3A绘示第一电压信号的曲线及第二电压信号的曲线。
图3B绘示根据一实施例的位移暂存器100的驱动方法的流程图。
图4绘示一非晶硅晶体管被分别以不同时间长度施加正25伏特的栅极电压的特性曲线。
图5绘示一非晶硅晶体管被分别以不同时间长度施加负25伏特的栅极电压的特性曲线。
图6绘示第一放电电路及第二放电电路的布局图。
图7绘示图6的第一放电电路沿第一电压输入路径的剖面图。
图8绘示图6的第二放电电路沿第二电压输入路径的剖面图。
图9绘示根据一实施例的第一电压信号的曲线及第二电压信号的曲线。
图10绘示根据另一实施例的第一电压信号的曲线及第二电压信号的曲线。
图11绘示根据另一实施例的第一电压信号的曲线及第二电压信号的曲线。
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参照图1，其绘示根据本发明一实施例的位移暂存器100的示意图。位移暂存器100包括一位移电路110及一放电电路组件120。放电电路组件120电性耦接于位移电路110的一节点P及一节点Q。位移暂存器100例如是一种双向位移暂存器，其可应用于薄膜晶体管面板的驱动电路。举例来说，驱动电路可以采用系统整合式玻璃面板技术(System-on-glass,SOG)整合于薄膜晶体管面板上。一般而言，驱动电路可以采用非晶硅(amorphoussilicon,s-Si)制程、金属氧化物半导体(IGZO)或低温多晶硅(Low Temperature poly-silicon,LTPS)制程来实现。
放电电路组件120于节点P及节点Q所耦接的晶体管MQ1、MP1、MQ2、MP2的性能能够决定位移暂存器100的可靠度。也就是说，通过对放电电路组件120的控制，能够改善位移暂存器100的可靠度。
请参照图1及图2，图2绘示放电电路组件120的示意图。放电电路组件120包括一第一放电电路121及一第二放电电路122。第一放电电路121电性耦接位移电路110的节点P。一第一电压信号GPW1周期性地输入至第一放电电路121的晶体管MX1、MR1。第二放电电路122电性耦接位移电路110的节点Q。一第二电压信号GPW2周期性地输入至第二放电电路122的晶体管MX2、MR2。
请参照图3A～3B，图3A绘示第一电压信号GPW1的曲线CV11及第二电压信号GPW2的曲线CV12，图3B绘示根据一实施例的位移暂存器100的驱动方法的流程图。在步骤S110及步骤S120可以是同时执行。在步骤S110及步骤S120中，第一电压信号GPW1及第二电压信号GPW2周期性且交错地分别输入至第一放电电路121及第二放电电路122。第一电压信号GPW1位于低电压VL时，第二电压信号GPW2大致上位于高电压VH。第一电压信号GPW1位于高电压VH时，第二电压信号GPW2大致上位于低电压VL。
请参照图4及图5，图4绘示一非晶硅晶体管被分别以不同时间长度施加正25伏特(+25V)的栅极电压的特性曲线，图5绘示一非晶硅晶体管被分别以不同时间长度施加负25伏特(-25V)的栅极电压的特性曲线。如图4所示，当非晶硅晶体管持续操作60℃的高温且施加正25伏特的栅极电压及0.1伏特的漏极电压的条件下，将会使非晶硅晶体管的临界电压逐渐往右偏移，即临界电压逐渐变大。如图5所示，当非晶硅晶体管持续操作60℃的高温且施加负25伏特的栅极电压及0.1伏特的漏极电压的条件下，将会使非晶硅晶体管的临界电压逐渐往左偏移，即临界电压逐渐变小。
根据实验结果，图3A的周期C11设定为108～132个画面(约1.8～2.2秒)(例如是120个画面(2秒))，能够让第一电压信号GPW1及第二电压信号GPW2交错地对晶体管MQ1、MP1、MQ2、MP2施加高电压或低电压。以位移电路110为例，当晶体管MQ1、MP1、MQ2、MP2于期间P1被施加高电压VH且维持足够时间时，其临界电压产生向右偏移；当晶体管MQ1、MP1、MQ2、MP2于期间P2被施加低电压VL且维持足够时间时，其临界电压产生向左偏移。如此一来，晶体管MQ1、MP1、MQ2、MP2的临界电压交替地产生向右偏移及向左偏移，进而形成自动修复的功能，使得位移暂存器100的可靠度能够改善。根据实验结果，位移暂存器100通过上述方法能够提升可靠度大约至1000小时以上。
在一实施例中，若周期C11设定的过短，则会使得第一电压信号GPW1及第二电压信号GPW2无法对晶体管MQ1、MP1、MQ2、MP2的临界电压产生偏移作用，而无法发挥自动修复的功能。
请参照图6～8，图6绘示第一放电电路121及第二放电电路122的布局图，图7绘示图6的第一放电电路121沿第一电压输入路径PH1的剖面图，图8绘示图6的第二放电电路122沿第二电压输入路径PH2的剖面图。于第一放电电路121中，第一电压信号GPW1周期性地输入至第一电压输入路径PH1。如图7所示，第一电压输入路径PH1需要使用氧化铟锡导线ITO1从金属层M1换层1次至金属层M2，故其长度较短。于第二放电电路122中，第二电压信号GPW2周期性地输入至第二电压输入路径PH2。如图8所示，第二电压输入路径PH2需要使用氧化铟锡导线ITO2从金属层M1换层2次至金属层M2，故其长度较长。
由上可知，第一电压输入路径PH1与第二电压输入路径PH2呈现不平均的负荷。尤其是采用氧化铟锡(ITO)等材料做为第一电压输入路径PH1与第二电压输入路径PH2时，在高温高湿环境将产生电子迁移(Migration)效应，而使导通阻抗更容易升高。因此，在本实施例中，更配合第一电压输入路径PH1与第二电压输入路径PH2的长度，更进一步调整第一电压信号GPW1及第二电压信号GPW2的高电压期间的时间长度。
请参照图9，其绘示根据一实施例的第一电压信号GPW1的曲线CV21及第二电压信号GPW2的曲线CV22。如图9所示，第一电压信号GPW1的周期C21与第二电压信号GPW2的周期C22相同，但第二电压信号GPW2的高电压期间P22H的时间长度小于第一电压信号GPW1的高电压期间P21H的时间长度。举例来说，第一电压信号GPW1的周期C21实质上仍为2秒，但第一电压信号GPW1的高电压期间P21H的时间长度实质上例如是1.5秒。第二电压信号GPW2的周期C22实质上仍为2秒，但第二电压信号GPW2的高电压期间P22H的时间长度实质上例如是0.5秒。也就是说，在本实施例中，第二电压信号GPW2的高电压期间P22H的时间长度实质上为第一电压信号GPW1的高电压期间P21H的时间长度的3倍。
除上述实施例以外，第一电压信号GPW1及第二电压信号GPW2更可采其他配置方式。请参照图10，其绘示根据另一实施例的第一电压信号GPW1的曲线CV31及第二电压信号GPW2的曲线CV32。如图10所示，第一电压信号GPW1的周期C31与第二电压信号GPW2的周期C32相同，但第二电压信号GPW2的高电压期间P32H的时间长度小于第一电压信号GPW1的高电压期间P21H的时间长度。举例来说，第一电压信号GPW1的周期C31实质上仍为2秒，但第一电压信号GPW1的高电压期间P21H的时间长度实质上例如是1.25秒。第二电压信号GPW2的周期C32实质上仍为2秒，但第二电压信号GPW2的高电压期间P22H的时间长度实质上例如是0.75秒。也就是说，在本实施例中，第二电压信号GPW2的高电压期间P22H的时间长度实质上为第一电压信号GPW1的高电压期间P21H的时间长度的1.67倍。
请参照图11，其绘示根据另一实施例的第一电压信号GPW1的曲线CV41及第二电压信号GPW2的曲线CV42。如图11所示，第一电压信号GPW1的周期C41与第二电压信号GPW2的周期C42相同，但第二电压信号GPW2的高电压期间P42H的时间长度小于第一电压信号GPW1的高电压期间P41H的时间长度。举例来说，第一电压信号GPW1的周期C41实质上仍为2秒，但第一电压信号GPW1的高电压期间P41H的时间长度实质上例如是1.1秒。第二电压信号GPW2的周期C42实质上仍为2秒，但第二电压信号GPW2的高电压期间P42H的时间长度实质上例如是0.9秒。也就是说，在本实施例中，第二电压信号GPW2的高电压期间P22H的时间长度实质上为第一电压信号GPW1的高电压期间P21H的时间长度的1.22倍。根据上述实施例，设计者可以第一电压输入路径PH1与第二电压输入路径PH2的关系调整第一电压信号GPW1的高电压期间的时间长度与第二电压信号GPW2的高电压期间的时间长度的比率为1.1～3.2倍。
通过上述实施例，在电压输入路径换层数或长度不同时，适应性地调整高电压期间的时间长度，不仅使得晶体管的临界电压能够形成自动修复的功能，更使得晶体管的耐受能力能够提升，因此位移暂存器100的可靠度能够获得改善。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (10)

1.一种位移暂存器的驱动方法，其特征在于，该位移暂存器包括一位移电路及一放电电路组件，该放电电路组件包括一第一放电电路及一第二放电电路，该位移电路电性连接于该放电电路组件的该第一放电电路及该第二放电电路，该驱动方法包括：
以一第一电压信号，周期性地驱动该第一放电电路，该第一电压信号输入至该第一放电电路的一第一电压输入路径；以及
以一第二电压信号，周期性地驱动该第二放电电路，该第二电压信号输入至该第一放电电路的一第二电压输入路径，该第二电压输入路径的长度大于该第一电压输入路径的长度；
其中该第二电压信号的高电压期间的时间长度小于该第一电压信号的高电压期间的时间长度。
2.如权利要求1所述的位移暂存器的驱动方法，其特征在于，该第二电压输入路径的换层数大于该第一电压输入路径的换层数。
3.如权利要求1所述的位移暂存器的驱动方法，其特征在于，该第一电压信号的周期与该第二电压信号的周期相同。
4.如权利要求1所述的位移暂存器的驱动方法，其特征在于，该第一电压信号的周期为1.8～2.2秒，该第二电压信号的周期为1.8～2.2秒。
5.如权利要求1所述的位移暂存器的驱动方法，其特征在于，该第二电压信号的高电压期间为0.5秒、0.75秒或0.9秒，该第一电压信号的高电压期间为1.5秒、1.25秒或1.1秒。
6.如权利要求1所述的位移暂存器的驱动方法，其特征在于，该第一电压信号的高电压期间的时间长度与该第二电压信号的高电压期间的时间长度的比率为1.1～3.2倍。
7.一种位移暂存器，其特征在于，该位移暂存器包括：
一位移电路；以及
一放电电路组件，包括：
一第一放电电路，电性连接该位移电路，该第一放电电路具有一第一电压输入路径，一第一电压信号周期性地输入至该第一电压输入路径；及
一第二放电电路，电性连接该位移电路，该第二放电电路具有一第二电压输入路径，该第二电压输入路径的长度大于该第一电压输入路径的长度，一第二电压信号周期性地输入至该第二电压输入路径；
其中该第二电压信号的高电压期间的时间长度小于该第一电压信号的高电压期间的时间长度。
8.如权利要求7所述的位移暂存器，其特征在于，该第二电压输入路径的换层数大于该第一电压输入路径的换层数。
9.如权利要求7所述的位移暂存器，其特征在于，该第一电压信号的周期与该第二电压信号的周期相同。
10.如权利要求7所述的位移暂存器，其特征在于，该第一电压信号的周期为1.8～2.2秒，该第二电压信号的周期为1.8～2.2秒。
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