KR20150070020A - 문턱전압의 오프 스테이트 스트레스 저하 복원 - Google Patents

문턱전압의 오프 스테이트 스트레스 저하 복원 Download PDF

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Abstract

본원은 오프 스테이트 스트레스 저하에 의한 FET 트랜지스터의 문턱전압 레벨의 변화를 적어도 일부분 보상하는 방법에 관한 것이다. 상기 방법은 기준 문턱전압에 대해 상기 FET의 문턱전압 레벨의 변화를 지시하는 신호를 결정하는 단계(12), 및 상기 FET에 복원 신호를 인가하는 단계(15)를 포함한다. 상기 복원 신호는 상기 FET의 상기 문턱전압이 문턱전압 레벨의 상기 변화에 대한 반대 부호를 갖는 방향으로 이동하도록 조정된다. 더 나아가 상기 복원 신호를 인가하는 단계는 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 고려한다.

Description

문턱전압의 오프 스테이트 스트레스 저하 복원{RESTORING OFF-STATE STRESS DEGRADATION OF THRESHOLD VOLTAGE}
본원은 집적 반도체 기술분야에 관한 것이다. 보다 자세하게는 오프 스테이트 스트레스(OFF-state stress) 저하(degradation)에 영향을 받은 전계효과 트랜지스터(field-effect transistor)의 문턱전압(threshold voltage)의 복원에 관한 것이다.
전계효과 트랜지스터(FET)의 문턱전압(Vth)은 상기 트랜지스터의 소스 단자와 드래인 단자를 연결하는 전도채널을 경유하여 전류를 흐르게 하는 게이트-소스 전압의 최소값이다. 넓은 평면 트랜지스터들에서 상기 문턱전압은 실질적으로 상기 드래인-소스 전압에 독립적으로 명확히 정의된 특징인데 반하여, 현대의 울트라-스케일(ultra-scale) FET들, 예를 들어 나노 미터 사이즈의 금속 산화 반도체 전계효과 트랜지스터들(MOSFET) 등에서 상기 문턱전압은 예컨대 드래인 유기 장벽 감소(drain-induced barrier lowering) 등의 효과로 인해 안정적이지 않다.
시스템 온 칩(SoC) 장치들 또는 필드 프로그래머블 게이트 어레이스(field-programmable gate arrays : FPGA), 고성능의 메모리 모듈과 같은 울트라-스케일의 장치에서, 상기 오프 스테이트 전류 IOFF는 전형적으로 상기 게이트 산화 절연체의 얇아짐 및 상기 게이트 길이 Lgate의 감소에 따라 증가한다. 사실, 드래인 유기 장벽 감소(DIBL) 및 게이트 유기 장벽 누설(GIDL) 모두 상기 소스와 드래인 사이의 상기 채널에서 상기 전계를 증가시킬 수도 있다. 따라서 상기 nMOS에서 흐르는 전자들은 더 강해진 측방향 전계(lateral electric field)에 의해 가속될 수 도 있으며, 이는 더 높은 충돌 이온화를 유발하고 관련 신뢰성 문제들을 야기할 수 있다.
표준 상보성 금속 산화물 반도체(CMOS) 인버터에서, 상기 N채널 MOSFET 트랜지스터는 작동수명 중에 다양한 방식의 스트레스 상황에 놓인다. 상기 장치가 온 스테이트일 때, 예를 들어 게이트 및 드래인 전압이 상기 공급 전압일 때: Vg=Vd=Vdd , 상기 장치는 핫 캐리어 인젝션(HCI), 예를 들어 채널 핫 일렉트론(CHE) 주입 등의 영향을 받는다. 상기 디바이스가 높은 드래인 전압 Vd에 의해 바이어스 되고, 상기 게이트 전압 Vg=0 V이고, 소스 및 바디는 접지되었을 때 오프 스테이트 스트레스(OSS)가 생길 수 있다. 비전도 스트레스(NCS)로도 알려져 있는, 이 오프 스테이트 스트레스는 NMOS 및 PMOS 모두에서 생기는 저하 현상이다. 온 스테이트 시 생기는 HCI 저하는 널리 연구된 현상인데 반해, 과거에 상기 OSS 저하는 온 상태에서의 저하보다 더 적은 위험을 가져온다고 생각됐기 때문에 상기 오프 스테이트 시 생기는 상기 OSS 저하는 관심을 거의 받지 못했다.
상기 OSS 저하 현상은 폴리-SiO2를 위해 연구되었지만, 상기 OSS 효과가 측정 가능함에도, 저하의 주요 원인으로 제시할 수 없음이 판명되었고, 예를 들어 nMOS 오프 스테이트 스트레스 저하에 의한 상기 문턱전압 Vth의 이동이 pMOS 네거티브 바이어스 온도 불안정(NBTI)에 의한 상기 Vth의 이동보다 상당히 작을 수 있다. 예를 들어, 65 nm까지 떨어진 앞선 기술의 노드들에서 nMOS의 상기 드래인 완화 행동 및 상기 OSS 저하 메커니즘이 Lee 등에 의해 IEEE Electron Device Letters 32(7), p. 856 에서 기술되었다.
상기 OSS는 이전에는 고유전율(high-κ) 금속 게이트(HKMG) 기술을 위해 상세히 분석되지 않았을 수도 있다. 놀랍게도, 하기에 서술될 실험들 및 이론적 고찰들은 상기 OSS가 표준의 실리콘 산화 FET들과 비교 시 정성적으로 및 정량적으로 HKMG FET들에서 차이가 있다는 것을 드러낸다. 특히, 상기 OSS 저하는 전통적인 폴리 실리콘 기술에서는 다른 저하 효과들에 비해 작거나 무시해도 될 정도일 수 있으나, 고유전율 금속 게이트FET들에서의 상기 OSS 효과는 저하의 상당한 요인을 형성할 수 있다는 것이 관찰되었다. 비록 이 문제가 종래의 기술에서 인지되지 않았을 수도 있지만, OSS 저하는 많은 양의 생산, 예를 들어 DRAM 모듈들, 재설정가능 반도체들(FPGA), 시스템 온 칩(SoC) 장치들, NAND 또는 NOR 같은 플래시 메모리 모듈들 등에서 HKMG 기술의 구현을 하는 데 있어서 결정적인 이슈가 될 수도 있다.
따라서, 본원의 사상적 목적은 전계효과 트랜지스터 장치들에서 오프 스테이트 스트레스의 상기 해로운 영향을 개선하는 방법 및 수단을 제공하는 것이다.
상기 목적은 본원의 일실시예에 따른 방법 및 장치에 의해 달성될 수 있다.
첫 번째 측면으로, 본원은 오프 스테이트 스트레스에 의한 전계 효과 트랜지스터의 문턱전압 레벨의 변화를 적어도 일부분 보상하는 방법을 제공한다. 상기 방법은 기준 문턱전압 레벨에 대한 상기 전계 효과 트랜지스터의 문턱전압의 레벨의 변화를 지시하는 신호를 결정하는 단계 및 상기 전계 효과 트랜지스터에 대한 복원 신호를 인가하는 단계를 포함하며, 상기 복원신호는 상기 문턱전압의 레벨변화에 대한 반대 부호를 지닌 방향으로 상기 전계효과 트랜지스터의 상기 문턱전압의 레벨이 이동하도록 조정되며, 상기 복원신호의 적용은 문턱전압의 레벨변화를 지시하는 상기 신호를 고려한다.
본원의 일실시예에 따른 방법으로, 상기 문턱전압의 변화를 지시하는 상기 신호를 결정하는 단계가, 상기 문턱 전압이 상기 기준 문턱전압의 레벨에 대해 적어도 미리 정해진 양만큼 반대방향으로 이동했는지의 여부를 지시하는 불린 지시 값을 결정하는 단계를 포함할 수도 있다. 불린 지시 값이 참이라면, 상기 복원 신호를 인가하는 단계에 의해, 상기 복원신호를 인가하는 상기 단계가 상기 문턱전압의 변화를 지시하는 상기 신호를 고려할 수도 있다.
본원의 일실시예에 따른 방법으로, 상기 문턱전압의 레벨변화를 지시하는 상기 신호가 미리 결정된 허용 오차 내의 상기 문턱전압의 레벨변화를 지시할 때까지, 상기 문턱전압의 변화를 지시하는 상기 신호를 결정하는 단계 및 상기 전계효과 트렌지스터에 상기 복원 신호를 인가하는 상기 단계가 반복될 수도 있다.
본원의 일실시예로, 상기 전계효과 트랜지스터의 게이트 단자가 상기 전계효과 트렌지스터의 드래인 단자보다 높은 전압 및 상기 전계효과 트렌지스터의 소스 단자보다 높은 전압에 연결되도록, 상기 복원 신호를 인가하는 단계는 적어도 하나의 전압 펄스를 상기 전계효과 트렌지스터에 인가하는 단계를 포함할 수도 있다. 예를 들어, 상기 게이트 단자와 상기 소스 단자 사이의 상기 전압은 상기 전계효과 트렌지스터의 상기 게이트 단자와 상기 드래인 단자 사이의 상기 전압과 같을 수도 있다.
적어도 하나의 전압 펄스를 인가하는 단계는 상기 게이트 단자와 상기 드래인 단자 사이의 전압이 상기 게이트 단자와 상기 소스 단자 사이의 전압보다 크도록 적어도 하나의 전압 펄스를 상기 전계효과 트렌지스터에 인가하는 단계를 포함할 수도 있다. 본원의 일실시예에서, 상기 게이트 단자와 상기 드래인 단자 사이의 전압차가 상기 게이트 단자와 상기 소스 단자 사이의 전압차보다 커지도록 적어도 하나의 전압 펄스를 상기 전계효과 트랜지스터에 인가하는 단계가 상기 기준 문턱전압의 레벨에 대한 상기 전계효과 트랜지스터의 문턱전압의 레벨변화를 지시하는 상기 신호를 고려하며 소스 바이어스 전압 및 드래인 바이어스 전압을 계산하는 단계를 포함할 수도 있다.
본원의 일실시예에 따른 방법에서, 상기 적어도 하나의 전압 펄스를 인가하는 단계는 미리 정해진 지속시간 및 미리 정해진 양의 전압 레벨을 갖춘 상기 적어도 하나의 전압 펄스를 상기 게이트 단자에 인가하며, 동시에 상기 전계효과 트랜지스터의 바디, 상기 소스 단자 및 상기 드래인 단자가 전기적으로 접지되는 단계를 포함할 수도 있다.
더 나아가, 본원의 일실시예에 따른 방법은 상기 문턱전압의 레벨변화를 지시하는 상기 신호를 결정하는 이전의 단계 이후에 미리 결정된 횟수 이상의 동작들이 상기 전계효과 트랜지스터에서 수행되면 상기 문턱전압의 레벨변화를 지시하는 상기 신호를 결정하는 단계 및 상기 복원 신호를 인가하는 상기 단계가 자동으로 시작(initiating)되는 단계를 포함할 수도 있다.
본원의 일실시예에 따른 방법에서, 상기 기준 문턱전압의 레벨에 대한 상기 문턱전압의 레벨변화를 지시하는 상기 신호를 결정하는 단계가 상기 문턱전압의 레벨을 기준 전계효과 트랜지스터의 문턱전압의 레벨로 결정하는 단계를 포함할 수도 있다.
두 번째 측면으로, 본원은 오프 스테이트 스트레스 저하에 의한 전계효과 트랜지스터의 문턱전압의 레벨 변화를 적어도 일부분 보상할 수 있는 집적회로소자를 제공하고, 상기 집적회로소자는 기준 문턱전압의 레벨에 대한 상기 전계효과 트랜지스터 문턱전압의 레벨변화를 지시하는 신호를 결정하는 탐지 수단, 및 상기 전계효과 트랜지스터에 복원 신호를 인가하는 신호생성 수단을 포함하고, 상기 신호생성 수단이 상기 전계효과 트랜지스터에 복원 신호를 공급하여 상기 전계효과 트랜지스터의 상기 문턱전압의 레벨이 상기 문턱전압의 레벨변화에 대해 반대 부호를 지닌 방향으로 이동되도록 하며, 상기 신호 발생 수단이 상기 문턱전압의 레벨변화를 지시하는 상기 신호를 고려함으로써 상기 복원 신호를 인가한다.
세번째 측면으로는, 본원은 적어도 하나의 전계효과 트랜지스터 및 상기 적어도 하나의 전계효과 트랜지스터의 오프 스테이트 스트레스 저하에 의한 문턱전압의 레벨변화를 상기 두번째 측면의 실시예들에 따라 적어도 일부분 보상하는 집적회로소자를 포함하는 집적 반도체 장치를 제시한다.
본 발병의 실시예들에 따른 집적 소자 장치에서, 상기 적어도 하나의 전계효과 트랜지스터가 N채널 및/또는 P채널의 금속산화 반도체 전계효과 트랜지스터(metal-oxide semiconductor field-effect transistor)를 포함한다. 본원의 실시예들에서, 상기 전계효과 트랜지스터가 고유전율(high-κ) 게이트 절연체 및 금속 게이트를 포함한다. 상기 적어도 하나의 전계효과 트랜지스터가 2.0 nm 이하의 전기적 등가 산화층 두께(EOT)를 지닌 게이트 스택(gate stack)을 포함할 수도 있다. 상기 게이트 스택은 0.5 nm 이상의 두께를 지닌 SiO2/SiON 층 또는 1nm 이상의 두께를 지닌 고유전율 절연체 층, 예를 들어 상기 게이트 스택은 1nm의 두께를 지닌 SiO2/SiON 층 및 2nm 이상의 두께를 지닌 고유전율 절연체 층을 지닐 수 있다. 상기 게이트 스택은 2 nm에서 15 nm의 범위의 두께, 예를 들어 5 nm에서 15 nm를 지닌 SiO2/SiON층 및 4nm의 두께를 지닌 고유전율 절연체 층을 포함할 수도 있다.
본원의 실시예들에 따른 집적 반도체 장치는 메모리 모듈, FPGA 또는 시스템 온 칩 장치일 수도 있다.
본원의 실시예들에 따른 바람직한 점은 트랜지스터 장치의 안정성 및 긴 수명을 획득할 수 있다는 점이다.
본원의 실시예들에 따른 바람직한 점은 고유전율/금속 게이트(HKMG)에서 오프 스테이트 스트레스의 상기 해로운 효과가 개선될 수 있다는 점이다.
본원의 자세한 우선적인 측면들이 하기 독립항 및 종속항에 전개되었다. 상기 종속항의 특징은 단순히 상기 청구항들에 명시적으로 전개된 것 외에 적절히 상기 독립항의 특징과 결합될 수 있으며, 다른 종속항들과도 결합될 수 있다.
본원의 상기 측면들 및 다른 측면들은 하기 기술되는 실시예들을 참조하여 명확해지거나 설명될 수 있다.
도 1은 본원의 실시예들에 따른 방법의 흐름도를 도시한다.
도 2는 본원의 실시예들에 따른 방법의 첫번째 예시적인 흐름도를 도시한다.
도 3는 본원의 실시예들에 따른 방법의 두번째 예시적인 흐름도를 도시한다.
도 4는 본원의 실시예들에서 쓰이는 복원 신호의 첫번째 예시적인 펄스 시퀀스를 도시한다.
도 5는 본원의 실시예들에서 쓰이는 복원 신호의 두번째 예시적인 펄스 시퀀스를 도시한다.
도 6은 본원의 실시예들에 따른 집적회로 소자를 도시한다.
도 7은 본원의 실시예들에 따른 집적 반도체 소자를 도시한다.
도 8은 종래 기술에서 알려진 바처럼 상기 장치 상에서 상기 오프 스테이트 스트레스의 효과를 시연하기 위해 (스트레스 바이어스 VD=3.0V, VG=0V, VS=VB=0V를 적용한) OSS 조건 하에서 스트레스 상황에 놓인 폴리-SiON의 스트레스 조건을 증가시키면서 VD=1.0V에서 측정한 ID vs VG 곡선을 도시한다.
도 9는 본원의 실시예들의 원리 시연을 위한 상기 장치에서 상기 오프 스테이트 스트레스의 효과를 시연하기 위한 OFF 조건 하에서 스트레스 상황에 놓인 HKMG 장치에서 VD=1.0V에서 측정된 ID vs. VG 곡선을 도시한다.
도 10은 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 ΔVth에 따른 저하 vs. 스트레스 시간의 측정을 도시한다.
도 11은 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 전달특성에 따른 저하 vs. 스트레스 시간의 측정을 도시한다. OSS는 상기 전계효과 트랜지스터 채널, 예를 들어 소스와 드래인 사이 등에서의 캐리어 이동성의 변화를 야기한다. 이런 캐리어 이동성의 변화는 측정 로컬 구동 포인트의 gm 또는 트랜스컨덕턴스를 측정함으로써 관찰 될 수 있다.
도 12는 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 서브쓰레숄드(sub-threshold) 곡선에서의 저하 vs. 스트레스 시간의 평가를 도시한다.
도 13은 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 IOFF 에 따른 저하 vs.스트레스 타임의 평가를 도시한다.
도 14는 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 T=125℃ 및 VD =2.75V 에서 스트레스 후의 완화 거동(relaxation behaviour)을 도시한다.
도 15는 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 오프 스테이트 스트레스 중에 충돌 이온화 전류의 TCAD 시뮬레이션을 도시한다.
도 16는 본원의 실시예들의 원리 시연을 위한 HKMG 장치에서 오프 스테이트 스트레스 중에 정공 전류(holes current)의 TCAD 시뮬레이션을 도시한다.
도 17은 본원의 실시예들에 따른 VthF 수정 이후에 초기 조건과 스트레스 시 조건에서 NMOS HKMG FET의 ID vs. VG 곡선을 도시한다.
도 18은 본원의 실시예들의 원리 시연을 위한 VD=1V OSS 조건에서 NMOS HKMG FET 장치의 상기 충돌 이온화 전류의 시뮬레이션을 도시한다.
도 19는 본원의 실시예들의 원리 시연을 위한 VD=2V OSS조건에서 NMOS HKMG FET의 상기 충돌 이온화 전류의 시뮬레이션을 도시한다.
도 20은 본원의 실시예들의 원리 시연을 위한 VD=3V OSS조건에서 NMOS HKMG FET의 상기 충돌 이온화 전류의 시뮬레이션을 도시한다.
도 21은 본원의 실시예들의 원리 시연을 위해 접지된 소스 조건하의 OSS에서 드래인 전압에 대한 상기 소스 전류, 드래인 전류, 게이트 전류 및 벌크 전류의 절대값을 도시한다.
도 22는 본원의 실시예들의 원리 시연을 위해 부동 소스 조건하의 OSS에서 상기 드래인 전압에 대한 상기 드래인 전류, 게이트 전류 및 벌크 전류의 절대값을 도시한다.
상기 도면들은 단지 기법에 지나지 않으며 비제한적이다. 상기 도면들에서 상기 몇몇 요소들의 사이즈는 과장일 수도 있으며 명시적 목적을 위해 과장되었을 수도 있으며 비율에 맞춰 그려지지 않았을 수도 있다.
청구항들의 어떠한 참조 부호도 범위를 제한하는 것으로 해석되어서는 안된다.
다른 도면에서의 같은 참조 부호는 동일하거나 비슷한 요소들로 참조된다.
본원은 상세한 실시예들과 특정한 도면들에 참조해 기술될 것이지만 본원은 상기 실시예들과 도면들에 제한되지 않고, 오직 청구항에만 의한 것이다. 상기 기술된 도면들은 단지 기법에 지나지 않으며 비제한적이다. 상기 도면들에서, 몇몇 요소들의 사이즈는 명시적 목적을 위해 과장되었을 수도 있으며 비율에 맞춰 그려지지 않았을 수도 있다. 상기 크기들 및 상대적인 크기들은 사실상의 본원의 완성들과 대응되지 않는다.
본 기술 및 청구항들에서 제1, 제2 와 같은 용어들은 비슷한 요소들 사이에서의 구별에 사용되고 순서를 기술하는데 필요하지 않고 일시적이거나, 공간적이거나, 순위에 관한 것이나, 임의의 다른 방법으로도 사용될 수 있다. 이렇게 사용된 상기 용어들은 적당한 상황들 하에서 교환 가능하고, 하기 기술된 본원의 실시예들은 하기에 기술되거나 보여진 것들 외의 시퀀스에서 구동 가능하다.
또한, 본 기술 및 청구항들에서 상부, 하부, 위, 아래와 같은 용어들은 기술적 목적(descriptive purposes)을 위해 쓰였고 상대적인 위치를 기술하는데 필수적인 것은 아니다. 이렇게 사용된 상기 용어들은 적당한 상황들 하에서 교환 가능하고, 하기 기술된 본원의 실시예들은 하기에 기술되거나 보여진 것들 외의 방향에서 구동 가능하다.
하기 청구항들에 사용되는 "포함하는"이란 용어는 후술되는 수단들에 제한되는 것으로 해석되어선 안되고, 상기 용어는 다른 요소들 및 단계들도 배제하지 않는다. 따라서 상기 기술한 특징들, 정수들, 단계들 또는 요소들이 언급된 것처럼 존재를 명시하는 것으로 해석되어야 하고, 적어도 하나의 다른 특징들, 정수들, 단계 혹은 요소들, 혹은 이들의 그룹의 존재가 배제되는 것은 아니다. 따라서, "A 및 B 수단을 포함하는 장치"라는 표현의 범위는 A 및 B의 요소로만 구성된 장치들에만 제한된 것이 아니다. 상기 표현은 본원에 관해서, 단지 상기 장치와 관련이 있는 요소들이 A 및 B 라는 의미이다.
본 상세한 설명 전체에서 "하나의 실시예" 또는 "실시예" 라는 표현은 상기 실시예와 연결되어 서술된 특정 특징, 구조 혹은 특성이 본원의 적어도 하나의 실시예에 포함되었다는 의미이다. 따라서, 본 상세한 설명 전체의 다양한 곳에서 "일실시예에서" 혹은 "실시예에서" 라는 문구의 등장은 항상 같은 실시예를 언급하는 것은 아니지만 그럴 가능성도 있다. 더 나아가, 본원이 속한 분야의 보통의 기술들에서 나타나는 것처럼, 상기 특정 특징들, 구조들 혹은 특성들은 임의의 적합한 방법으로 결합될 수도 있다.
마찬가지로 본원의 명시적인 실시예들의 기술에 있어서, 적어도 하나의 다양한 발명적인 측면들의 이해를 개시하고 지원하는 것의 능률화 목적으로 본원의 다양한 특징들이 때론 하나의 실시예, 도, 혹은 이들의 기술로 묶일 수 있다는 것을 인정해야 한다. 그러나 이러한 개시된 방법들은 상기 청구된 발명이 각각의 항들에서 명시적으로 나열된 것보다 더 많은 기능들을 요구하는 의도를 반영한 것으로 해석되어서는 안 된다. 오히려, 후술되는 청구항들에서 반영하듯이, 발명적인 측면들은 앞서 개시된 단일 실시예들의 모든 기능들보다 더 적은 범위에 존재한다. 따라서, 상세한 설명 다음의 상기 청구항들은 명확히 상세한 설명으로 포함되고, 각각의 청구항들이 본원의 분리된 실시예로서 스스로 정립된다.
더 나아가, 본서에 기술된 몇몇 실시예들은 다른 실시예들에 포함되거나 그렇지 않은 다른 특징들을 포함하기는 하지만, 다양한 실시예들의 특징들의 조합들은 본원의 범위 내에 있는 것으로 의도되고, 당업자에 의해 이해되는 것처럼 다양한 실시예들을 형성한다. 예를 들어, 후술되는 청구항들에서, 임의의 청구된 실시예들은 임의의 조합으로 사용될 수 있다.
본서의 상세한 설명에서, 구체적인 수치의 세부사항들이 전개된다. 그러나, 본원의 실시예들은 이러한 구체적인 세부사항들 없이 실시될 수도 있다는 것이 이해되어야 한다. 또한, 잘 알려진 방법들, 구조들 및 기술들은 본원의 이해를 모호하게 하지 않으려고 상세하게 도시되지 않았다.
비전도성 스트레스(Non Conductive Stress (NCS))로도 불리는 상기 오프 스테이트 스트레스(OSS)는 N채널 및 P채널 금속산화 반도체 전계효과 트랜지스터(FETs) 모두에서 일어나는 저하 현상이다. 비록 상기 OSS저하 현상이 폴리 SiO2 게이트 스택을 포함하는 FET 구조들에서 발견되어 왔지만, 상기 OSS는 상기 FET 구조들에서 저하의 주요한 원인으로 나타나지는 않는다.
그러나, 하기 제시된 실험적 결과들에서는 더 나아가 고유전율/금속 게이트(HKMG) FET, 예를 들어 고유전율 κ 및 금속 게이트를 지닌 게이트 절연체를 포함한 전계효과 트랜지스터 구조 등에서 OSS는 저하의 중요한 인자로 제시될 수 있다. 이는 HKMG 회로망이 예를 들어 DRAM 장비 등과 결합한 제품에 이용될 경우 중요한 문제가 될 수도 있다.
상기 오프 스테이트 스트레스(OSS)는 포지티브 바이어스 온도 불안정(positive bias temperature instability(PBTI)) 및 핫캐리어 인젝션(hot carrier injection (HCI))과는 명확하게 다른 현상이다. nMOS장치에서, 전자의 핫캐리어 인젝션은 높은 게이트 전압 및 높은 드래인 전압에서 생긴다. 이는 대체적으로 전체 채널에서의 핫캐리어 인젝션 때문에 문턱 전압의 양의 방향의 이동을 야기한다. 반면에, PBTI 는 높은 게이트 전압, 대체적으로 제로(zero)의 드래인 전압에서 생긴다. 이는 양의 문턱전압이동을 야기하며, 냉전자들(cold electrons)에 의해 야기된다. OSS는 대체적으로 제로의 게이트 전압 및 높은 드래인 전압에서 생긴고, 음의 방향으로 문턱전압이동을 야기한다. 이는 핫 홀 인젝션(hot hole injection)에 의해 유발되며, 이는 채널에서 비균일하게 생길 수 있다. 특히, 하기에 더 기술되겠지만, 채널에서 OSS에 의한 상기 결함은 놀라울 정도로 드래인과 가까이 더 분명하게 존재하고 있다.
보통의 구동조건들에서는 OSS에 의해 특정 장치들이 저하될 수 있으므로, 이런 해로운 영향에 대한 가능한 해결책, 예를 들어 본원의 실시예들로 제시된 전체 회로 기능의 복원 등이 상기 문제를 해결하기 위한 설계상 해결책의 부재에선 바림직할 수도 있다.
오프 스테이트 스트레스(OSS)에 의한 저하 후 장치에서 적어도 일부분의 기능성 복원을 위해, 본원의 일실시예로 방법 및/또는 회로를 제시할 수도 있다. 특히 OSS 저하와 관련된 상기 문턱전압 Vth 의 이동, 예를 들어 음의 이동은 예컨대 본원의 실시예에 의한 보상받는 방법 등으로 적어도 일부분 다시 평형상태로 돌아올 수 있다.
본원의 첫 번째 측면은 오프 스테이트 스트레스 저하에 영향을 받은 전계 효과 트랜지스터, 특히 예를 들어 특히 평면 FET, FinFET, 혹은 수직 FET와 같은 고유전율 금속 게이트 전계 효과 트랜지스터 등의 문턱전압의 변화를 적어도 일부분 보상하는 방법에 관한 것이다. 이 방법은 기준 문턱전압 레벨에 대한 상기 전계 효과 트랜지스터의 문턱전압의 레벨의 변화를 지시하는 신호의 결정을 포함한다. 더 나아가, 이 방법은 상기 전계 효과 트랜지스터에 복원 신호의 적용을 포함하고 있으며, 상기 복원신호는 상기 문턱전압의 레벨변화에 대한 반대 부호를 지닌 방향으로 상기 전계효과 트랜지스터의 상기 문턱전압의 레벨을 이동시킨다. 더 나아가, 상기 복원 신호의 적용 단계는 상기 문턱전압의 레벨변화를 지시하는 신호를 고려한다.
도 1을 참조하면, 본원의 첫 번째 측면의 실시예들에 따른 명시적인 방법(10)이 나타나 있다. 이 방법(10)은 전계효과 트랜지스터의 오프 스테이트 스트레스 저하에 의한 문턱전압의 레벨변화를 적어도 일부분 보상하거나 적어도 일부분 수정하는, 예를 들어 대체적으로 완벽하거나 아주 완벽하게 보상하거나 수정하도록 만들어졌다. 대체적으로 완벽한 보상 혹은 수정은 보상되거나 수정된 문턱 전압의 레벨이 OSS저하 이전의 원래의 문턱 전압 레벨에서 10%이하, 예를 들면 5%이하, 2%이하, 1%이하의 편차를 갖는 것을 의미한다. 상기 전계 효과 트랜지스터는 금속 산화 반도체 전계 효과 트랜지스터(MOSFET), 예를 들어 N채널 MOSFET 혹은 P채널 MOSFET, FinFET, 수직 전계효과 트랜지스터, 평면 전계효과 트랜지스터 등일 수도 있다.
본원의 실시예들 및 예시들는 하기에 주로 N채널 MOSFET 전계 효과 트랜지스터에 연관되어 제시될 수도 있다. 그러나 당업자에겐 상기 실시예들 및 예시들이 응용가능한 가볍고 명백한 변화들을 허용하면 PMOS 장치들과도 동등하게 연관될 수도 있다는 것이 명백하다. 예를 들어, NMOS 장치는 전형적으로 예컨대 0 V 에서 1 V 사이 범위인 양의 문턱 전압을 지니고 있다. 이런 NMOS 장치에서 OSS의 영향은 VTH,stressed < VTH,unstressed 혹은 ΔVTH<0로 나타날 수도 있다. 반면에 PMOS 장치는 전형적으로 예컨대 1V 에서 -0.1V사이인 VTH,unstressed<0 이다. 따라서 PMOS 장치에서는 VTH,unstressed < VTH,stressed < 0 혹은 ΔVTH >0 이다.
따라서 OSS에 의한 영향 이후의 상기 문턱전압의 복원의 원리는 NMOS 장치들과 동일하게 PMOS 장치에도 적용하지만, 고려해야만 될 수도 있는 상기 PMOS 극성의 반대 부호는 적절해야 하고, 예를 들어PMOS의 경우에 게이트 소스 전압(VGS)보다 게이트 드래인 전압(VGD)이 더 크다는 사실을 참조하면 실제로 Abs(VGD) > Abs(VGS) 인 것으로 해석된다.
상기 전계효과 트랜지스터는 예컨대 Fin-FET, 수직 FET 혹은 수평 FET, 혹은 종래의 기술에서 알려진 바와 같이 다양한 MOSFET의 일반적인 임의의 구성으로 구현될 수도 있다. 특히, 상기 전계효과 트랜지스터는 고유전율 금속 게이트(HKMG) 전계효과 트랜지스터일 수도 있고, 예컨대 상기 전계효과 트랜지스터는 폴리 실리콘 게이트 요소 대신 금속 게이트 요소 및 고유전율 절연체, 예를 들어 실리콘 다이옥사이드와 비교했을 때 높은 유전상수 κ를 갖는 Al2O3, Ta2O5, HfO2, ZrO2, HfSiO, La2O3 및 LaAlO3 같은 물질 등을 포함할 수도 있다. 이 고유전율 절연체는 4.0 nm 이하, 예를 들어 2.3nm 등의 두께 또는 2.0 nm 이하, 예를 들어 1.0nm 등의 두께를 지닌 층에 특별히 제공될 수도 있다. 이런 HKMG FET는 2.0 nm 이하, 예를 들어 1.4 nm 등의 두께를 지닌 계면층(interfacial layer), 예를 들어 계면 실리콘 다이옥사이드(SiO2) 또한 포함할 수도 있다.
본원에 따른 상기 방법(10)은 상기 문턱전압의 레벨의 변화를 지시하는 신호를 결정(12)하는 단계의 시작, 예를 들면 자동적 시작(11) 등 및 복원 신호의 적용(15)을 포함할 수도 있다. 상기 자동 시작은 예컨대, 상기 문턱전압의 레벨의 변화를 지시하는 신호의 이전의 결정(12) 같은 이전의 주기 이후로 상기 전계효과 트랜지스터에서 미리 정해진 횟수 이상의 동작이 실행됐을 때 자동으로 시작하는 것 등일 수 있다.
상기 방법(10)은 기준 문턱전압의 레벨에 대한 상기 전계효과 트랜지스터 문턱전압의 레벨변화를 지시하는 신호의 결정(12)을 포함한다. 본원의 구체적인 실시예에서, 상기 신호의 결정(12)은 상기 기준 문턱 전압 레벨을 기준 전계효과 트랜지스터, 예를 들어 서브스트레이트(substrate)에서 상기 전계효과 트랜지스터에 가깝게 제공되며, 상기 전계효과 트랜지스터보다 OSS 저하에 덜 노출되었다고 알려지거나 가정할 수 있는 대체적으로 유사한 전계효과 트랜지스터 등의 문턱전압의 레벨로 결정하는 것을 포함할 수도 있다. 대안으로, 기준 문턱전압의 레벨에 대한 상기 전계효과 트랜지스터의 문턱 전압의 변화를 지시하는 신호의 결정(12)은 예컨대 장치의 복수의 상기 트랜지스터들의 저하되지 않은 문턱전압 레벨을 기준 전압 레벨들로 결정하는 것을 포함할 수도 있다. 예를 들어, 복수의 전계효과 트랜지스터들의 상기 기준 문턱 전압 레벨은 메모리와 같은 배열로 저장될 수도 있다. 따라서, 상기 신호의 결정(12)은 각각의 트랜지스터에서 저하 후에 각각의 기준 전압 및 각각의 현재 문턱 전압 레벨 사이의 변화량을 지시하는 신호를 결정하는 것을 포함할 수도 있다. 이 방법에선 트랜지스터의 불가피한 변동성이 고려되었다.
상기 문턱전압의 레벨변화를 지시하는 신호의 결정은 상기 문턱전압이 상기 기준 문턱전압의 레벨에 대해 미리 정해진 양 이상을 상기 반대 방향으로 이동했는지 여부를 지시하는 불린(Boolean) 지시 값의 결정을 포함할 수도 있다. 오프 스테이트 스트레스에 의한 저하가 저하의 다른 요소, 예를 들어 문턱전압 Vth 에서 무시하지 못할 정도의 음의 방향 이동 등과 쉽게 구별된다는 점은 본원의 바람직한 실시예이다.
상기 방법(10)은 상기 전계효과 트랜지스터에 대한 복원 신호의 적용(15) 또한 포함하며, 상기 복원 신호는 문턱전압의 레벨변화에 대해 반대 부호를 지닌 방향으로 상기 전계효과 트랜지스터의 문턱전압 Vth 을 이동시킨다.
더 나아가, 상기 복원신호의 적용(15)은 문턱전압의 레벨변화를 지시하는 신호를 고려한다. 예컨대, 상기 불린(Boolean) 지시 값이 양인 것처럼 상기 불린 지시 값이 참과 같다면, 이 복원신호의 적용은 상기 바이어스 전압을 적용(16) 함으로써 상기 문턱전압의 레벨변화를 지시하는 신호를 고려할 수도 있다.
더 나아가, 상기 문턱전압Vth의 레벨변화를 지시하는 신호의 결정(12) 단계 및 상기 전계효과 트랜지스터로의 상기 복원 신호 적용(15) 단계는 상기 문턱전압의 레벨변화를 지시하는 신호가 미리 정해진 허용한도 내에서 상기 문턱전압의 레벨변화를 가리킬 때까지, 예를 들어 불린 지시 값이 거짓과 같아질 때까지 반복(19)된다.
상기 복원신호의 적용(15)은 상기 전계효과 트랜지스터에 적어도 하나의 전압 펄스, 예를 들어 미리 정해진 지속시간 및 미리 정해진 양의 전압 레벨을 갖춘 전압 펄스 등을 적용(17)하는 것을 포함할 수도 있다. 예컨대 적어도 하나의 전압 펄스는 상기 게이트 단자에 적용될 수도 있고, 동시에 상기 전계효과 트랜지스터의 바디, 소스, 드래인 단자는 전기적으로 접지된다. 구현하기 쉬운 방법인 바디, 소스 및 드래인의 접지가 제공되는 동안 미리 정해진 지속시간 및 양의 전압을 게이트에 공급하는 것은 바람직한 실시예이다.
상기 전계효과 트랜지스터에 적어도 하나의 전압 펄스를 제공하는 것에서, 상기 전계효과 트랜지스터의 게이트 단자는 상기 전계효과 트랜지스터의 드래인 단자 및 상기 전계효과 트랜지스터의 소스 단자 모두보다 높은 전압과 연결될 수도 있다. 예를 들어, 복원신호의 적용(15)는 상기 드래인 단자의 전압 포텐셜보다 높은 전압 및 상기 소스 단자보다 높은 전압 포텐셜에 상기 게이트 단자를 연결함으로써 상기 전계효과 트랜지스터에 적어도 하나의 전압펄스를 적용(17)하는 것을 포함할 수도 있고, Vgate > Vdrain 및 Vgate > Vsource 를 예로 들 수 있다.
더 나아가, 적어도 하나의 전압펄스를 적용(17)하는 것은 상기 전계효과 트랜지스터에 적어도 하나의 전압 펄스를 적용하는 것을 포함하며, 예컨대 Vgate - Vdrain > Vgate - Vsource 처럼, 상기 전계효과 트랜지스터의 상기 게이트 단자와 상기 드래인 단자 사이의 전압은 상기 게이트 단자와 상기 소스 단자 사이의 전압보다 크다. 채널에서 드래인 가까운 곳의 결함들에 포획된 많은 전하들이 효율적으로 수정될 수 있다는 것은 본원의 실시예들중 바람직한 점이다.
예를 들어, 실시예들에 따른 방법(10)은 MOSFET 같은 특정한 전계효과 트랜지스터에서 OSS에 의한 저하가 음의 Vth 이동이 주어진 양에 도달했는 지 확인하도록 설계된 특정 전자 회로에 의해 수행될 수도 있다. 따라서 정의된 알람레벨에 도달하게 된다면, 상기 회로는 적절한 신호인 상기 복원신호를 생성하여 상기 음의 Vth 이동을 보정할 수도 있다. 따라서, 상기 음의 이동에 의한 OSS를 보상하기 위한 양의 Vth 이동은 초기 Vth 값이 대체적으로 복원될 때까지, 예를 들어 미리 정해진 허용범위가 될 때까지 적절한 복원 신호를 적용하는 조절 방식으로 획득될 수 있다.
상기 방법은 예컨대 상기 MOSFET의 주기적인 확인 혹은 특정 사용자 요구에 반응한 MOSFET의 확인을 포함할 수도 있다.
메모리 모듈 또는 FPGA와 같은 큰 시스템에서, 다수의 MOSFET들은 OSS 데미지를 확인 받거나 보상 받을 수도 있다. 비록 상기 큰 시스템의 모든 MOSFET들이 상기 스트레스에 의해 저하될 수도 있지만, 본원의 실시예에 따르면 오직 상기 시스템의 가장 중요한 경로들에 있는 MOSFET에게만 OSS의 보상 방법(10)을 적용하는 것이 가능하며 본원은 상기 실시예에 국한되지 않는다.
상기 복원 신호는 바이어스 조건들의 단일 세트, 예를 들어 미리 정해진 단일 펄스 등일 수도 있고, 더 나아가 하기에 기술되는 것처럼 더 복잡한 프로그래밍 펄스 시퀀스일 수도 있다.
상기 복원 신호의 디자인의 특정 측면들, 예를 들어 복잡한 펄스 시퀀스 속에서 상기 펄스들의 전압 레벨들, 펄스 지속시간 혹은 특성들간의 선형 혹은 비선형 관계들이 상기 전계효과 트랜지스터의 접합 인젝션 조건들 및 상기 게이트 스택의 특정한 구현 사항들에 의존할 수도 있다. 당업자는 본원의 실시예들에 따라 적합한 복원 신호를 정하는 법을 예컨대, 특정 타입 디바이스의, 혹은 큰 시스템에서 구현 시 특정 디바이스의 초기 보정을 수행함으로써 이해할 것이다.
본원에 따른 방법(10)의 다양한 예시적인 실시예들이 하기에 제시되어 본원의 개념을 나타낼 것이다. 뒤따르는 명시적인 실시예들은 구현하기 쉽고 간단한 것부터 복잡하고 특별히 효율적인 것까지 대략적으로 나열되었다. 회로에서 이런 방법으로 구현 시, 이 복잡성 트레이드 오프(trade-off)는 상기 회로의 복잡성에 영향을 미치고, 그에 따라 가격 및/또는 반도체 서브스트레이트 영역의 측면에서 가격 트레이드 오프 또한 나타낸다.
예를 들어 첫 번째 명시적인 실시예는 테스트 중인 장치, 예를 들어 상기 전계효과 트랜지스터 등에서 OSS에 의한 Vth 이동 확인을 수행할 수도 있다. 만약 알람 값이 검출되면 OSS에 대한 적어도 일부분의 보상이 획득되도록 하나의 단일 수정 펄스가 적용된다.
두 번째 명시적인 실시예는 테스트 중인 디바이스에서 OSS에 의한 Vth 이동을 확인할 수도 있고, 만약 알람 값이 검출되면, 초기 Vth이 (적어도 일부분) 복원될 때까지 일련의 펄스들이 적용될 것이다.
세 번째 명시적인 실시예는 테스트 중인 디바이스에서OSS에 의한 Vth 이동이 확인되고, 만약 알람값이 검출되면, 일련의 다양한 펄스들이 적용되고, 상기 바이어스 조건들은 상기 장치의 반응을 고려함으로써 각각의 펄스 혹은 펄스 그룹들이 조정된다.
도 2는 본원의 첫 번째 측면의 첫 번째 예시적인 실시예에 따른 방법(21)의 흐름도를 보여준다. 과정의 시작(24)부터 끝(25)까지의 구동은 다음의 단계대로 진행될 수도 있다: 첫 번째, 기준 Vth 값이 설정(26)되고, 상기 피시험 장치의 Vth가 판독(12)되고, 상기 복원신호가 상기 기준 값으로부터 미리 정해진 문턱 이상의 Vth 편차 조건의 테스트를 고려함으로써 적용(15)된다.
상기 과정 흐름의 시작(24)은 외부 입력, 예를 들어 사용자 명령 등에 의해 유발될 수도 있다. 대안으로, 상기 과정 흐름의 시작(24)은 내부 입력, 예를 들어 FET가 겪고 있는 OSS를 복원하고 상기 FET의 오작동을 방지하는 임의의 내부 발생 신호 등에 의해 충분히 자동으로 시작(11)될 수도 있다. 상기 내부 신호는 예를 들어 타임아웃(time-out)에 의존하거나 예를 들어 회로망에서 적어도 하나의 명령에 기반하여 수행되는 구동이 주어진 횟수에 도달했을 때의 실제 활동과 연관될 수 있다. 본원을 국한시키지 않는 실시예로서 메모리 블록이 주어진 횟수의 프로그래밍 및/또는 판독 구동을 수행했을 때, 오직 상기 내부 신호만이 상기 메모리 모듈에서 발생될 수 있다. 상기 기준Vth 값은 모든 장치에서 고정된 값, 예를 들어 넓은 범위의 디바이스에서 적절하게 동작하는 하드 와이어드 혹은 하드 코딩된 값 등으로 설정(26)될 수도 있다. 대안으로, 상기 기준 Vth 값은 장치의 타입에 따라 특정하게, 예를 들어 테스트 중인 전계효과 트랜지스터의 특정 타입에 따른 저장된 값일 수도 있다. 상기 기준 Vth 값은 특정 장치의 테스트를 위해 상기 초기 Vth, 예를 들어 전용 메모리 요소에 저장된 값 등과 비교될 수도 있다. 본원의 실시예들에서, 예컨대 메모리 요소는 시험 대상 전계효과 트랜지스터로 선택될 수 있는 다수의 전계효과 트랜지스터 중의 하나와 각각 대응되는 다수의 기준 Vth 값을 저장할 수도 있다. 또한 상기 기준 Vth 값은 유사하거나 대체로 동일한 새로운 기준 장치에서 구할 수도 있다. 예컨대 이런 기준 장치는 피시험 장치와 가까운 반도체 영역에 자리잡아서 바람직하게는 로컬 공정 변화들을 최소화할 수도 있다.
상기 조건의 테스트(16)는 미리 정해졌거나 적절한 오차범위를 고려하며 상기 피시험 장치의 문턱전압이 상기 기준 문턱전압보다 낮은지 여부를 결정할 수 있다. 만약 그렇지 않다면 상기 과정은 끝(25)일 수도 있다. 만약 상기 문턱전압이 기준 문턱전압 값보다 미리 정해진 범위보다 작다면, 상기 복원 신호(15)는 상기 장치에 적용된다. 상기 복원 신호는 상기 피시험 장치의 초기 문턱전압을 복원 혹은 적어도 일부분 복원하는 단일 펄스일 수도 있다. 상기 신호는 소스, 드래인 및 바디는 접지되어 있는 동안 상기 게이트에 적용 시간 및 전압이 미리 정해진 값일 수도 있는 양의 바이어스를 적용함으로써 공급 받을 수도 있다.
도 3은 본원의 첫 번째 측면에 따른 두 번째 명시적인 실시예에 따라 다소 복잡할 수도 있는 방법(22)의 흐름도를 보여준다. 상기 방법(22)은 상기 방법(21)과 유사하지만, 추가의 루프(19)를 포함한다. n-1 번째 복원 단계 후에 상기 DUT 의 문턱전압이 상기 기준 문턱전압보다 높거나 미리 정해진 오차범위 내에 있다면, 상기 과정은 끝(25)일 것이다. 만약 그렇지 않다면, n 번째 복원 단계에서 추가의 복원 신호가 적용된다.
도 4에서 상기 두 번째 명시적인 실시예에 따른 복원 펄스 시퀀스를 보여준다. 상기 명시적인 시퀀스에서 상기 게이트 바이어스 전압(VG)이 연속의 펄스 그룹 각각에서 상승하고 있다. 더 나아가 상기 드래인 바이어스 전압(VD)은 펄스 그룹들 안에서 각각의 펄스가 상승하고 있지만, 각각의 펄스 그룹들에서 낮은 바이어스로 새로 시작하고 있다. 상기 소스 전압(VS)은 상기 VD를 따르지만, 낮은 강도에서는 예를 들어 각각의 펄스에서 VS=aVD 이며, 상기 a 는 엄밀하게 1보다 작은 미리 정해진 양의 비율 상수이다.
상기 펄스들의 예시적인 값들은 하기 테이블에 작성될 수 있다. 그러나 적절한 값들은 특정 기기 특성들에 영향을 받을 수도 있다는 것을 유념해야 하며, 이는 당업자에겐 당연할 것이다. 그런 적절한 값들은 보통의 실험, 예를 들어 상기 현 명시적인 값들의 리스케일링 등에 의해 얻어질 수도 있다.
하기 주어진 예시 값들은 하기 기술되는 층들을 포함한 실험적인 게이트 스택의 것이다:
- 화학적 산화(chemical oxide), 오존화 산화(ozonated oxide), 열산화(thermal oxide)를 포함한 및/또는 화학 산화로부터의 자외선 오존(UVO) 산화 방식에 의해 형성된, 예를 들어 1.2 nm 두께의 SiO2 계면층처럼 저전압에 적용하는 0.5 nm 에서 2.0 nm 사이의 범위를 가진 SiO2/SiON 계면층, 혹은 고전압에 적용하는 2 nm 에서 15 nm 사이의 범위를 가진 계면층;
- 1 nm 에서 3 nm 사이의 범위, 예를 들어 2 nm 등의 두께를 가진 HfO2 기반 유전과 같은, 혹은 HfSiOx, ZrO2, Al2O3, Ta2O5, HfO2, ZrO2, HfSiO, La2O3, LaAlO3 와도 같이 다른 고유전율 유전에 기초한 고유전율 유전 물질층;
- 2 nm 에서 10 nm 사이, 예를 들어 5 nm 등의 범위를 가지고, 한 층 이상의 TiN 및/또는 TaN 을 포함하고, 예컨대 PVD 혹은 ALD 에 의해 증착된 메탈 게이트; 대안으로 문턱전압 조절 물질들, 예를 들어 La 도핑된, Mg 도핑된, Dy 도핑된 NMOS 혹은 Al/Al2O3 도핑된 PMOS 등 또한 사용될 수 있다;
- 게이트 퍼스트 어프로치 내에서 100 nm 두께의 폴리 SiO2 는 덮개층으로 제공될 수도 있다, 혹은 게이트 라스트 어프로치 내에서 W 와 같은 파일링 메탈(filing metal)이 덮개층으로 제공될 수 있다,
- 또한 예를 들어 동작 장치를 얻기 위한 NiPtSi 와도 같은 10 nm 두께의 실리사이드 (그러나, 본원을 위한 요구사항 측면에서는 특별히 필요하지는 않다).
상기와 같은 설정을 위한 적합한 펄스들은 다음과 같다:
VGP1=1.0V VGP2=1.2V VGP3=1.4V
VDP(1,1)=-0.4V VDP(1,2)=-0.6V VDP(1,3)=-0.8V
VDP(2,1)=-0.6V VDP(2,2)=-0.8V VDP(2,3)=-1.0V
VDP(3,1)=-0.8V VDP(3,2)=-1.0V VDP(3,3)=-1.2V
VSP(1,1)=0.0V VSP(1,2)=-0.1V VSP(1,3)=-0.2V
VSP(2,1)=0.0V VSP(2,2)=-0.1V VSP(2,3)=-0.2V
VSP(3,1)=0.0V VSP(3,2)=-0.1V VSP(3,3)=-0.2V
더 나아가 상기 시간 간격들 t1, t2, t3는 100 ms 내일 수 있다. 문턱전압의 판독을 위해, 검출 전압 VGREAD=0.1V이 적용될 수 있다, 혹은 VGREAD는 0.05 V 와 0.15 V 사이에서 가변적일 수도 있다. 상기 드래인 판독 전압은 예를 들어 0.05V 일 수 있다. 상기 두 번째 명시적인 실시예에 따른 상기 시퀀스는 증가형 선형 접근으로 특징지어질 수 있다.
본원의 상기 첫 번째 측면의 세 번째 명시적인 실시예에 따른 방법이 도 2의 흐름도에 의해 다시 나타날 수 있지만, 상기 명시적인 실시예에서, 상기 복원 신호는 복원 펄스들의 복잡한 시퀀스를 포함할 수도 있다. 여기서 상기 피시험 장치의 초기 문턱접압을 실질적으로 복원하기 위해 더 확실한 바이어스 조건이 적용될 수도 있다. 상기 시퀀스에서, 게이트와 드래인 사이의 전기장은 점점 증가하고, 동시에 게이트 소스와 게이트 바디 사이의 상기 전기장은 낮은 값만큼 증가한다. 상기 피시험장치의 현 문턱전압과 상기 기준값의 비교는 상기 불일치가 적절하게 감소될 때까지 다양한 단계들에 의해 수행된다.
상기 세 번째 명시적인 실시예에 의한 복원 펄스들의 시퀀스가 도 5에서 보여진다. 도 4에서 보여진 것처럼, 상기 명시적인 시퀀스에서 상기 게이트 바이어스 전압은 펄스들의 연속적인 그룹 각각을 증가 시킨다. 더 나아가, 상기 드래인 바이어스 전압 VD는 또한 펄스들의 그룹에서 각각의 펄스를 증가시키고, 또한 펄스들의 그룹 각각에서 낮은 바이어스로부터 다시 시작한다. 더 나아가 비록 더 낮은 강도이지만 상기 소스 전압 VS 또한 상기 VD를 따른다. 그러나 상기 세 번째 명시적인 방법 실시예를 위한 펄스들의 시퀀스는 가장 최근에 얻은 문턱전압 판독에 기초하여 VS 와 VD 모두 상기 조정되는 적응 알고리즘에 기초할 수도 있다. VD에 적용되는 상기 바이어스는 간단하게 단순한 선형 증가에 의해 이전의 VD 바이어스 전압에 의존하지 않는다.
상기 적응 알고리즘은 상기 적용된 바이어스에 대한 상기 문턱전압 이동의 응답함수를 고려할 수도 있다. 따라서, 함수 종속성(functional dependency) ΔVth=f(VG,VS,VD,VB) 은 이론적 응답 모델로부터 계산되거나 경험적 혹은 반경험적으로 정해질 수도 있다. 예를 들어, 응답 모델 ΔVth=f(VG,VS,VD,VB)은 시퀀스의 첫 번째 펄스들을 이용하여 추정될 수도 있고, 예를 들어 보간법(interpolation)에 의하거나 분석 모델의 적어도 하나의 자유 파라미터를 맞춤으로써 정해질 수도 있다. 따라서, 상기 수학적 모델은 피시험장치를 수정하기 위해 최적화된 바이어스 값들을 조합하는 데 사용될 수도 있다. 더 나아가 상기 최적화된 시퀀스는 시간, 전력 소비, 열 손실 혹은 다른 고려사항들을 고려함으로써 정해질 수도 있다. 상기 최적의 조합은 별개의 감지, 예를 들어 특정 기준에서 최고의 선택, 예를 들어 시간 및/또는 전력 효율 등에서 최적일 수도 있고, 복수의 후보 펄스들 혹은 펄스 시퀀스들, 혹은 연속된 감지, 예를 들어 전압 레벨들 및 펄스 지속시간들과 같은 값 혹은 일련의 값들이 선택될 수도 있고, 특정 기준에서 가장 좋은 선택으로 범위에서 선택될 수도 있다. 또한 상기 최적화된 조합은 반드시 최대 효율을 얻게 해주는 파라미터들의 최적화 없이 적어도 하나의 요구사항 기준을 충족시키기 위해 예를 들어, 문턱전압을 가능한 타임슬롯 내에서 특정한 허용오차 영역으로 복원시키는 것처럼 선택된 감지에서 최적화될 수도 있다.
예를 들어, 시퀀스에서 첫 번째 펄스들을 사용한 추정은 세 개의 적용된 바이어스들과 함께 시작할 수도 있다:
VGP1=1.0V VDP(1,1)=-0.1 VSP(1,1)=0
VGP1=1.0V VDP(2,1)=-0.2 VSP(2,1)=0
VGP1=1.0V VDP(3,1)=-0.4 VSP(3,1)= VDP(3,1)/2
각각의 펄스 후에 상기 문턱전압의 판독을 이용함으로써, f(VG,VS,VD,VB)의 초기 근사치가 f(1.0V,-0.2<VS<0,-0.4<VD<-0.1,0)로, 예를 들어 선형 보간 모델(linear interpolation model) 등으로 얻어질 수 있다.
다음으로, 예를 들어, f(VG=1.2V, x,y,0) = b 를 가정한 VGP2=1.2V, VDP(1,2) =-0.5V 등의 또 다른 VG 및 VDP가 적용될 수도 있다. 증배율 b 는 VG=1.2V에서의 함수 f를 특징짓기 위해 정해질 수 있다.
그리고 두 개의 다른 펄스들이 적용될 수 있다, 예를 들어
VGP2=1.2V VDP(2,2)=-0.7V VSP(2,2)= VDP(2,2)/2
그리고
VDP(3,2)=-1.0V VSP(3,2)=VSP(3,2)/2
대안으로, VDP의 증가 대신에 VG 가 증가될 수도 있다. VG의 즉각적인 증가 여부를 결정하는 가능한 기준은 상기 요구되는 복원이 더 큰 지 및 상기 복원 과정이 더 느린지의 여부일 수도 있다. 대조적으로, 만약 상기 복원이 이미 충분히 빠르다면, VG의 증가는 피할 수 있다. 상기와 같은 과정에서, 더 크고, 더 느리고, 충분이 빠른 이란 용어는 당업자에게 이해될 것처럼 상기 특정 피시험 장치 및 구동의 요구사항들의 성질에 의해 결정되는 상대적인 용어이다. 더 나아가, 당업자에게 명백하듯이, 많은 수의 펄스들은 VG의 적정 증가를 결정하기 전에 적용될 수 있다, 예를 들어 여섯 개의 VDP 펄스들은 VG의 증가의 효과가 나타나기 전에 적용될 수 있다.
펄스들의 값의 예시가 하기와 같은 테이블에 제시되어 있다. 그러나 당업자에게는 명백하듯이 특정 장치 특성들에 의해 적절한 값들이 영향을 받을 수도 있다. 하기 값들에 대한 설정은 상기 도 4에 관한 것처럼 적합하다.
VGP1=1.0V VGP2=1.2V VGP3=1.4V
VDP(1,1)=-0.1V VDP(1,2)=-0.5V VDP(1,3)=-0.6V
VDP(2,1)=-0.2V VDP(2,2)=-0.7V VDP(2,3)=-1.0V
VDP(3,1)=-0.1V VDP(3,2)=-1.0V VDP(3,3)=-1.2V
VSP(1,1)=0.0V VSP(1,2)=VDP(1,2)/2 VSP(1,3)= VDP(1,1)/2
VSP(2,1)=0.0V VSP(2,2)= VDP(2,2)/2 VSP(2,3)=VDP(2,3)/2
VSP(3,1)=0.0V VSP(3,2)=VSP(3,2)/2 VSP(3,3)=VSP(3,3)/2
두 번째 측면에서, 본원은 집적 회로 소자와 관련되어 있다. 도 6을 참조하면, 상기와 같이 본원의 실시예들에 따른 집적 회로 소자(30)가 도식적으로 보여진다. 상기 집적 회로 소자(30)는 특히 오프 스테이트 스트레스 저하에 영향을 받은 전계효과 트랜지스터(41)에서 문턱전압의 레벨 변화를 적어도 일부분 보상한다. 상기 집적 회로 소자는 상기 전계효과 트랜지스터와 연결하는 입력/출력 수단(31)을 포함할 수도 있다. 상기 입력/출력 수단(31)은 간단한 전기적 연결일 수도 있지만, 예를 들어, 다수의 접속된 전계효과 트랜지스터들 사이에서 OSS 효과들을 보상하기 위한 전계효과 트랜지스터를 고르는 멀티플렉싱(multiplexing) 수단 또한 포함할 수도 있다.
상기 집적 회로 소자(30)는 기준 문턱전압 레벨에 대해 상기 전계효과 트랜지스터의 문턱전압의 레벨변화를 지시하는 신호를 결정(12)하는 탐지 수단(32)을 포함한다.
상기 집적 회로 소자(30)는 또한 상기 전계효과 트랜지스터에 복원 신호를 적용(15)하는 신호 생성 수단(35)을 포함한다. 상기 신호 발생 수단은 상기 문턱전압 레벨변화의 반대 부호를 갖는 방향으로 상기 전계효과 트랜지스터의 문턱전압 레벨이 이동하도록 특히 상기 전계효과 트랜지스터에 복원 신호를 공급한다. 더 나아가 상기 신호 발생 수단(35)은 상기 문턱전압의 레벨변화를 지시하는 신호를 고려함으로써 상기 복원 신호를 적용한다.
상기 집적 회로 소자(30)는 본원의 첫 번째 측면에 실시예들에 따른 임의의 혹은 각각의 방법을 구현할 수도 있다. 예를 들어, 상기 신호를 결정(12)하는 상기 탐지 수단(32)은 상기 문턱전압이 상기 반대 방향으로 적어도 상기 기준 문턱전압 레벨에 대해 미리 정해진 양만큼 이동했는지 여부를 지시하는 불린 지시값을 결정한다. 더 나아가, 상기 신호 발생 수단(35)은 상기 불린 지시 값이 참과 같다면 상기 복원 신호를 적용할 수도 있다.
상기 집적 회로 소자(30)는 상기 문턱전압의 레벨변화를 지시하는 신호가 미리 정해진 허용오차 범위 내에서 상기 문턱전압의 레벨변화를 가리킬 때까지 상기 문턱전압의 레벨변화를 지시하는 신호의 결정 및 상기 복원 신호의 적용이 반복되도록 상기 탐지 수단(32) 및 상기 신호 발생 수단(35)을 지시하는 절차 루프 수단을 포함할 수도 있다.
상기 신호 발생 수단(35)은 적어도 하나의 전압펄스가 상기 전계효과 트랜지스터에 적용되도록 상기 복원 신호를 적용할 수도 있다. 상기 전압 펄스는 상기 전계효과 트랜지스터의 게이트 단자를 상기전계효과 트랜지스터의 드래인 단자보다 더 높은 전압에 연결함으로써 적용될 수도 있다. 상기 게이트 단자에 제공된 상기 전압레벨은 상기 전계효과 트랜지스터의 소스 단자의 전기적 포텐셜보다 더 높을 수도 있다. 더 나아가, 상기 전압 펄스는 상기 게이트 단자 및 상기 드래인 단자 사이의 전압 차이가 상기 게이트 단자 및 상기 소스 단자의 전압 차이보다 더 크도록 제공될 수도 있다.
상기 신호 발생 수단(35)은 또한 소스 바이어스 전압 및 드래인 바이어스 전압을 상기 기준 문턱전압의 레벨에 대해 상기 전계효과 트랜지스터의 문턱전압의 레벨변화를 지시하는 신호를 고려함으로써 계산할 수도 있고, 예를 들어 기준 문턱전압 레벨에 대해 문턱전압의 더 큰 레벨변화가 탐지됐을 때, 높은 포텐셜 차이가 게이트 및 드래인 상에서 적용될 수 있다.
본원의 실시예들에 따른 바람직하게 간단한 집적 회로 소자(30)에서 상기 신호 발생 수단(35)은 상기 전계효과 트랜지스터의 바디, 상기 소스 단자 및 상기 드래인 단자가 전기적으로 접지되어 있는 동시에, 미리 정해진 지속 시간 및 미리 정해진 양의 전압 레벨을 가진 적어도 하나의 전압 펄스를 상기 게이트 단자에 적용할 수도 있다.
상기 집적 회로 소자(30)는 또한 문턱전압의 레벨변화를 지시하는 직전 신호의 결정(12) 이후에 미리 정해진 횟수 이상의 동작이 상기 전계 효과 트랜지스터에 의해 실행되었을 때 상기 복원 신호의 적용(15) 및 상기 신호의 결정(12)을 자동으로 시작하는 시작 수단을 포함할 수도 있다.
세 번째 측면에서, 본원은 집적 반도체 장치와 관련되어 있다. 도 7은 본원의 실시예들에 따른 상기와 같은 집적 반도체 장치(40)를 도시한다. 상기 집적 반도체 장치(40)는 OSS 저하에 영향을 받은 적어도 하나의 전계 효과 트랜지스터(41)의 문턱전압의 레벨변화를 적어도 일부분 보상하는 본원의 두 번째 측면에 따른 적어도 하나의 전계 효과 트랜지스터(41) 및 집적 회로 소자(30)를 포함한다. 상기 적어도 하나의 전계 효과 트랜지스터는 N채널 및/또는 P채널의 금속 산화 반도체 전계효과 트랜지스터(MOSFET)를 포함할 수도 있다. 임의의 혹은 각각의 전계효과 트랜지스터(41)는 지르코늄 다이옥사이드(zirconium dioxide) 혹은 하프늄 다이옥사이드(hafnium dioxide)와도 같은 고유전율 게이트 절연체와 금속 게이트를 포함할 수도 있다. 임의의 혹은 각각의 전계효과 트랜지스터(41)는 핀 FET(fin-FET) 혹은 플래너 FET(planar FET)일 수도 있다. 적어도 하나의 전계효과 트랜지스터(41)는 초박형 게이트 스택, 예를 들어 2.0 nm 이하의, 예를 들어 1.4 nm 이하의, 예를 들어 0.8 nm 이하의 낮은 등가 산화 두께 (EOT)를 포함할 수도 있다.
예를 들어, 전계효과 트랜지스터(41)는 예를 들어 실질적으로 1 nm의 두께를 갖는 SiO2 계면층을 포함하는 게이트 스택을 포함할 수도 있다. 더 나아가 상기와 같은 게이트 스택은 예를 들어 1.2 nm의 ISSG 등을 포함할 수도 있다. 0.5 nm 에서 1.8 nm 사이의 두께를 가진 SiO2/SiON 혹은 RTO 층이 또 다른 예시가 될 수도 있다. 화학적 산화, 오존화 산화 혹은 열 산화, 및/또는 화학적 산화로부터의 자외선 오존 산화 공정(ultraviolet ozone: UVO)에 의해 형성된 1 nm 이하 두께의 층은 또 다른 옵션의 예시일 수도 있다.
더 나아가, 상기 고유전율 절연층은 예를 들어 1 nm 에서 3 nm 사이의 두께를 가진, 예를 들어 2 nm 두께의 HfO2 층을 포함할 수도 있다. ZrO2 와 같은 다른 고유전율 물질 뿐만 아니라, HfSiOx 는 또 다른 옵션일 수도 있다.
HKMG FET과도 같은 메탈 게이트는 예를 들어 2 nm 에서 10 nm 사이의 두께를 갖는, 예를 들어 5 nm의 두께를 갖는 티타늄 나이트라이드(TiN)의 층을 포함할 수도 있다. 상기와도 같은 층은 PVD 혹은 ALD에 의해서 증착될 수도 있다. 더 나아가, 예를 들어 NMOS에서 La 도핑 혹은 Mg 도핑, 혹은 PMOS에서 AlO3 도핑 등의 문턱전압 조절 물질들 또한 사용될 수도 있다. 또한 상기 게이트 스택은 예를 들어, 100nm Si 의 폴리실리콘 상층을 포함할 수도 있다. 예를 들어, 통상의 반도체 장치들은 정상적인 구동에서 10 nm 이상의 실리사이드를 요구할 수도 있다.
특히, 상기 집적 반도체 장치는 메모리 모듈, 예를 들어 DRAM 모듈, 필드 프로그래머블 게이트 어레이(field-programmable gate array: FPGA), 혹은 시스템 온 칩(system-on-chip: SoC) 장치 등일 수도 있다. 예를 들어, SoC 장치에서, 상기 입력/출력(I/O) 회로들은 상기 회로망의 빠른 부분에 요구되는 고유전율/금속 게이트(HKMG)에 추가하여 두꺼운 폴리 SiO2를 사용하면서 듀얼(dual) 게이트 산화 절연체들에 의해 제작될 수도 있다. 최종 비용(final cost)을 최적화 하기 위해서, I/O 및 로직 부분들 모두를 위한 통상의 HKMG 플랫폼들이 사용될 수 도 있고, 그렇게 함으로써 대부분의 첨단 로직 부분들과 비교했을 때, 상기 계면층(Interfacial Layer: IL)의 상기 두께가 늘어날 수 있다. 예를 들어, 프레임워크는 메모리의 "저렴한 주변부(cheap periphery)"로 제공될 수도 있고, 고유전율 절연에 기초한 단일 게이트 산화물이 상기 배열 및 적어도 상기 아날로그 블록들의 일부분을 관리하기 위해 사용된다.
종래 기술의 메모리 모듈들의 회로의 블록들은 다중의 부분(multiple parts)들을 포함하고 있다고 알려져 있다. 전적으로 로직 구동들 또는 아날로그 구동들을 위해 디자인된 장치들을 예로 들 수 있다. 몇몇 영역에서는, 상기 메인 디자인 관심사가 또 다른 신뢰도인 상기 영역 축소일 수도 있다. 메모리를 위한 HKMG FET들을 고가이기 때문에, 현재 회피될 수도 있다는 것을 주목해야 한다. 그렇지만 상기 속도 요건들이 점점 요구되고 있다. 따라서, HKMG 기술은 가까운 미래에 대용량 제작 메모리에서 도입될 수도 있다. 상기 HKMG가 도입될 상기 제1 타입의 메모리 모듈은 높은 속도 요건 때문에 DRAM, 또는 이머징 메모리 타겟팅(emerging memory targeting) DRAM 대체물일 수 있다. 미래에, 타 메모리 기술들 또한 이런 트렌드를 따를 수 있다.
따라서 상기 DRAM은 HKMG를 포함한 상기 제1의 메모리일 수 있다. 상기와 같은 타입의 회로들은 통상 로직보다 비용에 더 효율성을 두는 경향이 있다. 동일한 기술 노드에서, 아날로그 소자를 위한 HKMG를 도입하려는 광범위한 방법 또한 상기 로직보다 강하게 독려되고 있다.
따라서 현재 HKMG가 아닌 기술에 의해 실현되고 있는 특정 회로 블록들, 예를 들어 SiO2 혹은 SiON등은 미래에 HKMG 기술로 이동할 가능성이 있다. 이는 OSS가 상기와 같은 기기들의 문제점을 나타내고 있다는 것을 암시한다.
본원의 실시예에 따른 방법 또는 장치는 메모리 배열 회로에서 OSS의 상기 해로운 효과를 적어도 일부분 수정하는데 사용될 수도 있다. 그러나 상기 방법 또는 장치는 다른 응용들을 찾을 수도 있다. 예를 들어, 본원의 실시예들은 만약 상기 회로망이 OSS 조건에 노출된다면, 로직 지향 솔루션을 위한 회로에 사용될 수도 있다. 더 나아가, 본원에 따른 방법 또는 장치는 OSS에 더하여 바이어스 온도 불안정(bias temperature instability: BTI) 같은 다른 스트레스 조건들도 보상하도록 조정될 수도 있다.
비록 본원의 실시예들에 따른 장치가 상기 문턱전압의 이동 모니터링과 OSS에 의한 이동의 인라인(inline) 수정의 수행에 특히 적합하여 바람직하게는 상기 장치의 노화를 줄이지만, 심지어 상기 장치를 사용하기 전에, 예를 들어 상기 장치가 팔리기 전에 동일한 상기 수정이 적용될 수도 있다. 이는 전기적 트림(trim)에 의한 공정 최적화로 고려될 수도 있다. 따라서, 본원의 실시예들에 따른 회로 소자의 구현은 요구되지 않는다, 왜냐하면 다른 제품들을 트리밍(trimming)하기 위해 재사용될 수도 있는 몇몇 외부 파트들에 의해 상기 입력/출력 신호들이 배열될 수 있기 때문이다. 만약 상기 피시험 장치의 제조 시 또는 직후에 상기 문턱 전압의 트림을 위해 회로가 사용된다면, 이는 시간동안(during time) 상기 문턱전압 보존을 보장하는 것으로 쉽게 확장될 수도 있다.
상기와 같은 고려에 의해 국한되는 것으로 의도되지 않는 본원의 원리를 보여주는 예에서, 고유전율/금속 게이트(HKMG) 기술을 사용하는 nMOSFET에 대한 OSS(OFF-State Stress)의 상기 영향이 보여진다. 비록 표준 폴리SiO2/SiON 장치들에서 OSS의 상기 효과는 상대적으로 제한되고 문턱전압의 증가를 야기하지만, 대신 HKMG의 경우에 상기 문턱전압 이동은 놀라울 정도로 네거티브하고, 주어진 채널 길이에서 상기 저하는 더 증폭된다. 따라서 고전압 저전력 지향 회로들에 대한 심각한 이슈를 야기하는, 상기 장치 누설에 대한 상기 해로운 효과는 아주 중요할 수도 있다.
완화기작들(relaxation mechanisms) 뿐만 아니라, 스트레스성의 조건 및 열에 대한 저하의 다른 트렌드가 폴리 SiO2/SiON 장치와 HKMG 장치를 비교하며 하기에 제시된다.
저비용 및 저전력 어플리케이션들을 위해 특별히 디자인된 공정 흐름을 가지고 Imec의 300mm 시설의 (001)/<100> 실리콘 기판들에서 상기와 같은 예시에 사용되는 장치들이 제작된다. 상기 통합 기법은 HKMG/ MIPS(Metal Inserted Poly Si gate) 에 기초한다. 얇은 실리콘 다이옥사이드의 얇은 계면층(Interfacial Layer: IL) 성장 후에, 상기 게이트 스택 증착을 완료시킬 추가적인 TiN과 함께 2 nm 층의 HfO2 가 증착된다. 상기 등가 산화물 두께(Equivalent Oxide Thickness: EOT)는 1.5 nm 였다. 상기 OSS의 스트레스 조건은 소스, 바디 및 게이트는 접지시키고, 동시에 상기 드래인은 다른 바이어스들을 사용함으로써 스트레스를 가했다. 문턱전압은 ID=(1 μA/m).L 이라는 기준전류의 기준을 사용함으로써 정의되었다. 비록 상기 기술에서 가능한 최소의 게이트 길이는 종래의 폴리실리콘 기술에서 보다 짧지만, 상기 I/O 장치의 상기 요구조건을 만족하기 위해서 50 nm 이상의 채널이 사용된다. 더 두꺼운 표준 I/O을 비교하기 위해서, 폴리 SiON 게이트 스택을 이용한 장치들이 동일한 인젝션 기법을 이용해서 제조되었다. 이 경우에, 2.0 nm의 EOT가 획득된다.
종래 기술에서 알진 폴리 SiON 장치들에 대한 OSS의 효과를 확인하기 위해서, T = 125℃ 및 다양한 조건들의 스트레스가 가해진 장치들에서 다양한 ID vs VG 곡선이 측정되었다. 도 8은 오프 컨디션에서 스트레스가 가해진 (VG=VS=VB=0V, VD=2.75V) 장치에서 VD=1.0V 일 때 측정된 ID vs VG 곡선을 도시한다. 상기 점선(66)은 상기 OSS 조건을 적용하기 전의 기준 곡선을 지시한다.
388초, 888초, 1888초로 스트레스 시간을 늘리는 것은 문헌에서 발견된 데이터와 동일한 포지티브한 문턱전압의 이동(61), 서브쓰레숄드 기울기(sub-threshold slope: SS) 저하(62) 및 gm 최대 감소(63)를 야기한다. 또한 상기 저하의 상기 엔티티(entity)에 관해서, 유사한 기술의 문헌에서 이미 보고된 바와 같이 같은 자릿수가 관찰된다. 상기 저하 효과들은 두 현상으로 설명할 수 있다: 상기 게이트 드래인 오버랩 영역에서 홀들은 SiO2에 인젝션되고 포지티브 픽스트 산화 차지(positive fixed oxide charge)로서 행동할 수 있고, 상기 Si-SiO2 인터페이스에 빠진 홀들은 전자를 포획할 수 있고, 그에 따라 인터페이스 트랩(traps)으로 행동할 수 있다.
반대로 HKMG의 경우에는, 본원의 실시예들에 따라 다른 행동이 관찰된다. 도 9는 1888초까지 축적된 스트레스 시간 동안 OSS 조건에서 스트레스가 가해진 HKMG에서, VD=1.0V에서 측정된 ID vs. VG 곡선을 도시한다. 상기 게이트 스택에서 오직 차이점만이 발견될 수도 있도록, 상기 인젝션생성들은 도 8 및 도 9에서 사용된 상기 장치들에서 동일하다. 상기 HKMG 경우에, 세 개의 주요한 저하 효과가 관찰된다: 네거티브 문턱전압 이동(64), SS 저하(62) 및 gm 최대 감소(63). 질적인 관점으로부터, HKMG와 폴리SiON 사이의 주요한 차이는 문턱전압 이동의 부호이다. 양적인 관점으로부터, 상대적인 저하는 훨씬 높다. 상기 측면 전계에 대한 스트레스 조건들 및 게이트 길이를 동일하다고 가정했을 때, 대략 50 nm의 게이트 길이를 갖는 상기 분석되는 NMOS 장치들은 VD=2.75V에서 1000초의 스트레스 후에 100mV의 문턱전압 이동을 보여준다. 따라서 VG=1.0V의 ID 전류 감소에서 보이듯이 상기 gm은 저하된다. 각각 문턱전압(도 10), gm (도 11), SS(도 12)에 대한 높은 스트레스 바이어스의 효과를 보여주는 도 10에서 12까지에서 볼 수 있듯이, 스트레스 바이어스가 클수록 저하가 커진다. 도 10에서 도 12까지에서 화살표(110)가 지시하는 방향으로 상기 인가된 드래인 전압 VD은 증가한다.
OSS의 상기 관찰되는 저하 추세들은 NMOS에서 덜 급격한 SS 저하를 지닌 포지티브 문턱전압 이동이 관찰되는, 상기 HKMG에서의 핫 캐리어 인젝션(hot carrier injection) 효과와는 매우 다르다. 도 13에 도시된 바와 같이 온도에 대한 추세에 관해서는, 높은 저하, 예를 증가된 문턱전압 이동 등은 HKMG에 대한 높은 온도와 함께 관찰된다. 도 13에서 상기 온도는 화살표(111)에 의해 지시되는 방향으로 증가한다. 폴리 SiO2의 경우와 유사하게 낮은 Vg에서 상기 추가적인 저하는 높은 온도에서의 충격 이온화(impact ionization) 전류 및 캐리어 밀도의 증가에 의해 설명될 수 있다. 사실, 폴리 SiON 장치들에서 낮은 Vg 에서의 상기 충격 이온화 전류는 온도와 함께 상승되는 것이 확인됐다. 저하와 채널 전류 사이의 관계의 추가적인 확인으로써, 상기 소스를 플로팅 상태로 둔 채 아무런 저하가 측정되지 않음이 관찰되었다. 더 나아가, 상기 소스 바이어스를 감소시킴으로써 소스와 드래인 사이에 측면 전계를 증가시키면 더 놓은 저하가 관찰된다.
도 21은 소스가 접지된 조건에서 드래인 전압 VD에 대한 상기 소스 전류 IS (82), 드래인 전류 ID (81), 게이트 전류 IG (84), 벌크 전류 IB (83)를 도시한다. VD가 3.5V에 이를 때까지 ID는 대략적으로 IS와 같고, 그 후에 IS는 줄어든다. ID는 대략적으로 IB와 같다. IG는 대략 3V 이상의 VD에서 측정 가능하다. ID는 드래인 전압 VD =3.0V 에서 약 2.10-5 A 이다.
도 22는 플로팅 소스(floating source) 조건에서 드래인 전압 VD 에 대한 상기 드래인 전류 ID (81) 게이트 전류 IG (84) 및 벌크 전류 IB (83)를 도시한다. VD가 약 5V에 이를 때까지 ID는 대략 IB와 같다. 대략 3V 이상의 VD에서 IG는 증가한다. VD =3.0V의 드래인 전압에서 ID 및 IB 는 대략 4.10-7 A와 같다.
HKMG에서의 OSS의 효과는 낮은 VG와 높은 VG에서 다르다. 낮은 VG에서, 상기 주요 결과는 낮은 문턱전압에서 기인한 오프 누설(Off leakage) 때문일 수도 있고, 저하된 SS는 증가한다. 그러나 높은 VG에서는, 심지어 네거티브 문턱전압 이동으로 인한 보상을 고려할 때도 상기 g m 저하 때문에 상기 드래인 전류 ID는 감소한다.
상기 OSS에 이은 상기 완화 특성들이 도 14에 도시되어 있다. 2000초의 스트레스 이후에, 상기 게이트에 대한 상기 스트레스 바이어스는 영으로 줄어든다. 뒤따르는 완화 단계에서, 상기 장치는 부분적인 완화를 보여주지만, 상기 완화 중에 상기 게이트가 접지되었을 때, 오직 상기 저하의 작은 부분만 회복된다. 100 mV인 상기 문턱전압 이동(71)은 완화 시간의 말미에 10% 회복(90 mV까지 돌아옴)하고, 상기 회복의 역동성은 꽤 빠르다. 따라서, 스트레스 단계에서 100배 증가한 ID,OFF(72)는 완화 후에 50배까지 떨어진다.
도 17은 새로운 장치의 VD=50mV에서 초기 드래인 전류 ID와 게이트 전압 VG의 곡선을 도시한다. T=25℃ 및 VD,stress=2.75V의 OSS 후에, OSS에 의한 상기 네거티브 문턱전압 이동이 곡선(93)에서 관찰된다. 그러나 본원의 실시예들에 따른 상기 장치로의 복원신호 인가에 의해, 곡선(94)에 시연된 것처럼 OSS에 의한 상기 네거티브 문턱전압 이동을 보상하는 것이 가능하다.
HKMG에서 관찰되는 저하의 이유는 주로 상기 게이트/드래인 오버랩 영역에서 일어나는, 충격 이온화(Impact Ionization)에 의해 생성된 핫 홀스 인젝션(hot holes injection)에서 찾을 수 있다. 이러한 이론적인 고려는 본원의 측면을 이해하고, 실험해야 할 본원의 측면을 줄여주는 것에 있어서 도움을 주기 위해 제공된다. 그러나 이러한 이론적 고려는 어떤 방식으로든 본원을 국한하지 않으며, 이러한 고려의 완결성 또는 유효성에 대한 보증 없이 제공된다는 것을 유념해야 한다.
폴리 SiON 장치의 경우에, 상기 Si/SiO2 계면의 상기 결함들은 아마도 전자들의 트랩핑(trapping)의 주요한 원인일 것이다. 그러나 HKMG 장치의 고유전율층의 벌크에서, 벌크 결함들의 밀도는 상기 폴리 SiON 장치의 상기 SiO2 층보다 더 높게 존재한다. 이는 상기 장치에서 증가된 정전기적 저하 뿐만 아니라 확연한 네거티브한 문턱전압의 이동을 야기하면서, 홀 트래핑(hole trapping)을 증가 시킬 수도 있고, 이는 관찰되는 gm 저하 및 상기 증가한 SS를 설명할 수도 있다. 최대 저하가 일어나는 위치를 추정하기 위해서, TSUPREMIV의 보정된 TCAD(calibrated TCAD)가 상기 측정 장치들의 공정 시뮬레이션을 위해 사용된다. 도 9의 OSS 컨디션(VG=VS=VB=0V, VD=2.75V)에서 MEDICI에 의해 시뮬레이션 된 충격 이온화 전류가 도 15에 도시되었다. 도 15에서 소스(101), 게이트(102) 및 드래인(103)이 지시되었다. 상기 충격 이온화 범위는 1 cm-3.s- 1 에서 1024 cm-3.s-1 까지이며, 각각 검은색은 최소값, 흰색은 최대값이다. 더나아가, 그레이 스케일은 상기 범위에서의 로그 스케일에 대응된다. 상기 드래인(103) 가까이, 상기 인터페이스로부터 약 10 nm인 곳에서 충격 이온화 피크가 위치한 것을 명확히 볼 수 있다. 도 16에서, 상기 Si/SiO2 인터페이스 가까운 곳에서 상기 게이트/드래인 오버랩 영역과 상기 채널 모두를 포함하면서, 상기 핫 홀스 인젝션이 상기 드래인 측면에서 일어나는 것이 도시되었다. 상기 핫 커런트(hot current) 규모의 범위는 0 A.cm- 2 부터 7.10-8 A.cm-2 까지이고, 각각 검은색은 최소값, 흰색은 최대값이다. 더나아가 그레이스케일은 상기 범위에서의 선형 스케일이다. 도 18에서 도 20은 각각 VD=1V, VD=2V 및 VD=3V에 따른 VG=VS=VB=0V의 스트레스 조건들에서의 상기 충격 이온화 전류의 시뮬레이션들을 도시한다. 상기 드래인 영역은 확실하게 더 영향을 받았다. 비록 상기 영향이 VD , stress=3V에서 더 확실하지만, 상기 전류 밀집(current crowd)은 낮은 바이어스에서 명확히 보여진다. 도 18은 상기 충격 이온화 1 cm-3.s-1에서 1025 cm-3.s-1까지 범위의 충격 이온화를 도시하고, 도 19는 1 cm-3.s-1에서 1024 cm-3.s-1까지 범위의 충격 이온화를 도시하고, 도 20은 상기 충격 이온화 1 cm-3.s-1에서 1025 cm-3.s-1 까지 범위의 충격 이온화를 도시한다. 상기 도면들에서, 검은색은 최소값, 흰색은 최대값이다. 상기 그레이스케일은 또한 상기 도면들 각각에서 로그스케일에 대응한다.
상기 예시에서, HKMG를 갖춘 nMOSFET에서의 오프 스테이트 스트레스의 충격은 표준 폴리 SiO2/SiON 장치의 충격과 비교 및 조사되었다. 상기 저하는 높은 온도에 의해 증가되는 gm 및 SS의 악화, 문턱전압의 감소를 야기한다. HKMG에서 관찰되는 상기 네거티브한 문턱전압의 이동은 회로 누설 충격(circuit leakage impact) 측면에서의 도전을 제기한다. 추가적인 저하의 근원은 상기 고유전율 물질의 상기 벌크로의 핫 홀스 인젝션과 연관될 수도 있고, 이는 인터페이스 트랩 저하에 추가하여 상기 장치의 상기 정전기적 제어를 저하 시킨다.
따라서 상기 장치의 오프 스테이트 게이트 누설에 대한 상기 해로운 충격은 아주 중요할 수도 있고, 높은 전압 및 낮은 전력 지향의 회로들에서 심각한 이슈를 야기한다. 본원에 따른 실시예들에 의해 이러한 문제들은 적어도 일부분 극복할 수도 있다.

Claims (15)

  1. 전계효과 트랜지스터의 오프 스테이트 스트레스 저하에 의한 문턱전압 레벨의 변화를 적어도 일부분 보상하는 방법(10)에 있어서, 상기 방법은:
    - 기준 문턱전압 레벨에 대한 상기 전계효과 트랜지스터의 문턱전압 레벨의 변화를 지시하는 신호를 결정하는 단계(12); 및
    - 상기 전계효과 트랜지스터에 복원신호를 인가하는 단계(15)
    를 포함하고,
    상기 복원신호는 문턱전압 레벨의 상기 변화에 대해 반대 부호를 갖는 방향으로 상기 전계효과 트랜지스터의 상기 문턱전압 레벨을 이동시키도록 조정되고, 및
    상기 복원신호를 상기 인가하는 단계는 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 고려하는
    방법.
  2. 제1항에 있어서,
    문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 결정하는 단계(12)는,
    상기 문턱전압이 상기 기준 문턱전압 레벨에 대해 미리 정해진 양 이상을 상기 네거티브 방향으로 이동했는지의 여부를 지시하는 불린 지시 값을 결정하는 단계(13)
    를 포함하는 방법.
  3. 제2항에 있어서,
    상기 복원 신호를 상기 인가하는 단계(15)는, 상기 불린 지시 값이 참과 같다면 상기 복원 신호를 적용하는 단계(16)에 의해 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 고려하는 방법.
  4. 제1항에 있어서,
    문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 결정하는 상기 단계(12) 및 상기 전계효과 트랜지스터에 상기 복원신호를 인가하는 상기 단계(15)는,
    문턱전압 레벨의 상기 변화를 지시하는 상기 신호가, 문턱전압 레벨의 상기 변화가 미리 지정된 톨러런스 내에 있음을 지시할 때까지
    반복되는 (19) 방법.
  5. 제1항에 있어서,
    상기 전계효과 트랜지스터의 게이트 단자가 상기 전계효과 트랜지스터의 드래인 단자보다 높은 전압 레벨 및 상기 전계효과 트랜지스터의 소스 단자보다 높은 전압 레벨에 연결되도록,
    상기 복원 신호를 인가하는 단계(15)는 적어도 하나의 전압펄스를 상기 전계효과 트랜지스터에 인가하는 단계(17)를 포함하는 방법.
  6. 제5항에 있어서,
    상기 게이트 단자와 상기 드래인 단자 사이의 전압차가 상기 게이트 단자와 상기 소스 단자 사이의 전압차보다 커지도록, 상기 적어도 하나의 전압 펄스를 인가하는 단계는 상기 전계효과 트랜지스터에 상기 적어도 하나의 전압 펄스를 인가하는 단계(18)를 포함하는 방법.
  7. 제6항에 있어서,
    상기 게이트 단자와 상기 드래인 단자 사이의 전압차가 상기 게이트 단자와 상기 소스 단자 사이의 전압차보다 커지도록 상기 적어도 하나의 전압 펄스를 상기 전계효과 트랜지스터에 인가하는 단계(18)는 상기 기준 문턱전압 레벨에 대한 상기 전계효과 트랜지스터의 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 고려하며 소스 바이어스 전압 및 드래인 바이어스 전압을 계산하는 단계를 포함하는 방법.
  8. 제5항에 있어서,
    상기 적어도 하나의 전압 펄스를 인가하는 단계는 미리 정해진 지속시간 및 미리 정해진 포지티브 전압 레벨의 상기 적어도 하나의 전압 펄스를 상기 게이트 단자에 인가하는 단계를 포함하고, 동시에 상기 전계효과 트랜지스터의 바디, 상기 소스 단자 및 상기 드래인 단자를 전기적으로 접지시키는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 결정하는 이전 단계(12) 이후에 미리 결정된 횟수 이상의 동작들이 상기 전계효과 트랜지스터에서 수행되면, 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 결정하는 상기 단계(12) 및 상기 복원 신호를 인가하는 상기 단계(15)가 자동으로 시작되는 단계(11)를 더 포함하는 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 기준 문턱전압 레벨에 대한 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 결정하는 단계(12)는 상기 문턱전압 레벨을 기준 전계효과 트랜지스터의 상기 문턱전압 레벨로 결정하는 단계를 포함하는 상기 방법.
  11. 전계효과 트랜지스터의 오프 스테이트 스트레스 저하에 의한 문턱전압 레벨의 변화를 적어도 일부분 보상하는 집적회로소자(30)에 있어서, 상기 집적회로소자는:
    - 기준 문턱전압 레벨에 대한 상기 전계효과 트랜지스터의 문턱전압 레벨의 변화를 지시하는 신호를 결정(12)하는 감지 수단(32); 및
    - 상기 전계효과 트랜지스터에 복원신호를 인가(15)하는 신호 생성 수단(35)
    을 포함하고,
    상기 신호 생성 수단은 상기 전계효과 트랜지스터에 복원신호를 공급하여 상기 전계효과 트랜지스터의 상기 문턱전압 레벨을 문턱전압 레벨의 상기 변화에 대해 반대 부호를 갖는 방향으로 이동시키고, 및
    상기 신호 생성 수단(35)는 문턱전압 레벨의 상기 변화를 지시하는 상기 신호를 고려하여 상기 복원신호를 인가하는
    집적회로소자.
  12. 집적 반도체 장치(40)에 있어서,
    적어도 하나의 전계효과 트랜지스터(41); 및
    오프 스테이트 스트레스 저하에 의한 상기 적어도 하나의 전계효과 트랜지스터의 문턱전압 레벨의 변화를 적어도 일부분 보상하는 제11항에 기재된 집적회로소자(30)
    를 포함하는 집적 반도체 장치.
  13. 제12항에 있어서,
    상기 적어도 하나의 전계효과 트랜지스터(41)는 N채널 및/또는 P채널의 금속산화 반도체 전계효과 트랜지스터를 포함하는 집적 반도체 장치.
  14. 제13항에 있어서,
    상기 전계효과 트랜지스터가 고유전율 게이트 유전 및 금속 게이트를 포함하는 집적 반도체 장치.
  15. 제14항에 있어서,
    상기 적어도 하나의 전계효과 트랜지스터는 2.0 nm 이하의 등가 산화층 두께를 지닌 게이트 스택을 포함하는 집적 반도체 장치.
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