CN102760764B - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN102760764B CN102760764B CN201110110159.5A CN201110110159A CN102760764B CN 102760764 B CN102760764 B CN 102760764B CN 201110110159 A CN201110110159 A CN 201110110159A CN 102760764 B CN102760764 B CN 102760764B
- Authority
- CN
- China
- Prior art keywords
- pmos transistor
- gate
- voltage
- source
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 238000006731 degradation reaction Methods 0.000 claims abstract description 10
- 230000008439 repair process Effects 0.000 claims description 34
- 238000011084 recovery Methods 0.000 abstract description 14
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
本发明公开一种半导体器件，涉及半导体技术领域。该半导体器件包括：PMOS晶体管，用于处理一个输入信号，PMOS晶体管包括栅极和源极，源极连接到第一电压源；和与PMOS晶体管连接的用于防止PMOS晶体管退化的修复电路，当输入信号是高电平时，修复电路使PMOS晶体管的栅极电压高于第一电压源的电压。本发明的半导体器件，当PMOS晶体管截止时通过修复电路在PMOS晶体管的栅极施加正偏压，加快PMOS晶体管的电学参数恢复，从而提高了PMOS晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
在现代半导体技术中，PMOS晶体管(P-channel Metal-Oxide-Semiconductor Field-effect Transistor，P沟道金属氧化物半导体场效应晶体管)在负偏压下长期工作，可能导致PMOS晶体管电学参数改变、PMOS晶体管退化、甚至发生故障。例如，在现代CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)技术中，PMOS晶体管的NBTI(Negative Bias TemperatureInstability，负偏压温度不稳定性)效应是一个主要关注的可靠性问题。
NBTI效应是指在高温下对PMOS晶体管施加负栅压而引起的一系列电学参数的退化。NBTI效应的产生过程主要涉及正电荷的产生和钝化，即界面陷阱电荷和氧化层固定正电荷的产生以及扩散物质的扩散过程，氢气和水汽是引起NBTI的两种主要物质。传统上将NBTI产生的原因归结于PMOS晶体管在高温负栅压下反型层的空穴受到热激发，遂穿到硅/二氧化硅界面，由于在界面存在大量的Si-H键，热激发的空穴与Si-H键作用生成H原子，从而在界面留下悬挂键，而由于H原子的不稳定性，两个H原子就会结合，以氢气分子的形式释放，从而引起阈值电压的负向漂移。
NBTI效应导致PMOS晶体管在长期工作后出现栅电流增大、阈值电压负向漂移等问题。
发明内容
鉴于以上问题提出本发明。
本公开要解决的一个技术问题是提供一种半导体器件，能够改善该半导体器件中的PMOS晶体管的性能。
根据本公开的一个方面提供一种半导体器件，包括：PMOS晶体管，用于处理一个输入信号，PMOS晶体管包括栅极和源极，源极连接到第一电压源；和与PMOS晶体管连接的用于防止PMOS晶体管退化的修复电路，当输入信号是高电平时，修复电路使PMOS晶体管的栅极电压高于第一电压源的电压。
根据本公开的一个方面提供的半导体器件，当PMOS晶体管截止时会通过修复电路在PMOS晶体管的栅极施加正偏压，加快PMOS晶体管的电学参数恢复，从而防止、至少是减缓了PMOS晶体管性能的退化。
附图说明
图1示出本发明的半导体器件的第一实施例的结构图；
图2示出本发明的半导体器件的第二实施例的结构图；
图3A示出图2所示实施例在输入信号为低电平时的工作状态示意图；
图3B示出图2所示实施例在输入信号为高电平时的工作状态示意图；
图4示出本发明的半导体器件的第三实施例的结构图；
图5示出本发明的半导体器件的第四实施例的结构图；
图6A示出图5所示实施例在输入信号为低电平时的工作状态示意图；
图6B示出图5所示实施例在输入信号为高电平时的工作状态示意图；
图7示出本发明的半导体器件的第五实施例的结构图；
图8示出NBTI导致的退化的与恢复电压相关的恢复曲线图。
具体实施方式
下面参照附图对本发明进行更全面的描述，其中说明本发明的示例性实施例。在附图中，相同的标号表示相同或者相似的组件或者元件。
NBTI引起的电学参数改变在应力电压(Voltage Stress)消除后可以恢复。在应力电压消除后，NBTI退化后的恢复是公知现象(尤其对于氮化物氧化物(nitride oxide))，但发明人至今未发现本领域的普通技术人员试图利用此现象来防止或者消除或者至少是延缓PMOS晶体管的性能退化现象。在研究过程中，发明人发现该恢复速率(或钝化速率)与电场相关。如图8所示，图中向左箭头指示的曲线部分表示NBTI应力曲线(其条件为：栅极应力电压＝-2.2V，栅氧化物厚度＝2.0nm，温度＝105℃)；图中向右箭头指示的曲线部分表示不同栅极恢复电压下的恢复，分别表示“栅极恢复电压＝-1.0V，栅极恢复电压＝-0.5V，栅极恢复电压＝0.0V，栅极恢复电压＝0.5V，栅极恢复电压＝1.0V”下的恢复。从图8中可以看出在恢复阶段施加的更大的正偏压将导致更快的恢复。
图1示出本发明的半导体器件的第一实施例的结构图。如图1所示，该半导体器件包括PMOS晶体管11和与PMOS晶体管11连接的用于防止PMOS晶体管11退化的修复电路12。PMOS晶体管11包括栅极和源极，源极连接到第一电压源，栅极与修复电路12相连。PMOS晶体管的漏极作为PMOS晶体管的输出。PMOS晶体管11处理一个输入信号，当该输入信号是高电平时，修复电路12使PMOS晶体管11的栅极电压高于第一电压源的电压Vdd-1。根据本发明的半导体器件的一个实施例，当输入信号是低电平时，修复电路12使PMOS晶体管11的栅极电压与输入信号的电压幅值基本相同。修复电路通常与PMOS晶体管一起作为片内电路实现。
上述实施例中，由于修复电路在PMOS晶体管截止时为PMOS晶体管施加正偏压，加快了PMOS晶体管电学参数的恢复，防止PMOS晶体管退化，改善PMOS晶体管的性能，延长PMOS晶体管的使用寿命。
除了下面结合附图所教导的本发明的优选实施例外，本领域的普通技术人员应该理解本发明中的修复电路还可以用其它多种现有技术的方法来设计和实现。
图2示出本发明的半导体器件的第二实施例的结构图。如图2所示，该半导体器件包括PMOS晶体管11和修复电路22。其中，修复电路22包括NMOS晶体管(N-channel Metal-Oxide-SemiconductorField-effect Transistor，N沟道金属氧化物半导体场效应晶体管)221和电阻R1222；可选地，修复电路22还可以包括电阻R2223。NMOS晶体管221包括栅极、源极和漏极；电阻R1 222的第一端(A端)用于接收输入信号并与NMOS晶体管221的栅极相连，电阻R1222的第二端(B端)与PMOS晶体管11的栅极相连，电阻R1 222的第二端还(或者，通过电阻R2223)与NMOS晶体管221的源极相连。NMOS晶体管221的漏极与电压比第一电压源的电压Vdd-1(例如，0.9V，1.0V，1.2V等)高的第二电压源Vdd-2(例如，1.5V，1.7V，2.5V，3.3V等)连接。
上述实施例中，当PMOS晶体管处于截止状态时，该修复电路利用NMOS晶体管来提供正偏压到PMOS晶体管，可以获得PMOS晶体管退化的更多恢复。
需要注意，图2中示出电阻R2223连接在NMOS晶体管221的源极和PMOS晶体管11的栅极之间，起分压作用。在其他的实施例中，阻R2223也可以连接在第二电压源Vdd-2和NMOS晶体管221的漏极之间。
电阻R1和电阻R2可以是多晶硅电阻(polysilicon resistor)或者金属线(metal line)电阻。
下面结合图3A、3B对图2所示的半导体器件的工作过程进行描述。在图3中，第一电压源电压例如是半导体器件核心电路工作电压，第二电压源电压例如是半导体器件外围电路的供电电压。
图3A示出图2所示实施例在输入信号为低电平时的工作状态示意图。如图3A中所示，NMOS晶体管221的漏极连接的电源电压Vdd-2(例如，2.5V)高于PMOS晶体管11的源极电源电压Vdd-1(例如，1.2V)，当输入信号是低电平(例如，GND)时，NMOS晶体管221截止。PMOS晶体管11导通。因为经过电阻R1 222的栅漏一直较低，在A点输入的输入电压直接连接到B点，保证PMOS晶体管11处于导通状态。
图3B示出图2所示实施例在输入为高电平时的工作状态示意图。如图3B所示，NMOS晶体管221的漏极连接的电源电压Vdd-2(例如，2.5V)高于PMOS晶体管11的源极电源电压Vdd-1(例如，1.2V)，当输入信号为高电平(例如，Vdd-1)时，NMOS晶体管221导通，而PMOS晶体管11截止。在B点处的电压将低于Vdd-2(例如，2.5V)并且高于Vdd-1(例如，1.2V)，当PMOS晶体管11截止时将施加正偏压到PMOS晶体管11。可以通过调整R2223的电阻值来调整B点的电压。
图4示出本发明的半导体器件的第三实施例的结构图。如图4所示，在该实施例中，半导体器件包括PMOS晶体管11(D)和修复电路42。其中，修复电路42包括第一开关电路421和第二开关电路422。第一开关电路421连接在PMOS晶体管11的栅极和第二电压源Vdd-2之间，第二电压源Vdd-2的电压比第一电压源Vdd-1的电压高；第二开关电路422连接在输入信号和PMOS晶体管11的栅极之间；输入信号还连接到第一开关电路421的控制端以及第二开关电路的控制端；当输入信号是高电平时，第一开关电路421接通，而第二开关电路422断开。当输入信号是低电平时，第一开关电路421断开，第二开关电路422接通，以使PMOS晶体管11的栅极电压与输入信号的电压幅值基本相同。
根据本发明的一个实施例，修复电路42还可以包括串联在第一开关电路421和PMOS晶体管11的栅极之间或输入信号与第一开关电路421之间的电阻。
图5示出本发明的半导体器件的第四实施例的结构图。如图5所示，在该实施例中，半导体器件包括PMOS晶体管11和修复电路52。其中，修复电路52包括第一NMOS晶体管521和第二NMOS晶体管522以及非门523。第一NMOS晶体管521对应于第一开关电路，包括栅极、源极和漏极，第一NMOS晶体管521的栅极是第一开关电路的控制端。第二NMOS晶体管522以及非门523对应于第二开关电路，第二NMOS晶体管522包括栅极、源极和漏极，非门523的输入端是第二开关电路的控制端，非门523的输出端与第二NMOS晶体管522的栅极相连；第一NMOS晶体管521的漏极连接到第二电压源Vdd-2，第一NMOS晶体管521的源极连接到PMOS晶体管11的栅极；第二NMOS晶体管521的漏极连接到输入信号，第二NMOS晶体管522的源极连接到PMOS晶体管11的栅极。根据本发明的一个实施例，非门523为由NMOS晶体管构成的反相器。
上述实施例中，与采用电阻的修复电路相比，这种包括第一NMOS晶体管、第二NMOS晶体管以及非门的修复电路，在PMOS晶体管截止时为PMOS晶体管施加正偏压，不仅可以加快PMOS晶体管的恢复，还可以避免修复电路中出现较大电流，增强修复电路的稳定性和可靠性。
图6A示出图5所示实施例在输入信号为低电平时的工作状态示意图。如图6A中所示，NMOS晶体管221的漏极连接的电源电压Vdd-2(例如，2.5V)高于PMOS晶体管11的源极电源电压Vdd-1(例如，1.2V)，当输入信号是低电平(例如，GND)时，NMOS晶体管221截止(OFF)，NMOS晶体管222导通(ON)，在A点输入的输入信号电压直接连接到B点，使得PMOS晶体管11处于导通状态。
图6B示出图5所示实施例在输入信号为高电平时的工作状态示意图。如图6B中所示，NMOS晶体管221的漏极连接的电源电压Vdd-2(例如，2.5V)高于PMOS晶体管11的源极电源电压Vdd-1(例如，1.2V)，当输入信号是高电平(例如，Vdd-1)时，NMOS晶体管221导通(ON)，NMOS晶体管222截止(OFF)，在B点处的电压将高于Vdd-1(例如，1.2V)，当PMOS晶体管11不处于工作状态时施加正偏压到PMOS晶体管11。
需要指出，图5中修复电路也可以包括连接在NMOS晶体管521的源极和PMOS晶体管11的栅极之间的电阻，起分压作用。在其他的实施例中，也可以在第二电压源Vdd-2和NMOS晶体管221的漏极之间串联分压电阻。
图7示出本发明的半导体器件的第五实施例的结构图。和图5相比，图7中的修复电路72的非门723由两个NMOS晶体管T1和T2构成，其中T1为工作管，T2为负载管；T1的栅极接输入信号，源极接地；负载管T2的栅极与漏极同时连接到电源VDD，在不同的实施例中，VDD可以是第一电压源Vdd-1，也可以是第二电压源Vdd-2，优选是第一电压源Vdd-1；T1的栅极和T2的源极相连，连接输出到NMOS晶体管522的栅极。由NMOS晶体管实现的非门，可以避免由PMOS晶体管实现的非门引入的与PMOS晶体管11同样的问题。本领域的技术人员可以理解，非门也可以包括由NMOS晶体管和电阻负载组成等其他实现方式。
需要指出，在图1至图7中示出的NMOS晶体管和PMOS晶体管为增强型，本发明的技术方案同样适用于耗尽型NMOS晶体管和PMOS晶体管。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
Claims (8)
1.一种半导体器件，包括：
第一电压源，用于提供第一电压；
PMOS晶体管，用于处理一个输入信号，所述PMOS晶体管包括栅极和源极，所述源极连接到所述第一电压源；
第二电压源，用于提供第二电压，其中所述第二电压高于所述第一电压；和
与所述PMOS晶体管的栅极连接的用于防止所述PMOS晶体管退化的修复电路，所述修复电路与所述第二电压源连接，所述输入信号通过所述修复电路施加到所述PMOS晶体管；其中，当所述输入信号是高电平时，所述修复电路使所述PMOS晶体管的栅极电压高于所述第一电压；当所述输入信号是低电平时，所述修复电路使所述PMOS晶体管的栅极电压与所述输入信号的电压幅值基本相同。
2.根据权利要求1所述的半导体器件，其特征在于，所述修复电路包括：
NMOS晶体管，所述NMOS晶体管包括栅极、源极和漏极；
第一电阻；
其中，
所述第一电阻的第一端用于接收所述输入信号并与所述NMOS晶体管的栅极相连，所述第一电阻的第二端与所述PMOS晶体管的栅极相连，所述第一电阻的第二端还与所述NMOS晶体管的源极相连；
所述NMOS晶体管的漏极与电压比第一电压源的电压高的所述第二电压源连接。
3.根据权利要求2所述的半导体器件，其特征在于，所述修复电路还包括第二电阻；
所述第二电阻串联在所述PMOS晶体管的栅极和所述NMOS晶体管的源极之间或所述第二电压源和所述NMOS晶体管的漏极之间。
4.根据权利要求1所述的半导体器件，其特征在于，所述修复电路包括第一开关电路和第二开关电路；
所述第一开关电路连接在所述PMOS晶体管的栅极和第二电压源之间，所述第二电压源的电压比所述第一电压源的电压高；
所述第二开关电路连接在所述输入信号和所述PMOS晶体管的栅极之间；
所述输入信号还连接到所述第一开关电路的控制端以及所述第二开关电路的控制端；
当所述输入信号是高电平时，所述第一开关电路接通，而所述第二开关电路断开。
5.根据权利要求4所述的半导体器件，其特征在于，当所述输入信号是低电平时，所述第二开关电路接通，以使所述PMOS晶体管的栅极电压与所述输入信号的电压幅值基本相同。
6.根据权利要求4所述的半导体器件，其特征在于，
所述第一开关电路包括第一NMOS晶体管，所述第一NMOS晶体管包括栅极、源极和漏极，所述第一NMOS晶体管的栅极是所述第一开关的所述控制端；
所述第二开关电路包括第二NMOS晶体管和非门，所述第二NMOS晶体管包括栅极、源极和漏极，所述非门的输入端是所述第二开关电路的所述控制端，所述非门的输出端与所述第二NMOS晶体管的栅极相连；
所述第一NMOS晶体管的漏极连接到所述第二电压源，所述第一NMOS晶体管的源极连接到所述PMOS晶体管的栅极；
所述第二NMOS晶体管的漏极连接到所述输入信号，所述第二NMOS晶体管的源极连接到所述PMOS晶体管的栅极。
7.根据权利要求4所述的半导体器件，其特征在于，所述修复电路还包括串联在所述第一开关电路和所述PMOS晶体管的栅极之间或所述输入信号与所述第一开关电路之间的电阻。
8.根据权利要求6所述的半导体器件，其特征在于，所述非门为NMOS反相器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110110159.5A CN102760764B (zh) | 2011-04-29 | 2011-04-29 | 半导体器件 |
| US13/243,437 US8872575B2 (en) | 2011-04-29 | 2011-09-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110110159.5A CN102760764B (zh) | 2011-04-29 | 2011-04-29 | 半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102760764A CN102760764A (zh) | 2012-10-31 |
| CN102760764B true CN102760764B (zh) | 2014-12-10 |
Family
ID=47055154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110110159.5A Active CN102760764B (zh) | 2011-04-29 | 2011-04-29 | 半导体器件 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8872575B2 (zh) |
| CN (1) | CN102760764B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102760764B (zh) | 2011-04-29 | 2014-12-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件 |
| CN103187964B (zh) * | 2011-12-31 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 负偏压温度不稳定性的恢复电路和恢复方法 |
| JP6220218B2 (ja) * | 2013-10-18 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| EP2884663B1 (en) | 2013-12-13 | 2017-02-22 | IMEC vzw | Restoring OFF-state stress degradation of threshold voltage |
| CN105334899B (zh) * | 2014-07-28 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的修复电路及方法 |
| CN104579300A (zh) * | 2014-12-23 | 2015-04-29 | 苏州宽温电子科技有限公司 | 一种改善灵敏放大器负偏压温度不稳定性的恢复电路 |
| CN105790741B (zh) * | 2014-12-25 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 正偏压温度不稳定性的恢复装置和恢复方法 |
| CN107527902B (zh) * | 2016-06-20 | 2020-04-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其控制方法和版图结构 |
| US11132469B2 (en) * | 2019-04-17 | 2021-09-28 | Micron Technology, Inc. | Suspicious activity monitoring memory system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326819B1 (en) * | 1999-11-15 | 2001-12-04 | General Motors Corporation | Current buffer for gate drive |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691634B1 (ko) * | 2006-06-08 | 2007-03-12 | 삼성전기주식회사 | Ｌｃｄ 백라이트 인버터 구동회로 |
| CN102760764B (zh) | 2011-04-29 | 2014-12-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件 |
-
2011
- 2011-04-29 CN CN201110110159.5A patent/CN102760764B/zh active Active
- 2011-09-23 US US13/243,437 patent/US8872575B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326819B1 (en) * | 1999-11-15 | 2001-12-04 | General Motors Corporation | Current buffer for gate drive |
Non-Patent Citations (9)
| Title |
|---|
| 《A Proactive Wearout Recovery Approach for Exploiting Microarchitectural》;Jeonghee Shin等;《Computer Architecture 2008. ISCA 08.35th International Symposium on》;20080625;353－362 * |
| Exhibition (DATE)》.2010,411-416. * |
| Exhibition (DATE)》.2011,1-6. * |
| Jeonghee Shin等.《A Proactive Wearout Recovery Approach for Exploiting Microarchitectural》.《Computer Architecture 2008. ISCA 08.35th International Symposium on》.2008,353－362. * |
| Lin Li等.《Proactive NBTI Mitigation for Busy Functional Units in》.《Design, Automation & Test in Europe Conference & Exhibition (DATE)》.2010,411－416. * |
| Lin Li等.《Proactive NBTI Mitigation for Busy Functional Units in》.《Design, Automation & * |
| Lin li等.《Proactive Recovery for BTI in High-SRAM Cells》.《Design, Automation & Test in Europe Conference & Exhibition (DATE)》.2011,1－6. * |
| Lin li等.《Proactive Recovery for BTI in High-SRAM Cells》.《Design, Automation & * |
| Test in Europe Conference & * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102760764A (zh) | 2012-10-31 |
| US8872575B2 (en) | 2014-10-28 |
| US20120274384A1 (en) | 2012-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102760764B (zh) | 半导体器件 | |
| KR101688661B1 (ko) | 기준 전압 회로 | |
| TWI493318B (zh) | Internal supply voltage generation circuit | |
| JP5181834B2 (ja) | 半導体集積回路装置 | |
| US10756735B2 (en) | Temperature instability-aware circuit | |
| JP5048029B2 (ja) | 負バイアス温度不安定性を抑制する動的な基板バイアスシステムおよびその方法 | |
| TW200941178A (en) | Constant current circuit | |
| CN110134175B (zh) | 基准电压电路以及半导体装置 | |
| CN112073054B (zh) | 电平转换器 | |
| CN107810421B (zh) | 电压监测器 | |
| US8314638B2 (en) | Comparator circuit | |
| KR20140105381A (ko) | 기준 전압 발생 회로 | |
| WO2015187482A1 (en) | Bootstrapping circuit and unipolar logic circuits using the same | |
| US9264045B2 (en) | Buffer circuit with reduced static leakage through controlled body biasing in FDSOI technology | |
| US20060152255A1 (en) | Gate oxide protected I/O circuit | |
| JP2013090278A (ja) | 出力回路 | |
| CN111090296B (zh) | 基准电压电路及电源接通复位电路 | |
| JP2011103607A (ja) | 入力回路 | |
| US8836027B2 (en) | Switch circuit using LDMOS element | |
| JP2018117212A (ja) | レベルシフト回路 | |
| CN105790741B (zh) | 正偏压温度不稳定性的恢复装置和恢复方法 | |
| CN103187964A (zh) | 负偏压温度不稳定性的恢复电路和恢复方法 | |
| CN108155901B (zh) | 一种抗参数漂移反相器 | |
| US20100182076A1 (en) | Semiconductor integrated circuit device | |
| JP6398285B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |