CN101894589A - 半导体装置以及移位寄存器电路 - Google Patents

Abstract

提供一种可抑制阈值电压的负方向移位(负移位)的晶体管，防止以移位寄存器为首的半导体装置的误动作。作为对使单位移位寄存器的输出端子OUT上拉的晶体管Q1的栅极节点(节点N1)进行充电的充电电路，使用由在第一电源端子S1和节点N1之间串联地连接的两个晶体管构成的双栅极晶体管Q3D。双栅极晶体管Q3D以如下方式构成，即，在构成此双栅极晶体管的两个晶体管间的连接节点(节点N3)由于该栅极和节点N3之间的电容耦合，根据栅极从H电平变为L电平，下降到L电平。

Description

半导体装置以及移位寄存器电路

技术领域

本发明涉及防止由于晶体管的电特性恶化而导致的误动作的技术，特别是涉及可抑制非晶硅薄膜晶体管或有机晶体管等的阈值电压的负移位的半导体装置。

背景技术

在液晶显示装置等图像显示装置中，作为用于扫描显示面板的栅极线驱动电路(扫描线驱动电路)，可以采用在显示信号的一个帧期间进行循环移位动作的移位寄存器。为了减少显示装置制造工艺中的步骤数量，期望该移位寄存器仅由同一导电型的场效应晶体管构成。

由非晶硅薄膜晶体管(下面称为“a-Si晶体管”)构成栅极线驱动电路的移位寄存器的显示装置容易大面积化并且生产率高，例如广泛应用于笔记本型PC的画面或大画面的显示装置等。

已知相反地，a-Si晶体管具有当栅电极被连续地(直流地)偏置时其阈值电压移位的特性。此外，如下述非专利文献1中所示，一般地a-Si晶体管在工作中会恶化。

此外，由于晶体管的阈值电压的移位(Vth移位)成为电路误动作的原因，所以提出了实施其对策的的移位寄存器(例如专利文献1)。已知地，Vth移位的问题不仅在a-Si晶体管中产生，在有机晶体管中也同样产生。

专利文献1  特开2006-107692号公报

非专利文献1  R.B.Wehrspohn etc，“Relative importance of the Si-Si bond and  Si-H bond for the stability of amorphous  silicon thin film transistors”Journal of applied physics vol.87 pp.144-154

a-Si晶体管的阈值电压在栅极相对于漏极和源极这两者持续为低电位状态时，随着时间的经过一起向负方向移位。当a-Si晶体管的阈值电压移位到负方向时，即使其栅极源极间的电位变小，该a-Si晶体管成为截止(非导通状态)，也不是完全的截止状态。即，a-Si晶体管的电流不能完全遮断，由此会产生电路的误动作。

移位寄存器具有：输出上拉晶体管(图1的晶体管Q1)，将时钟信号提供给输出端子，将该输出端子的电位上拉；用于对该输出上拉晶体管的栅极节点(同一图中的节点N1)充电的充电晶体管(同一图中的晶体管Q3)。详细情况后述，但是，在移位寄存器的通常动作中，该充电晶体管在固定的期间成为上述的电位状态(晶体管的栅极电位相对于漏极电位和源极电位这两者为低的状态)，所以产生阈值电压向负方向移位而引起误动作的问题。

发明内容

本发明是为了解决上述技术问题而进行的，其目的在于提供可以抑制阈值电压的负方向移位(负移位)的晶体管，并且防止以移位寄存器为首的半导体装置的误动作。

本发明的半导体装置，具有在预定的第一节点和第二节点之间串联地连接并且控制电极相互连接的多个晶体管，其中，将上述多个晶体管间的各连接节点作为第三节点，从上述第一～第三节点以及上述控制电极分别成为比上述多个晶体管的阈值电压高的H(High)电平的状态，变化为上述第一以及第二节点仍为H电平、上述控制电极的电位成为比上述阈值电压低的L(Low)电平时，与此对应地，上述第三节点的电平也下降到L电平。

根据本发明的移位寄存器电路的第一种方式，移位寄存器电路具有输入端子、输出端子、第一时钟端子以及复位端子、将输入到上述第一时钟端子的第一时钟信号提供给上述输出端子的第一晶体管、使上述输出端子放电的第二晶体管、根据输入到上述输入端子的输入信号对上述第一晶体管的控制电极连接的第一节点进行充电的充电电路、根据输入到上述复位端子的复位信号使上述第一节点放电的放电电路，上述充电电路包括在上述第一节点和电源端子之间串联地连接并且控制电极都连接到上述输入端子的多个第三晶体管。

根据本发明的第一种方式的半导体装置，防止在串联连接的上述各晶体管中，源极和漏极这两者成为H电平、控制电极成为L电平的电位状态，所以可以防止该晶体管的阈值电压向负方向移位。由此，在使控制电极成为L电平时，可以使各晶体管可靠地截止(遮断状态)，所以防止半导体装置的误动作。

根据本发明的移位寄存器电路的第一种方式，在构成第一晶体管的控制电极的充电电路的各晶体管中，由于防止了源极和漏极这两者成为H电平、控制电极成为L电平的电位状态，所以可以防止该晶体管的阈值电压向负方向移位。由此，由于在使充电电路的控制电极成为L电平时，可以使该充电电路可靠地截止(遮断状态)，所以可以防止第一晶体管不必要地导通，并且防止移位寄存器电路的误动作。

附图说明

图1是示出现有的单位移位寄存器的结构的电路图。

图2是示出多级的移位寄存器的结构的图。

图3是示出现有的单位移位寄存器的动作的时序图。

图4是示出多级的移位寄存器的动作的图。

图5是用于说明现有的单位移位寄存器的问题的图。

图6是示出表示a-Si晶体管的电位状态和阈值电压的移位的关系的实验结果的图。

图7是实施方式1的单位移位寄存器的电路图。

图8是示出实施方式1的单位移位寄存器的动作的时序图。

图9是用于说明实施方式1的效果的图。

图10是用于说明实施方式1的效果的图。

图11是实施方式2的单位移位寄存器的电路图。

图12是实施方式3的单位移位寄存器的电路图。

图13是实施方式4的单位移位寄存器的电路图。

图14是实施方式5的单位移位寄存器的电路图。

图15是由实施方式5的单位移位寄存器构成的多级的寄位寄存器的结构的图。

图16是作为实施方式5的变形例的单位移位寄存器的电路图。

图17是实施方式6的单位移位寄存器的电路图。

图18是实施方式7的单位移位寄存器的电路图。

图19是实施方式8的单位移位寄存器的电路图。

图20是作为实施方式8的变形例的单位移位寄存器的电路图。

图21是作为实施方式8的变形例的单位移位寄存器的电路图。

图22是作为实施方式8的变形例的单位移位寄存器的电路图。

图23是示出在双栅极晶体管中的叠加电容的分布的图。

图24是示出实施方式9的双栅极移位寄存器的结构的图。

图25是示出实施方式9的双栅极移位寄存器的结构的图。

图26是示出实施方式10的双栅极移位寄存器的结构的图。

图27是示出实施方式11的双栅极移位寄存器的结构的图。

图28是示出实施方式12的双栅极移位寄存器的结构的图。

图29是示出实施方式12的单位移位寄存器的电路图。

具体实施方式

下面，参考附图说明本发明的实施方式。并且，为了避免重复说明而造成冗长，在各图中具有相同或相当的功能的元件给出相同的符号。

实施方式1

首先，为了便于说明本发明，对现有的移位寄存器进行说明。通常，移位寄存器具有多个移位寄存器电路级联连接而成的多级结构。在本说明书中，将构成多级的移位寄存器的各级的移位寄存器电路的每个称为“单位移位寄存器”。

如上所述，移位寄存器可以作为显示装置的栅极线驱动电路使用。将移位寄存器作为栅极线驱动电路使用的显示装置的具体结构例如由本发明人的专利文献(例如，特开2006-277860的图1、图2等)所公开。下面，将作为电路的基准电压的低电位侧电源电位(VSS)设为0V进行说明，但是，在实际的显示装置中，以写入到像素的数据的电压为基准来设定基准电位，所以，例如将低电位侧电源电位(VSS)设定为-12V，将高电位侧电源电位(VDD)设定为17V等。

图1是示出现有的单位移位寄存器的结构的电路图。此外，图2是示出多级的移位寄存器的结构的图。图2的移位寄存器由级联连接的n个单位移位寄存器SR₁、SR₂、SR₃、…、SR_n和在最后一级的单位移位寄存器SR_n的再后一级所设置的伪单位移位寄存器SRD构成(下面将单位移位寄存器SR₁、SR₂、SR₃、…、SR_n、SRD统称为“单位移位寄存器SR”)。在现有的移位寄存器中，单位移位寄存器SR分别为图1中的电路。

此外，在图2中示出的时钟发生器31将相互反相的(激活期间不重复)两个相的时钟信号CLKA、CLKB提供给多个单位移位寄存器SR。在栅极线驱动电路中，以在与显示装置的扫描周期同步的定时依次激活的方式，对这些时钟信号CLKA、CLKB进行控制。

如图1和图2所示，各单位移位寄存器SR具有输入端了IN1、输出端子OUT、时钟端子CK1和复位端子RST。此外，分别通过第一电源端子S1对各单位移位寄存器SR提供低电位侧电源电位VSS(＝0V)，通过第二电源端子S2提供高电位侧电源电位VDD(图2中未图示)。

如图1所示，单位移位寄存器SR的输出级由连接在输出端子OUT和时钟端子CK1之间的晶体管Q1和连接在输出端子OUT和第一电源端子S1之间的晶体管Q2构成。即，晶体管Q1是将输入到时钟端子CK1的时钟信号CLKA提供给输出端子OUT的晶体管(第一晶体管)，晶体管Q2是使该输出端子OUT放电的晶体管(第二晶体管)。下面，将晶体管Q1的栅极(控制电极)所连接的节点定义为“节点N1”，将晶体管Q2的栅极所连接的节点定义为“节点N2”。

在晶体管Q1的栅极、源极间(即节点N1和输出端子OUT之间)设置电容元件C1。该电容元件C1是如下的元件(自举电容)：使输出端子OUT和节点N1之间电容耦合，根据输出端子OUT的电平上升，使节点N1的升压。但是，对于电容元件C1来说，在晶体管Q1的栅极沟道间电容充分大的情况下可以由其置换，所以在这样的情况下可以省略。

在节点N1和第二电源端子S2之间，连接栅极连接到输入端子IN1的晶体管Q3。此外，在节点N1和第一电源端子S1之间，连接栅极连接到复位端子RST的晶体管Q4。即，晶体管Q3构成根据输入到输入端子IN1的信号对节点N1进行充电的充电电路，晶体管Q4构成根据输入到复位端子RST的信号使节点N1放电的放电电路。在该现有例中，晶体管Q2的栅极(节点N2)也连接到复位端子RST。

如图2所示，在各单位移位寄存器SR的输入端子IN1上，连接其前一级的单位移位寄存器SR的输出端子OUT。但是，在第一级的单位移位寄存器SR1的输入端子IN1上，输入预定的起动脉冲ST。此外，以对前后邻接的单位移位寄存器SR中输入相互不同的相位的时钟信号的方式，对各单位移位寄存器SR的时钟端子CK1输入时钟信号CLKA、CLKB中的一个。

并且，在各单位移位寄存器SR的复位端子RST上，连接自身下一级的单位移位寄存器SR的输出端子OUT。但是，在最后一级的单位移位寄存器SR_n的下一级所设置的伪单位移位寄存器SRD的复位端子RST上输入预定的结束脉冲EN。并且，在栅极线驱动电路中，分别在与图像信号的各帧间的开始和结尾对应的定时输入起动脉冲ST和结束脉冲EN。

接下来，说明在图1中示出的现有的各单位移位寄存器SR的动作。由于基本上各级的单位移位寄存器SR全部相同地动作，所以在此代表地对多级的移位寄存器内的第k级的单位移位寄存器SR_k的动作进行说明。在该单位移位寄存器SR_k的时钟端子CK1上输入时钟信号CLKA(例如，在图2中的单位移位寄存器SR₁、SR₃等相当于此)。

在此，时钟信号CLKA、CLKB的H电平的电位是VDD(高电位侧电源电位)，L电平的电位是VSS(低电位侧电源电位)。此外，构成单位移位寄存器SR的各晶体管Qx的阈值电压表示为Vth(Qx)。

图3是示出现有的单位移位寄存器SR_k(图1)的动作的时序图。首先，作为单位移位寄存器SR_k的初始状态，节点N1假定为L电平状态(下面将节点N1的L电平状态称为“复位状态”)。此外，输入端子IN1(前一级的输出信号G_k-1)、复位端子RST(下一级的输出信号G_k+1)、时钟端子CK1(时钟信号CLKA)都是L电平。此时，由于晶体管Q1、Q2都为截止，所以，输出端子OUT为高阻抗状态(浮动状态)，在该初始状态，输出端子OUT(输出信号G_k)也是L电平。

从该状态开始，在时刻t₁，时钟信号CLKA变为L电平，时钟信号CLKB变为H电平，并且，前一级的输出信号G_k-1(第一级的情况下是起动脉冲ST)成为H电平时，单位移位寄存器SR_k的晶体管Q3导通，节点N1被充电，成为H电平(下面将节点N1为H电平的状态称为“设置状态”)。此时，节点N1的电位电平(下面简单地称为“电平”)上升直到VDD-Vth(Q3)。相应地，晶体管Q1成为导通。

并且，在时刻t₂，时钟信号CLKB变为L电平，时钟信号CLKA变为H电平，并且，前一级的输出信号G_k-1成为L电平。此时，晶体管Q3成为截止，节点N1仍为H电平，成为浮动状态。此外，由于晶体管Q1导通，所以输出端子OUT的电平随着时钟信号CLKA而上升。

时钟端子CK1和输出端子OUT的电平上升时，根据通过电容元件C1以及晶体管Q1的栅极、沟道间的电容的耦合，节点N1的电平如图3所示那样升高。由于此时的升压量大致与时钟信号CLKA的振幅(VDD)相等，所以节点N1升压到大约2×VDD-Vth(Q3)。

其结果是，在输出信号G_k成为H电平的期间，晶体管Q1的栅极(节点N1)、源极(输出端子OUT)间的电压也保持为较大。即，由于晶体管Q1的导通电阻保持为较低，所以输出信号G_k随着时钟信号CLKA高速地上升，变为H电平。此外，此时，晶体管Q1在线性区域(非饱和区域)进行动作，所以，输出信号G_k的电平上升到与时钟信号CLKA的振幅相同的VDD。

进一步地，在时刻t₃，时钟信号CLKB变为H电平，时钟信号CLKA变为L电平时，晶体管Q1的导通电阻也保持为较低，输出信号G_k随着时钟信号CLKA而快速地下降，返回到L电平。

此外，在时刻t₃，由于下一级的输出信号G_k+1成为H电平，所以单位移位寄存器SR_k的晶体管Q2、Q4成为导通。由此，输出端子OUT通过晶体管Q2充分地被放电，可靠地成为L电平(VSS)。此外，节点N1利用晶体管Q4被放电，成为L电平。即，单位移位寄存器SR_k返回到复位状态。

并且，在时刻t₄，下一级的输出信号G_k+1返回到L电平之后，接下来直到输入前一级的输出信号G_k-1之前，单位移位寄存器SR_k维持在复位状态，输出信号G_k保持在L电平。

当总结以上动作时，对于单位移位寄存器SR_k来说，在未对输入端子IN1输入信号(起动脉冲SP或前一级的输出信号G_k-1)的期间是复位状态，由于晶体管Q1维持截止，所以输出信号G_k维持在L电平(VSS)。并且，在输入端子IN1上输入信号时，单位移位寄存器SR_k切换为设置状态。在设置状态，晶体管Q1成为导通，所以，时钟端子CK1的信号(时钟信号CLKA)成为H电平的期间，输出信号G_k成为H电平。并且之后，在复位端子RST上输入信号(下一级的输出信号G_k+1或结束脉冲EN)时，返回到原先的复位状态。

根据由这样进行动作的多个单位移位寄存器SR构成的多级的移位寄存器，对第一级的单位移位寄存器SR₁输入起动脉冲ST时，以此为契机，在与时钟信号CLKA、CLKB同步的定时使输出信号G移位，并且如图4所示依次地传送到单位移位寄存器SR₁、SR₂、SR₃…。在栅极线驱动电路中，这样依次地输出的输出信号G作为显示面板的水平(或垂直)扫描信号来使用。

下面，将指定的单位移位寄存器SR对输出信号G进行输出的期间称为该单位移位寄存器SR的“选择期间”。

并且，对于伪单位移位寄存器SRD来说，是在最后一级的单位移位寄存器SR_n对输出信号G_n进行输出之后利用其输出信号GD使单位移位寄存器SR_n成为复位状态而设置的。例如，若是栅极线驱动电路，如果在对输出信号G_n进行输出之后没有使最后一级的单位移位寄存器SR_n成为复位状态，则不必要地将与此对应的栅极线(扫描线)激活，产生显示不良。

并且，伪单位移位寄存器SRD根据在对输出信号GD进行输出后的定时所输入的结束脉冲EN而成为复位状态。如栅极线驱动电路那样，在反复进行信号的移位动作的情况下，可以使用下一帧期间的起动脉冲ST代替结束脉冲EN。

此外，如图2所示，在使用两相时钟的驱动的情况下，由于各单位移位寄存器SR根据自身的下一级的输出信号G而成为复位状态，所以，若不是在下一级的单位移位寄存器SR至少进行一次动作之后，则不能进行图3和图4中所示的正常动作。因此，在正常动作之前，需要进行从第一级到最后一段传送伪信号的伪动作。或者，在各单位移位寄存器SR的复位端子RST(节点N2)和第二电源端子S2(高电位侧电源)之间另外设置复位用的晶体管，可以在正常动作之前强制地进行使节点N2成为H电平的复位动作。但是，在此情况下，另外需要复位用的信号线。

在此，详细说明在如上所述的现有的单位移位寄存器SR中a-Si晶体管的阈值电压的负方向移位的问题。

从图3的时序图可知，在前一级的输出信号G_k-1成为H电平时，单位移位寄存器SR_k的节点N1被充电到H电平(VDD-Vth(Q3))(时刻t₁)，之后，即使前一级的输出信号G_k-1返回到L电平(时刻t₂)，也在浮动状态下维持在H电平。并且，在输出信号G是H电平的期间(选择期间：时刻t₂～时刻t₃)，节点N1升压到2×VDD-Vth(Q3)的电平。

即，在各单位移位寄存器SR中，在其选择期间，晶体管Q3的漏极(第二电源端子S2)是VDD，源极(节点N1)是2×VDD-Vth(Q3)，栅极(输入端子IN1)是VSS的电平，栅极相对于源极和漏极这两者成为负偏置的状态。例如，假定VSS＝0V，VDD＝30V时，如图5所示，晶体管Q3的栅极、漏极间电压Vgd成为-3V，栅极源极间电压Vgs成为-57V左右。

图6是示出表示a-Si晶体管的电位状态和阈值电压的移位的关系的实验结果的图。如该图中虚线所示，a-Si晶体管的栅极相对于漏极和源极这两者成为低电位的状态时，其阈值电压随时间向负(minus)方向移位。因此，在现有的单位移位寄存器SR中，在其选择期间，晶体管Q3中产生阈值电压的负方向移位。

在单位移位寄存器SR中，晶体管Q3的阈值电压向负方向移位时，即使输入端子IN是L电平时，晶体管Q3中也流过电流，在非选择期间，向节点N1提供电荷，其电平上升。此时，尽管是非选择期间，单位移位寄存器SR的晶体管Q1导通，产生从其输出端子OUT输出作为误信号的输出信号G的这样的误动作的问题。

与此相对，即使a-Si晶体管的栅极相对于漏极是较低的电位，只要栅极和源极是几乎相同电位的状态，则也可减轻阈值电压的移位。例如，如图6中的实线所示，即使栅极相对于漏极是较低的电位，若使栅极源极间的电压是0V，则也几乎不产生阈值电压的移位。

下面，说明可以解决上述问题的本发明的移位寄存器电路。图7是实施方式1的单位移位寄存器SR的电路图。该单位移位寄存器SR相对于图1的电路，将晶体管Q3置换为双栅极晶体管Q3D。除此之外的结构与图1相同，所以在此省略详细的说明。

并且，在本说明书中所谓的“双栅极晶体管”是串联地连接的两个晶体管，两者的栅极相互连接。即，双栅极晶体管Q3D由在节点N1和第二电源端子S2之间串联连接的晶体管Q3a、Q3b构成，这些晶体管Q3a、Q3b的栅极都连接到输入端子IN1。在此，将在晶体管Q3a和晶体管Q3b之间的连接节点定义为“节点N3”。

图8是示出图7的单位移位寄存器SR的动作的时序图。在此，代表性地对第k级的单位移位寄存器SR_k进行说明。此外，作为单位移位寄存器SR_k的初始状态，假定节点N1为L电平的复位状态，此外，时钟端子CK1(时钟信号CLKA)、复位端子RST(下一级的输出信号G_k+1)、输入端子IN1(前一级的输出信号G_k-1)、输出端子OUT(输出信号G_k)是L电平。

从该状态开始，在时刻t₁，时钟信号CLKA变为L电平，时钟信号CLKB变为H电平，并且，前一级的输出信号G_k-1(第一级的情况下是起动脉冲ST)成为H电平时，单位移位寄存器SR_k的构成双栅极晶体管Q3D的晶体管Q3a、Q3b都成为导通，节点N1被充电，成为H电平。即，单位移位寄存器SR_k成为设置状态。此时，节点N1、N3的电平都上升到VDD-Vth(Q3a)。相应地，晶体管Q1成为导通。

并且，在时刻t₂，时钟信号CLKB变为L电平，时钟信号CLKA变为H电平，并且，前一级的输出信号G_k-1变为L电平时，晶体管Q3a、Q3b成为截止，节点N1在浮动状态下维持在H电平。由此，晶体管Q1保持在导通状态，输出信号G_k随着时钟信号CLKA成为H电平。此时，节点N1的电平升压到大约2×VDD-Vth(Q3a)。

在本实施方式中，构成双栅极晶体管Q3D的晶体管Q3a、Q3b分别采用具有较大的栅极源极叠加电容的晶体管(使晶体管Q3a、Q3b的栅极源极叠加电容较大的方法将在实施方式9中进行说明)。由此，在第一输入端子IN1和节点N3之间的寄生电容较大，在时刻t₂，时钟信号CLKB成为L电平时，利用通过该寄生电容的耦合，节点N3的电平下降到L电平(即，比晶体管Q3a、Q3b的阈值电压低的电压)。如果输入端子IN1和节点N3之间的电容成分充分大，则在时刻t₂，如图8所示，节点N3的电平下降几乎到VSS。

并且，此时根据电位关系，在晶体管Q3a中，第二电源端子S2侧为漏极、节点N3侧为源极，在晶体管Q3b中，节点N1侧为漏极、节点N3侧为源极。

接着，在时刻t₃，时钟信号CLKB变为H电平，时钟信号CLKA变为L电平时，输出信号G_k返回到L电平。与此同时，由于下一级的输出信号G_k+1成为H电平，所以单位移位寄存器SR_k的晶体管Q2、Q4成为导通，单位移位寄存器SR_k返回为复位状态。

并且，在时刻t₄，下一级的输出信号G_k+1返回到L电平之后，接下来直到输入前一级的输出信号G_k-1之前，单位移位寄存器SR_k维持在复位状态，输出信号G_k保持在L电平。

如上所述，本实施方式的单位移位寄存器SR的信号的移位动作几乎与现有的(图1)相同，由其构成的多级移位寄存器可以进行如图4说明的动作。

在本实施方式中，如上所述，在时刻t₂，根据前一级的输出信号G_k-1下降，节点N3下降到L电平。由此，在时刻t₂～时刻t₃之间(选择期间)，对于晶体管Q3a来说，栅极(输入端子IN1)和源极(节点N3)成为VSS、漏极(第二电源端子S2)成为VDD这样的电位状态，对于晶体管Q3a来说，栅极(输入端子IN1)和源极(节点N3)成为VSS，漏极(节点N1)成为2×VDD-Vth(Q3a)这样的电位状态。

即，在根据本实施方式的单位移位寄存器SR中，晶体管Q3a、Q3b这两者的栅极源极间的电压在选择期间的期间成为几乎0V。例如，假定VSS＝0V，VDD＝30V时，如图9所示，晶体管Q3a的栅极漏极间电压Vgd成为-30V，栅极源极间电压Vgs成为约0V，此外，晶体管Q3b的栅极漏极间电压Vgd成为约-57V，栅极源极间电压Vgs成为约0V。

在图6中，如实线所示，对于a-Si晶体管来说，栅极相对于漏极成较低的电位，若栅极与源极为几乎相同电位(栅极源极间电压约为0V)的状态，则几乎不产生阈值电压的移位。因此，在本实施方式的单位移位寄存器SR中，不会产生晶体管Q3a、Q3b即双栅极晶体管Q3D的阈值电压的负方向移位。因此，能够防止在非选择期间电流流过双栅极晶体管Q3D而节点N1的电平上升，并且由此防止误动作的产生。

在此，对用于在单位移位寄存器SR的选择期间晶体管Q3a、Q3b的栅极源极间电压成为0V以下的条件(即，节点N3下降到VSS以下的条件)进行了说明。在此，VSS＝0V。即，各单位移位寄存器SR的输出信号G的振幅(H电平和L电平之差(Vd))是VDD。

此时，将输入端子IN1和节点N3之间的电容成分(C1)作为Cgs，将没有包含在Cgs中的附随于节点N3的寄生电容(C2)作为Cstr时，在图8的时刻t₂，前一级的输出信号G_k-1从H电平(VDD)变化为L电平(VSS＝0V)时的单位移位寄存器SR_k的节点N3的电平变化量由VDD×Cgs/(Cgs+Cstr)表示。由于在时刻t₂之前节点N3的电平是VDD-Vth(Q3a)，所以为了使节点N3下降直到VSS以下，需要满足下式(1)。

(公式1)

$\frac{\mathrm{Cgs}}{\mathrm{Cgs}+\mathrm{Cstr}}\×\mathrm{VDD}\≥\mathrm{VDD}-\mathrm{Vth}$

∴ $\mathrm{Cgs}\≥\frac{\mathrm{Cstr}\×\{\mathrm{VDD}-\mathrm{Vth}\left(Q3a\right)\}}{\mathrm{Vth}\left(Q3a\right)}$ …式(1)

在本实施方式的单位移位寄存器SR中，电容成分Cgs是输入端子IN1和节点N3之间的寄生电容，其基本上是晶体管Q3a、Q3b的栅极源极叠加电容。因此，如图10所示，若将晶体管Q3a、Q3b的各自的栅极源极叠加电容分别设为Cgso(Q3a)、Cgso(Q3b)时，则可以成为Cgs≈Cgso(Q3a)+Cgso(Q3b)，上述式(1)可以变形为下式(2)。

(公式2)

$\frac{\mathrm{Cgso}\left(Q3a\right)+\mathrm{Cgso}\left(Q3b\right)}{\mathrm{Cgso}\left(Q3a\right)+\mathrm{Cgso}\left(Q3b\right)+\mathrm{Cstr}}\×\mathrm{VDD}\≥\mathrm{VDD}-\mathrm{Vth}\left(Q3a\right)$

∴ $\mathrm{Cgso}\left(Q3a\right)+\mathrm{Cgso}\left(Q3b\right)\≥\frac{\mathrm{Cstr}\×\{\mathrm{VDD}-\mathrm{Vth}\left(Q3a\right)\}}{\mathrm{Vth}\left(Q3a\right)}$ …式(2)

进一步地，假定晶体管Q3a、Q3b的各自的栅极源极叠加电容相互相等，将其值作为Cgso时，由于Cgs≈2×Cgso，所以上述式(1)可以变形为下式(3)。

(公式3)

$\frac{2\×\mathrm{Cgso}}{2\×\mathrm{Cgso}+\mathrm{Cstr}}\×\mathrm{VDD}\≥\mathrm{VDD}-\mathrm{Vth}\left(Q3a\right)$

∴ $\mathrm{Cgso}\≥\frac{\mathrm{Cstr}\×\{\mathrm{VDD}-\mathrm{Vth}\left(Q3a\right)\}}{2\×\mathrm{Vth}\left(Q3a\right)}$ …式(3)

并且，在本实施方式中，示出了在节点N1和第二电源端子S2之间串联连接两个栅极与第一输入端子IN1连接的晶体管的结构，但是，也可以串联连接三个以上的晶体管。这种情况下，如果在这些晶体管之间的各连接节点满足式(1)的条件，则在非选择期间各连接节点在VSS以下，可以防止各晶体管的阈值电压的负方向移位。

此外，在本实施方式中示出了将本发明的双栅极晶体管应用于移位寄存器电路的例子，但是，也可以广泛应用于以相对于源极和漏极这两者将栅极负偏置的的方式进行动作的晶体管。此外，本发明不仅可应用于a-Si晶体管，也可应用于有机晶体管等存在阈值电压负方向移位的问题的各种晶体管。

实施方式2

在下面的实施方式中，示出可以应用本发明的双栅极晶体管的移位寄存器电路的具体例子。

图11是实施方式2的单位移位寄存器SR的电路图。该单位移位寄存器SR相对于图7的电路，设置将节点N1(晶体管Q1的栅极)作为输入端、将节点N2(晶体管Q2的栅极)作为输出端的反相器。即，与图7不同，晶体管Q2的栅极(节点N2)不连接到复位端子RST。

该反相器由在节点N2与第二电源端子S2之间进行二极管连接的晶体管Q5、和连接在节点N2与第一电源端子S1之间且栅极连接到节点N1的晶体管Q6构成。晶体管Q6的导通电阻设定为比晶体管Q5充分小。

节点N1为L电平时，由于晶体管Q6截止，所以节点N2成为H电平(VDD-Vth(Q5))。相反地，节点N1为H电平时晶体管Q5、Q6都导通，但是节点N2成为由晶体管Q5、Q6的导通电阻之比所决定的电位(≈0V)的L电平。即，该反相器是所谓的“比例反相器”。

在图7的单位移位寄存器SR_k中，由于仅在下一级的输出信号G_k+1成为H电平时(即，下一级的选择期间)节点N2成为H电平，所以晶体管Q2仅在此期间导通，使输出端子OUT成为低阻抗的L电平。并且，在除此以外的非选择期间，晶体管Q2变为截止，输出端子OUT成为高阻抗(浮动状态)的L电平。因此，输出信号G_k容易受到噪音和漏电流的影响，动作容易变得不稳定。

与此相对，在图11的单位移位寄存器SR_k中，由于在节点N1是L电平的期间，由晶体管Q5、Q6构成的反相器将节点N2维持在H电平，所以在非选择期间的期间，晶体管Q2保持在导通状态。即，由于非选择期间的输出端子OUT(输出信号G)在低阻抗下维持在L电平，所以动作稳定。

当然，在本实施方式中，也可以得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。因此，可以防止在非选择期间节点N1的电平上升，可以防止误动作的产生。

实施方式3

图12是实施方式3的单位移位寄存器SR的电路图。该单位移位寄存器SR相对于图11的电路，设置连接在节点N1和第一电源端子S1之间且栅极连接到节点N2的晶体管Q7。即，晶体管Q7是具有连接到节点N2的栅电极并且使节点N1放电的晶体管。

在图11的单位移位寄存器SR_k中，在下一级的输出信号G_k+1成为H电平时(下一级的选择期间)，晶体管Q4导通，使节点N1放电，但是，在除此以外的非选择期间，节点N1在高阻抗(浮动状态)下成为L电平。因此，在非选择期间，由于噪音或漏电流将电荷提供给节点N1时，节点N1的电平上升。此时，晶体管Q1导通，产生将输出信号G进行输出来作为误信号这样的误动作。

与此相对，在图12的单位移位寄存器SR中，在节点N1成为L电平时，由晶体管Q5、Q6构成的反相器将节点N2维持在H电平，相应地晶体管Q7变成导通，所以，在非选择期间的期间，节点N1在低阻抗下成为L电平。因此，在非选择期间，抑制节点N1的电平上升，并且防止上述误动作的产生。

并且，与双栅极晶体管Q3D相比，晶体管Q7的导通电阻足够大，以使双栅极晶体管Q3D可以使节点N1的电平上升。

在本实施方式中，也可以得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。在本实施方式中，假定在非选择期间在双栅极晶体管Q3D流过电流，向节点N1提供电荷，由于该电荷由晶体管Q7放出到第一电源端子S1，所以，难以产生由此导致的误动作。但是，该电流导致单位移位寄存器SR的功耗增大或高电位侧电源电位VDD的降低。因此，防止双栅极晶体管Q3D的阈值电压的负方向移位在本实施方式中也是非常有效的。

实施方式4

如实施方式2、3中所说明的，在图11和图12的单位移位寄存器SR中，在非选择期间的期间，晶体管Q2的栅极(节点N2)继续地成为H电平，由此，可以使输出端子OUT成为低阻抗的L电平。但是，a-Si晶体管的栅极相对于源极继续地为正偏置时，阈值电压向正方向移位。在晶体管Q2中产生阈值电压的正方向移位时，产生该晶体管Q2的导通电阻变高、不能够使输出端子OUT充分地成为低阻抗这样的问题。

此外，在图12的单位移位寄存器SR中，由于晶体管Q7的栅极也在非选择期间的期间继续地成为H电平，所以，产生如下的问题：该晶体管Q7的阈值电压也向正方向移位，不能够使节点N1、输出端子OUT充分地成为低阻抗。

图13是实施方式4的单位移位寄存器SR的电路图，实施该问题的对策。对于在图13的单位移位寄存器SR中来说，并联地设置两个使输出端子OUT放电的晶体管(晶体管Q2A、Q2B；相当于图11和图12的晶体管Q2)。在此，晶体管Q2A、Q2B的栅极连接的节点分别定义为“节点N2A”、“节点N2B”。

此外，在该单位移位寄存器SR中，相当于图12的晶体管Q7，但是，分别设置在节点N2A、N2B(晶体管Q7A、Q7B)。即，晶体管Q7A是具有连接到节点N2A的栅电极并且使节点N1放电的晶体管，晶体管Q7B是具有连接到节点N2B的栅电极并且使节点N1放电的晶体管。

本实施方式的单位移位寄存器SR具有输入预定的控制信号VFRA的第一控制端子TA和输入控制信号VFRB的第二控制端子TB。控制信号VFRA、VFRB是互补的信号，由移位寄存器外部的控制装置(未图示)生成。该控制信号VFRA、VFRB以固定的周期切换电平。在栅极线驱动电路中，优选以在显示图像的帧间的消隐期间切换电平(交替)的方式进行控制，例如，以按显示图像的每一帧切换电平的方式进行控制。

此外，晶体管Q8A连接在第一控制端子TA和节点N2A之间，晶体管Q8B连接在第二控制端子TB和节点N2B之间。晶体管Q8A的栅极连接到节点N2B，晶体管Q8B的栅极连接到节点N2A。即，对于晶体管Q8A和晶体管Q8B来说，其一个的主电极(在此是漏极)交叉地连接到彼此的控制电极(栅极)上，构成所谓的触发器电路。

进一步地，该单位移位寄存器SR具有连接在由晶体管Q5、Q6构成的反相器的输出端与节点N2A之间的晶体管Q9A、和连接在该反相器的输出端与节点N2B之间的晶体管Q9B。晶体管Q9A的栅极连接到第一控制端子TA，晶体管Q9B的栅极连接到第二控制端子TB。

在控制信号VFRA是H电平、控制信号VFRB是L电平的期间，晶体管Q9A导通、晶体管Q9B截止，所以，由晶体管Q5、Q6构成的反相器的输出端连接到节点N2A。此外，此时晶体管Q8B导通，节点N2A成为L电平。即，在该期间，晶体管Q2A被驱动，晶体管Q2B成为停止状态。

相反地，在控制信号VFRA是L电平、控制信号VFRB是H电平的期间，晶体管Q9A截止，晶体管Q9B导通，所以由晶体管Q5、Q6构成的反相器的输出端连接到节点N2B。此外，此时晶体管Q8A导通，节点N2B成为L电平。即，在此期间，晶体管Q2B被驱动，晶体管Q2A成为停止状态。

这样，晶体管Q9A、Q9B起到基于控制信号VFRA、VFRB将由晶体管Q5、Q6构成的反相器的输出端交替地连接到节点N2A和节点N2B上的切换电路的功能。

在本实施方式中，每次控制信号VFRA、VFRB反转时，晶体管Q2A、Q5A的对和晶体管Q2B、Q5B的对交替地成为停止状态，所以，可以防止这些栅极继续地偏置。因此，可以防止a-Si晶体管的阈值的正方向移位导致的误动作，并且可以提高动作的可靠性。

在本实施方式中，也可以得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。由此，可以防止单位移位寄存器SR的误动作的产生、功耗的增大以及电源电压的降低。

实施方式5

在上述的各实施方式中，对于双栅极晶体管Q3D来说，在单位移位寄存器SR的节点N1充电时，以源极跟随器模式进行动作。即，伴随着进行节点N1的充电，晶体管Q3b的栅极(输入端子IN1)、源极(节点N1)间电压变小，驱动能力(流过电流的能力)降低，所以，为了将节点N1充电到充分高的电平，需要某程度的时间。这妨碍了移位寄存器动作的快速化。

图14是实施方式5的单位移位寄存器SR的电路图，实施该问题的对策。对于该单位移位寄存器SR来说，在级联连接的情况下，如图15所示，采用彼此相位不同的三相时钟CLKA、CLKB、CLKC进行驱动。

此外，各单位移位寄存器SR具有第一输入端子IN1以及第二输入端子IN2这两个作为输入端子，在第一输入端子IN1上连接前两级的输出端子OUT，在第二输入端子IN2上连接前一级的输出端子OUT。此外，在第一级的单位移位寄存器SR1的第一输入端子IN1、第二输入端子IN2上分别输入起动脉冲ST1、ST2。起动脉冲ST1、ST2激活(变为H电平)的定时不同。起动脉冲ST2在起动脉冲ST1之后激活。

对于本实施方式的单位移位寄存器SR来说，作为对节点N1进行充电的单元，包含双栅极晶体管Q3D、对其栅极节点(定义为“节点N4”)进行充电的晶体管Q10、使节点N4升压的电容元件C2和使节点N4放电的晶体管Q4。如图14所示，晶体管Q10连接在节点N4和第二电源端子S2之间，栅极连接到第一输入端子IN1。电容元件C2连接在节点N4和第二输入端子IN2之间。晶体管Q4连接在节点N4和第一电源端子S1之间，栅极连接到复位端子RST。

该单位移位寄存器SR具有将节点N4作为输入端的反相器(晶体管Q5、Q6)，分别使输出端子OUT以及节点N1放电的晶体管Q2、Q7的栅极(节点N2)都连接到该反相器的输出端。此外，在节点N4和第一电源端子S1之间，与晶体管Q4并联地连接晶体管Q11，其栅极连接到节点N2。

图14的单位移位寄存器SR的基本动作原理与实施方式1中说明的几乎相同，但是，特征在于，使用前一级和前二级的各自的输出信号这两个信号，使对节点N1进行充电的双栅极晶体管Q3D的栅极充电、升压。

即，在单位移位寄存器SR_k中，对于双栅极晶体管Q3D的栅极(节点N4)来说，首先，在前二级的输出信号G_k-2成为H电平时，由晶体管Q10预充电到VDD-Vth(Q10)的电平。接下来，前一级的输出信号G_k-1成为H电平时，节点N4利用电容元件C2而升压到2×VDD-Vth(10)左右。即，双栅极晶体管Q3D的栅极电位比图1的电路的情况下高VDD左右，该双栅极晶体管Q3D可以不以源跟随模式利用非饱和区域中的动作对节点N1进行充电。因此，节点N1被高速地充电，成为H电平(VDD)，所以解决了上述问题。

并且，在本实施方式中，在选择期间，双栅极晶体管Q3D的栅极(节点N4)成为浮动状态，所以，由下一级的输出信号G_k+1控制的晶体管Q4被用于该节点N4的放电(这一点与图7的晶体管Q4不同)。晶体管Q4使节点N4成为L电平时，由晶体管Q5、Q6构成的反相器使节点N2成为H电平，相应地晶体管Q7导通，使节点N1放电。即，在本实施方式中，根据输入到复位端子RST的信号，使节点N1放电的分配任务(即，图7中的晶体管Q4的分配任务)由晶体管Q7承担。

此外，对于晶体管Q11来说，在节点N2成为H电平的期间(非选择期间)进行动作，以使将节点N4维持在低阻抗的L电平，由此防止该单位移位寄存器SR的误动作。

在本实施方式中，也可以得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。由此，可以防止单位移位寄存器SR的误动作的产生、功耗的增大以及电源电压的降低。

此外，在图14的单位移位寄存器SR中，在晶体管Q10对节点N4充电之后，前二级的输出信号G_k-2成为L电平时，晶体管Q10的栅极成为比源极以及漏极低的电位。由此，在晶体管Q10中，也存在产生与图1的晶体管Q3相同的阈值电压的负方向移位的问题。

因此，为了避免该问题，也可以对图14的晶体管Q10应用本发明的双栅极晶体管。即，如图16所示，可以将该晶体管Q10置换为由晶体管Q10a、Q10b构成的双栅极晶体管Q10D。该双栅极晶体管Q10D也与上述双栅极晶体管Q3D相同地，使该栅极和节点N6之间的寄生电容变大，以使在其栅电极从H电平变化为L电平时，晶体管Q10a、Q10b之间的连接节点(定义为“节点N10”)与此相应地下降到L电平。

根据这种结构，在双栅极晶体管Q10D即双栅极晶体管Q10a、Q10b中，可以得到抑制阈值电压的负方向移位的效果，可以防止本实施方式的单位移位寄存器SR的误动作的产生、功耗的增大以及电源电压的降低。

实施方式6

在实施方式4中，说明了解决用于在非选择期间使输出端子OUT和节点N1分别成为低阻抗的L电平的晶体管Q2、Q7中的阈值电压的正方向移位的问题的方法之一。在本实施方式中也示出解决该问题的方法。

图17是实施方式6的单位移位寄存器SR的电路图。该单位移位寄存器SR具有两个时钟端子。即，除了晶体管Q1的漏极连接的第一时钟端子CK1，还具有输入与第一时钟端子中所输入的相位不同的时钟信号的第二时钟端子CK2。

此外，在节点N1和输出端子OUT之间，设置栅极连接到第一时钟端子CK1的晶体管Q12，并且，在由晶体管Q5、Q6构成的反相器的输出端(定义为“节点N5”)和第一电源端子S1之间，设置栅极连接到第一时钟端子CK1的晶体管Q13。进一步地，在本实施方式中，在输出端子OUT和第一电源端子S1之间所连接的晶体管Q2的栅极连接到第二时钟端子CK2。

由晶体管Q5、Q6构成的反相器与实施方式2、3相同地，将节点N1作为输入端，但是，不同点在于晶体管Q5的栅极以及漏极连接到第二时钟端子CK2。即，输入到第二时钟端子CK2的时钟信号成为该反相器的电源。

图17的单位移位寄存器SR的基本动作原理与实施方式1中说明的几乎相同，但是其特征在于，由输入到第二时钟端子CK2的时钟信号提供功率，由此，由晶体管Q5、Q6构成的反相器被激活，此外，其输出由晶体管Q13强制地变为L电平。

在此，也代表性地对第k级单位移位寄存器SR_k的动作进行说明。为了简单，在该单位移位寄存器SR_k中，对第一时钟端子CK1输入时钟信号CLKA，对第二时钟端子CK2输入时钟信号CLKB。

首先，说明单位移位寄存器SR_k的非选择期间的动作。在非选择期间，由于节点N1是L电平，所以，由晶体管Q5、Q6构成的反相器由时钟信号CLKB激活时，节点N5变成H电平。此外，当该反相器成为非激活时，晶体管Q13因时钟信号CLKA而变为导通，所以节点N5成为L电平。即，在非选择期间，节点N5以大致与时钟信号CLKB相同的方式，电平进行变化。因此，晶体管Q7在时钟信号CLKB成为H电平的定时，使节点N1成为低阻抗的L电平。

晶体管Q7在时钟信号CLKB为L电平时截止，但是，在此期间，由于时钟信号CLKA使晶体管Q12导通，所以，节点N1的电荷利用晶体管Q12释放到输出端子OUT。通常，由于在输出端子OUT上连接电容性的负载(在栅极线驱动电路的情况下，是显示面板的栅极线)，所以，此时释放到输出端子OUT的程度的电荷不会使输出端子OUT成为H电平。

这样，在单位移位寄存器SR_k的非选择期间，晶体管Q7和晶体管Q12以交替地使节点N1放电的方式进行动作，由此，防止节点N1的电平上升。晶体管Q7、Q12的栅电极不被继续地正偏置，所以也抑制了它们的阈值电压的正方向移位。

此外，晶体管Q2在时钟信号CLKB成为H电平时导通，使输出端子OUT成为低阻抗的L电平。即，晶体管Q2的栅极也不继续地正偏置，所以同样抑制了其阈值电压的正方向移位。

此外，前一级的输出信号G_k-1成为H电平，在成为单位移位寄存器SR_k的非选择期间时，节点N1成为H电平。在此期间，即使由晶体管Q5、Q6构成的反相器因时钟信号CLKB而被激活，节点N5也是L电平，所以晶体管Q7成为截止，维持节点N1的H电平。并且，当时钟信号CLKA成为H电平时，晶体管Q12的栅极成为H电平，但是，与此同时，输出端子OUT(输出信号G_k)也成为H电平，所以晶体管Q12不导通，节点N1在浮动状态下维持在H电平(由于时钟信号CLKA而被升压)。因此，单位移位寄存器SR_k可以正常地对输出信号G_k进行输出。

如上所述，在本实施方式的单位移位寄存器SR中，节点N1的电平也与实施方式1相同地变化。即，该单位移位寄存器SR进行动作，以使在非选择期间维持在复位状态，在选择期间成为设置状态。因此，可以进行与实施方式1相同的信号的移位动作。

并且，在上述说明中，晶体管Q2的源极连接到第一电源端子S1上，但是，也可以连接到第一时钟端子CK1上。在这种情况下，输入到晶体管Q2的栅极的时钟信号CLKB成为L电平、该晶体管Q2成为截止时，输入到源极的时钟信号CLKA成为H电平，所以，晶体管Q2的栅极相对于源极成为与负偏置等价的状态。由此，向正方向移位后的阈值电压向负方向返回并恢复，所以，减小了晶体管Q2的驱动能力的下降，得到电路的动作寿命延长的效果。

在本实施方式中，也得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。由此，可防止单位移位寄存器SR误动作的产生、功耗的增大以及电源电压的下降。

实施方式7

在实施方式7中，示出了解决用于在非选择期间使输出端子OUT和节点N1分别成为低阻抗的L电平的晶体管Q2、Q7中的阈值电压的正方向移位的问题的方法。

图18是实施方式7的单位移位寄存器SR的电路图。同样地，除了晶体管Q1的漏极连接的第一时钟端子CK1以外，该单位移位寄存器SR还具有输入与第一时钟端子上所输入的相位不同的时钟信号的第二时钟端子CK2。

图18的电路具有与图12类似的结构，但是，不同之处在于，将晶体管Q1的栅极节点(节点N1)作为输入端、将晶体管Q2的栅极节点(节点N2)作为输出端的反相器是电容性负载型的反相器。即，该反相器将负载电容C3作为负载元件。此外，该反相器与通常的反相器不同，输入到第一时钟端子CK1的时钟信号成为电源。即，负载电容C3连接在作为该反相器的输出端子的节点N2和第一时钟端子CK1之间。负载电容C3是该反相器的负载元件，并且，起到第一时钟端子CK1和节点N2的耦合电容的功能。

进一步地，在图18的电路中，与栅极连接到上述反相器的输出端上的晶体管Q2并联地连接晶体管Q14。该晶体管Q14的栅极连接到第二时钟端子CK2。

图18的单位移位寄存器SR的基本动作原理与实施方式1中说明的几乎相同，但是其特征在于，根据输入到第一时钟端子CK1的时钟信号提供功率，由此，由负载电容C3和晶体管Q6构成的反相器被激活。

在此，代表性地对第k级单位移位寄存器SR_k的动作进行说明。为了简单，在该单位移位寄存器SR_k中，在第一时钟端子CK1上输入时钟信号CLKA，在第二时钟端子CK2上输入时钟信号CLKB。

首先，说明单位移位寄存器SR_k的非选择期间的动作。在非选择期间，由于节点N1是L电平，所以由负载电容C3和晶体管Q6构成的反相器由时钟信号CLKA激活时，节点N2变成H电平。此外，当该反相器成为非激活时，由于通过负载电容C3的耦合，所以，根据时钟信号CLKA的下降，节点N2成为L电平。即，在非选择期间，对于节点N2来说，以与时钟信号CLKA基本相同的方式，电平进行变化。因此，晶体管Q7在时钟信号CLKA成为H电平的定时，使节点N1成为低阻抗的L电平。

此外，晶体管Q2也与晶体管Q7相同地，在与时钟信号CLKA同步的定时导通，由此，使输出端子OUT成为低阻抗的L电平。时钟信号CLKA为L电平时，晶体管Q2截止，但是，此时晶体管Q14由于时钟信号CLKB而导通，使输出端子OUT成为低阻抗的L电平。

这样，在单位移位寄存器SR_k的非选择期间，晶体管Q7进行动作，以使在与时钟信号CLKA同步的定时使节点N1放电，由此，防止节点N1的电平上升。此外，晶体管Q2和晶体管Q14交替地使输出端子OUT放电，由此，防止产生作为误信号的输出信号G_k。由于这些晶体管Q2、Q7、Q14的栅电极不继续地正偏置，所以，它们的阈值电压的正方向移位被抑制。

此外，前一级的输出信号G_k-1成为H电平，在成为单位移位寄存器SR_k的选择期间时，该单位移位寄存器SR_k的双栅极晶体管Q3D导通，所以，节点N1成为H电平。此时，由负载电容C3和晶体管Q6构成的反相器是非激活的，节点N2成为L电平。并且，时钟信号CLKA成为H电平时，该反相器被激活，但是由于晶体管Q6导通，所以节点N2维持L电平。因此，在选择期间，维持晶体管Q7的截止，节点N1在浮动状态下保持在H电平(由于时钟信号CLKA而被升压)。因此，单位移位寄存器SR_k可以正常地对输出信号G_k进行输出。

如上所述，在本实施方式的单位移位寄存器SR中，节点N1的电平也与实施方式1相同地变化。即，该单位移位寄存器SR进行动作，以使在非选择期间维持在复位状态，在选择期间成为设置状态。因此，可以进行与实施方式1相同的信号的移位动作。

在本实施方式中，也得到抑制构成双栅极晶体管Q3D的晶体管Q3a、Q3b的阈值电压的负方向移位的效果。因此，可以防止单位移位寄存器SR误动作的产生、功耗的增大以及电源电压的下降。

实施方式8

在实施方式8中，示出了将本发明的双栅极晶体管Q3D应用于可以切换信号的移位方向的移位寄存器(双方向移位寄存器)的例子。

图19是实施方式8的单位移位寄存器SR的电路图。该单位移位寄存器SR是双向移位寄存器。该单位移位寄存器SR的电路结构本身几乎与图11相同，但是将晶体管Q4置换为本发明的双栅极晶体管Q4D(晶体管Q4a、Q4b)。与上述双栅极晶体管Q3D相同地，对于该双栅极晶体管Q4D来说，也在其栅电极从H电平变为L电平时，以使与此相应地晶体管Q4a、Q4b之间的连接节点(定义为“节点N6”)下降到L电平的方式，使该栅极和节点N6之间的寄生电容变大。

仅进行一个方向的移位的单位移位寄存器基本上在输入端子上输入信号，成为设置状态，在复位端子上输入信号，成为复位状态，在双向移位寄存器中，根据信号的移位方向，输入端子和复位端子在功能上交替，所以，它们之间没有区别。为了说明的简便，将双栅极晶体管Q3D的栅极连接的端子称为“第一输入端子IN1”，将双栅极晶体管Q4D的栅极连接的端子称为“第二输入端子IN2”。

此外，在作为双向移位寄存器的单位移位寄存器SR上输入决定信号的移位方向用的控制信号即第一电压信号VN以及第二电压信号VR。双栅极晶体管Q3D连接在输入第一电压信号VN的第一电压信号端子TN和节点N1之间，双栅极晶体管Q4D连接在与输入第二电压信号VR的第二电压信号端子TR之间。第一电压信号VN和第二电压信号VR是互补的信号。

例如，第一电压信号VN为H电平(VDD)，第二电压信号VR为L电平(VSS)时，由于在图19中第一电压信号端子TN成为VDD，第二电压信号端子RT成为VSS，所以，双栅极晶体管Q3D成为节点N1的充电电路，双栅极晶体管Q4D成为节点N1的放电电路。即，在此状态下，第一输入端子IN1起到图11的输入端子IN1的作用，第二输入端子IN2起到图11的复位端子RST的作用。

相反地，第一电压信号VN为L电平(VSS)，第二电压信号VR为H电平(VDD)时，双栅极晶体管Q3D成为节点N1的放电电路，双栅极晶体管Q4D成为节点N1的充电电路。即，在此状态下，第一输入端子IN1起到图11的复位端子RST的作用，第二输入端子IN2起到图11的输入端子IN1的作用。

即，根据如图2所示地级联连接该单位移位寄存器SR而构成的多级移位寄存器，在第一电压信号VN为H电平，第二电压信号VR为L电平的情况下，按输出信号G1、G2、G3…的顺序激活(正方向移位)。相对地，在第一电压信号VN为L电平，第二电压信号VR为H电平的情况下，按输出信号G_n、G_n-1、G_n-2…的顺序激活(反方向移位)。

因此，在本实施方式中，当正方向移位的动作时，在构成双栅极晶体管Q3D的晶体管Q3a、Q3b中，得到抑制阈值电压的负方向移位的效果。此外，当反方向的移位动作时，在构成双栅极晶体管Q4D的晶体管Q4a、Q4b中，得到抑制阈值电压的负方向移位的效果。因此，在本实施方式中，也可以防止单位移位寄存器SR误动作的产生、功耗的增大以及电源电压的下降。

并且，在图19中，相对于以实施方式2(图11)的单位移位寄存器SR的结构为基础的双向移位寄存器，示出了采用本发明的双栅极晶体管Q3D、Q4D的例子，但是，对双向移位寄存器应用本发明并不限于此。下面示出本实施方式的变形例。

例如，图20是相对于以实施方式3(图12)的单位移位寄存器SR为基础的双向移位寄存器，采用双栅极晶体管Q3D、Q4D的例子。即，相对于图19的电路，设置在非选择期间使节点N1放电的晶体管Q7。此外，例如，图21和图22分别是相对于以实施方式7(图18)和实施方式4(图13)的单位移位寄存器SR为基础的双向移位寄存器，应用双栅极晶体管Q3D、Q4D的例子。在这些变形例中，也都得到与上述效果相同的效果。

实施方式9

如上所述，在双栅极晶体管Q3D中，当晶体管Q3a、Q3b的栅极(单位移位寄存器SR的输入端子IN1)从H电平(VDD)变为L电平(VSS＝0V)时的晶体管Q3a、Q3b之间的节点N3的电平的变化量，在使输入端子IN1和节点N3之间的电容成分为Cgs、使不包含在Cgs中的附随于节点N3的寄生电容为Cstr时，由VDD×Cgs/(Cgs+Cstr)表示。即，输入端子IN1和节点N3之间的电容成分Cgs比寄生电容Cstr越大(即，附随于节点N3的全部寄生电容中所占的电容成分Cgs的比率越大)，可使节点N3下降到更低的电平。

因此，在本实施方式中，说明用于使双栅极晶体管Q3D中的输入端子IN1和节点N3之间的电容成分变大的方法。一般，对于电场效应型晶体管来说，作为寄生电容，在栅极和源极/漏极之间具有叠加电容。这样，如图23所示，作为寄生电容，双栅极晶体管Q3D具有晶体管Q3a的栅极漏极叠加电容Cgdo(Q3a)以及栅极源极叠加电容Cgso(Q3a)、和晶体管Q3b的栅极漏极叠加电容Cgdo(Q3b)以及栅极源极叠加电容Cgso(Q3b)。

这些中的有助于输入端子IN1和节点N3之间的电容成分(Cgs)的是晶体管Q3a、Q3b的栅极源极叠加电容Cgso(Q3a)、Cgso(Q3b)，在本发明中，优选这些电容值充分大。

图24(a)、(b)是示出本实施方式的双栅极移位寄存器Q3D的结构的图。图24(a)是双栅极移位寄存器Q3D的截面图，图24(b)是其上面图。并且，图24(a)对应于沿图24(b)所示的A-A线的截面。

该双栅极移位寄存器Q3D是在栅电极上的源极/漏极区域的所谓的“底栅型晶体管”。即，该双栅极移位寄存器Q3D由形成在玻璃衬底10上的栅电极11、形成在栅电极11上的栅极绝缘膜12、形成在栅极绝缘膜12上的活性区域13(本征硅)、形成在活性区域13上的接触层14(N+型硅)构成。接触层14成为晶体管Q3a、Q3b的源极/漏极，在其上分别形成晶体管Q3a的漏极布线15、晶体管Q3b的漏极布线16、晶体管Q3a、Q3b的源极布线17。

例如，在图7的单位移位寄存器SR中，栅电极11连接到单位移位寄存器SR的输入端子IN1，晶体管Q3a的漏极布线15连接到第二电源端子S2，晶体管Q3b的漏极布线16连接到节点N1。并且，晶体管Q3a、Q3b的源极布线17成为节点N3。

如图24(b)所示，在本实施方式中，使成为节点N3的布线17的图形比其他布线15、16大(使宽度变大)。这样，栅电极11和布线17对置的面积变大，可使叠加电容Cgso(Q3a)、Cgso(Q3b)变大。即，可以使在输入端子IN1和节点N3之间的电容成分(Cgs≈Cgso(Q3a)+Cgso(Q3b))变大。

其结果是，双栅极移位寄存器Q3D的栅极从H电平变为L电平时，可以使晶体管Q3a、Q3b间的节点N3的电平充分地降低到较低的电平，抑制阈值电压的负方向移位的本发明的效果提高。

此时，晶体管Q3a的漏极布线15和晶体管Q3b的漏极布线16的图形也可以较大，可得到上述效果。但是，由于这样时双栅极移位寄存器Q3D的形成面积明显增大，所以，如图24(b)所示，优选仅成为节点N3的源极布线17的图形变大。即，在图23中，维持Cgdo(Q3a)和Cgdo(Q3b)的值，并且仅使Cgso(Q3a)和Cgso(Q3b)的值增大。其结果是，Cgso(Q3a)＞Cgdo(Q3a)以及Cgso(Q3b)＞Cgdo(Q3b)的关系成立。

但是，如本实施方式所示，将成为节点N3的布线17的宽度形成得较宽时，不仅电容成分Cgs，不包含在该Cgs中的节点N3的寄生电容Cstr也变大，但是，几乎没有伴随着寄生电容Cstr的增加。

寄生电容Cstr是布线17的“边缘电容(fringe capacitor)”，如布线17中的对接地电容或例如若在液晶显示装置中玻璃衬底10的上方所配置的对置电极(公共电极)和布线17之间的寄生电容等。对于接地电极或公共电极来说，离布线17的距离较远，所以，即使布线17的宽度改变，上述边缘电容的值也几乎没有变化。其结果是，在本实施方式中，即使将布线17的宽度形成得较宽，也几乎没有伴随着寄生电容Cstr的增加是其原因。

与此相对，栅极源极叠加电容Cgso(Q3a)、Cgso(Q3b)能够被看作布线17和栅电极11对置地构成的并行平板型的电容器。由此，如果增大布线17的宽度，则Cgso(Q3a)、Cgso(Q3b)的值基本上与其成比例地变大。

因此，根据本实施方式，可保持寄生电容Cstr的值，同时电容成分Cgs的值变大。也就是，在附随于节点N3的寄生电容中所占的电容成分Cgs的比例可以变大。其结果是，在晶体管Q3a、Q3b的栅极(单位移位寄存器SR的输入端子IN1)从H电平变为L电平时，节点N3下降到更低的电平，从而得到上述效果。

此外，在上述说明中示出了底栅型晶体管的例子，但是，本实施方式也可应用于例如在活性区域13上配置栅电极11的“顶栅型晶体管”。图25(a)、(b)示出了双栅极移位寄存器Q3D是顶栅型晶体管的情况的例子。

在顶栅型晶体管的情况下，如图25(a)，栅电极11由横跨活性区域13上的线状图形形成。由于晶体管Q3a的漏极区域151、晶体管Q3b的漏极区域161和晶体管Q3a、Q3b的源极区域171形成在栅电极11下的活性区域13内，所以，在这些之上形成用于与上层布线连接的触点18。图25(b)示出了该布线的图形。

在这种情况下，也使构成节点N3的布线17的图形比其他布线15、16大。由此，可以使栅电极11和布线17对置的面积变大，使叠加电容Cgso(Q3a)、Cgso(Q3b)变大，可得到与上述效果相同的效果。

并且，本实施方式可应用在实施方式1～8中的所有双栅极晶体管Q3D。此外，以上仅说明了双栅极晶体管Q3D，但是明显地，也可应用于在图16中示出的实施方式5的变形例中的双栅极晶体管Q10D以及在实施方式8中的双栅极晶体管Q4D。

实施方式10

在上述实施方式中，使双栅极晶体管Q3D的节点N3的电平下降的单元是在其栅极(输入端子IN1)和节点N3之间的寄生电容(晶体管Q3a、Q3b的栅极源极叠加电容)。

如上所述，为了使节点N3的电平下降到更低的电平，可以使该栅极和节点N3之间的电容成分变大。因此，在本实施方式中，如图26(a)，在双栅极晶体管Q3D的栅极和节点N3之间连接电容元件C4。由此，即使不采用如实施方式9的方法，也可以增大栅极和节点N3之间的电容成分，可更可靠地使节点N3下降到L电平。即，可更可靠地防止双栅极晶体管Q3D的阈值电压的负方向移位。

本实施方式可应用在实施方式1～8中的所有双栅极晶体管Q3D中。此外，对于实施方式8中的双栅极晶体管Q4D也可以采用。在这种情况下，如图26(b)，可以在双栅极晶体管Q4D的栅极和节点N6之间连接电容元件C5。此外，也可应用于图16所示的实施方式5的变形例中的双栅极晶体管Q10D，在这种情况下，如图26(c)所示，可以在双栅极晶体管Q10D的栅极和节点N10之间连接电容元件C6。

实施方式11

在上述实施方式中，使双栅极晶体管Q3D的节点N3的电平下降的单元是其栅极(输入端子IN1)和节点N3之间的电容成分，但是也可以使用二极管。

图27(a)是示出本实施方式的双栅极晶体管Q3D的图。如该图所示，在双栅极晶体管Q3D的栅极和节点N3之间，以栅极侧成为阴极、节点N3成为阳极的方式连接二极管D1。在这种情况下，当双栅极晶体管Q3D的栅极从H电平变为L电平时，与此伴随地节点N3下降到L电平。因此，根据图27(a)的双栅极晶体管Q3D，也得到与实施方式1相同的抑制阈值电压的负方向移位这样的效果。

此外，在上述各实施方式中，节点N3的电平下降时，该节点N3在浮动状态下成为L电平。由此，在晶体管Q3a、Q3b中产生漏电流时，节点N3的电平上升，产生本发明的效果降低的问题。

与此相对，在图27(a)的双栅极晶体管Q3D中，即使节点N3的电平由于漏电流而上升，其电荷也通过二极管D1被放电。即，在产生漏电流的情况下，节点N3的电平没有变得比二极管D1的阈值电压大，所以，也可得到能够解决上述问题的效果。

本实施方式可应用在实施方式1～8的所有单位移位寄存器SR的双栅极晶体管Q3D中。此外，也可应用于实施方式8中的单位移位寄存器SR的双栅极晶体管Q4D。在这种情况下，如图27(b)，在双栅极晶体管Q4D的栅极和节点N6之间，以栅极侧成为阴极、节点N6成为阳极的方式连接二极管D2。此外，也可应用于在图16中示出的实施方式5的变形例的双栅极晶体管Q10D中，在这种情况下，如图27(c)所示，可在双栅极晶体管Q10D的栅极和节点N10之间，以栅极侧成为阴极、节点N10侧成为阳极的方式连接二极管D3。

实施方式12

在本实施方式中，使用晶体管作为使双栅极晶体管Q3D的节点N3的电平下降的单元。

图28(a)是示出本实施方式的双栅极晶体管Q3D的图。如该图所示，在双栅极晶体管Q3D的栅极和节点N3之间连接晶体管Q3c，该晶体管Q3c在输入到该栅极中的信号(前一级的输出信号G_k-1)从H电平变为L电平时导通。例如，图29是将图28(a)的双栅极晶体管Q3D用于图12的单位移位寄存器SR_k的例子。

在级联连接单位移位寄存器SR的情况下，由于在第k级的单位移位寄存器SR_k的输入端子IN1上输入其前一级的输出信号G_k-1，所以，输入到双栅极晶体管Q3D的栅极中的信号(前一级的输出信号G_k-1)从H电平变为L电平时，为了使晶体管Q3c导通，可以将晶体管Q3c的栅极连接到时钟端子CK1。

例如，作为单位移位寄存器SR_k，假定在时钟端子CK1上输入时钟信号CLKA时，其前一级的输出信号G_k-1在时钟信号CLKB的上升时刻成为H电平。前一级的输出信号G_k-1成为H电平时，晶体管Q3a、Q3b导通，节点N1、N3成为H电平。此时，由于输入到时钟端子CK1的时钟信号CLKA是L电平，所以晶体管Q3c成为截止。

之后，前一级的输出信号G_k-1变为L电平时，晶体管Q3a、Q3b截止。此时，由于时钟信号CLKA成为H电平，所以晶体管Q3c导通。其结果是，节点N3利用晶体管Q3c被放电，下降到L电平。即，在晶体管Q3a、Q3b中，防止栅极相对于源极和漏极这两者成为低电位。因此，得到与实施方式1相同的抑制双栅极晶体管Q3D中的阈值电压的负方向移位这样的效果。

本实施方式可应用在实施方式1～8的所有单位移位寄存器SR的双栅极晶体管Q3D中。此外，也可应用于实施方式8的单位移位寄存器SR的双栅极晶体管Q4D中。在这种情况下，如图28(b)，在双栅极晶体管Q4D的栅极和节点N6之间连接栅极连接到时钟端子CK1上的晶体管Q4c。

此外，也可应用于图16中示出的实施方式5的变形例的双栅极晶体管Q10D中。在这种情况下，如图28(c)所示，在双栅极晶体管Q10D的栅极和节点N10之间连接晶体管Q10c。但是，对双栅极晶体管Q10D的栅极输入前二级的输出信号G_k-2，这需要在从H电平变为L电平时使晶体管Q10c导通。由此，如图28(c)所示，晶体管Q10c的栅极连接到输入与输入到时钟端子CK1的相位不同的时钟信号的时钟端子CK2。

Claims (6)

1.一种半导体装置，具有在预定的第一节点和第二节点之间串联地连接并且控制电极相互连接的多个第一晶体管，其特征在于，

将上述多个第一晶体管间的各个连接节点作为第三节点，

从上述第一～第三节点以及上述控制电极分别成为比上述多个第一晶体管的阈值电压高的H电平的状态，变化为上述第一以及第二节点仍为H电平、上述控制电极的电位成为比上述阈值电压低的L电平时，与此对应地，上述第三节点的电平也下降到L电平，

作为使上述第三节点的电平下降的单元，还具有二极管，该二极管连接在上述控制电极和上述第三节点之间，将上述控制电极侧作为阴极，将上述第三节点侧作为阳极。

2.一种半导体装置，具有在预定的第一节点和第二节点之间串联地连接并且控制电极相互连接的多个第一晶体管，其特征在于，

将上述多个第一晶体管间的各个连接节点作为第三节点，

从上述第一～第三节点以及上述控制电极分别成为比上述多个第一晶体管的阈值电压高的H电平的状态，变化为上述第一以及第二节点仍为H电平、上述控制电极的电位成为比上述阈值电压低的L电平时，与此对应地，上述第三节点的电平也下降到L电平，

作为使上述第三节点的电平下降的单元，还具有第二晶体管，该第二晶体管连接在上述第一晶体管的上述控制电极和上述第三节点之间。

3.一种移位寄存器电路，其特征在于，

具有：输入端子，输出端子，第一时钟端子以及复位端子；将输入到上述第一时钟端子的第一时钟信号提供给上述输出端子的第一晶体管；使上述输出端子放电的第二晶体管；充电电路，根据输入到上述输入端子的输入信号，对上述第一晶体管的控制电极连接的第一节点进行充电；放电电路，根据输入到上述复位端子的复位信号，使上述第一节点放电，

上述充电电路包括串联地连接在上述第一节点和固定电位的电源端子之间并且控制电极都连接到上述输入端子上的多个第三晶体管，

还具有二极管，连接在上述多个第三晶体管间的各连接节点和上述输入端子之间，将上述输入端子侧作为阴极，将上述连接节点侧作为阳极。

4.一种移位寄存器电路，其特征在于，

具有：输入端子，输出端子，第一时钟端子以及复位端子；将输入到上述第一时钟端子的第一时钟信号提供给上述输出端子的第一晶体管；使上述输出端子放电的第二晶体管；充电电路，根据输入到上述输入端子的输入信号，对上述第一晶体管的控制电极连接的第一节点进行充电；放电电路，根据输入到上述复位端子的复位信号，使上述第一节点放电，

上述充电电路包括串联地连接在上述第一节点和固定电位的电源端子之间并且控制电极都连接到上述输入端子上的多个第三晶体管，

还具有第四晶体管，在上述多个第三晶体管间的各连接节点和上述输入端子之间，控制电极连接到上述第一时钟端子。

5.一种移位寄存器电路，其特征在于，

具有：第一以及第二输入端子、输出端子以及时钟端子；分别输入互补的第一以及第二电压信号的第一以及第二电压信号端子；第一晶体管，将输入到上述时钟端子的时钟信号提供给输出端子；使上述输出端子放电的第二晶体管；第一驱动电路，基于输入到上述第一输入端子的第一输入信号，将上述第一电压信号提供给上述第一晶体的管控制电极连接的第一节点；第二驱动电路，基于输入到上述第二输入端子的第二输入信号，将上述第二电压信号提供给上述第一节点；反相器，将上述第一节点作为输入端，将上述第二晶体管的控制电极连接的第二节点作为输出端，

上述第一驱动电路包括在上述第一节点和上述第一电压信号端子之间串联地连接并且控制电极都连接到上述第一输入端子的多个第三晶体管，

上述第二驱动电路包括在上述第一节点和上述第二电压信号端子之间串联地连接并且控制电极都连接到上述第二输入端子的多个第四晶体管，

切换上述第一以及第二电压信号的电平，由此，切换信号的移位方向，

还具有：

第一二极管，连接在上述多个第三晶体管间的各连接节点和上述第一输入端子之间，将上述第一输入端子侧作为阴极，将上述多个第三晶体管间的连接节点侧作为阳极；

第二二极管，连接在上述多个第四晶体管间的各连接节点和上述第二输入端子之间，将上述第二输入端子侧作为阴极，将上述多个第四晶体管间的连接节点侧作为阳极。

6.一种移位寄存器电路，其特征在于，

具有：第一以及第二输入端子、输出端子以及时钟端子；分别输入互补的第一以及第二电压信号的第一以及第二电压信号端子；第一晶体管，将输入到上述时钟端子的时钟信号提供给输出端子；使上述输出端子放电的第二晶体管；第一驱动电路，基于输入到上述第一输入端子的第一输入信号，将上述第一电压信号提供给上述第一晶体的管控制电极连接的第一节点；第二驱动电路，基于输入到上述第二输入端子的第二输入信号，将上述第二电压信号提供给上述第一节点；反相器，将上述第一节点作为输入端，将上述第二晶体管的控制电极连接的第二节点作为输出端，

上述第一驱动电路包括在上述第一节点和上述第一电压信号端子之间串联地连接并且控制电极都连接到上述第一输入端子的多个第三晶体管，

上述第二驱动电路包括在上述第一节点和上述第二电压信号端子之间串联地连接并且控制电极都连接到上述第二输入端子的多个第四晶体管，

切换上述第一以及第二电压信号的电平，由此，切换信号的移位方向，

还具有第五晶体管，在上述多个第三晶体管间的各连接节点和上述第一输入端子之间，控制电极连接到上述时钟端子；

还具有第六晶体管，在上述多个第四晶体管间的各连接节点和上述第二输入端子之间，控制电极连接到上述时钟端子。

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