CN101261881B - 移位寄存器电路以及具有该电路的图像显示装置 - Google Patents

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Abstract

抑制构成双向移位寄存器的晶体管的阈值电压漂移，防止该移位寄存器的误动作。双向单位移位寄存器具有连接到晶体管的栅极的第一以及第二下拉电路(41)、(42)，该晶体管将时钟信号CLK提供给输出端子(OUT)。第一下拉电路(41)具有将晶体管(Q1)的栅极作为输入端且由所述时钟信号CLK激活的反相器、以及根据该输出使晶体管(Q1)的栅极放电的晶体管(Q5A)。第二下拉电路(42)包括根据将第一晶体管(Q1)的栅极作为输入端且由与所述第一时钟信号CLK的相位不同的时钟信号/CLK激活的反相器的输出对第一节点放电的晶体管(Q5A)。

Description

移位寄存器电路以及具有该电路的图像显示装置
技术领域
本发明涉及仅由例如在图像显示装置的扫描线驱动电路等中使用的同一导电型的场效应晶体管构成的移位寄存器电路，特别涉及可使信号移位的方向反转的双向移位寄存器。
背景技术
在液晶显示装置等图像显示装置(下面称为“显示装置”)中，按照多个像素矩阵状配置的显示面板的每个像素行(像素线)设置栅极线(扫描线)，以显示信号的一个水平期间的周期依次选择并驱动该栅极线，从而对显示图像进行更新。这样，作为用于依次选择并驱动像素线即栅极线的栅极线驱动电路(扫描线驱动电路)，可以采用在显示信号的一个帧期间进行绕行一周的移位动作的移位寄存器。
为了减少显示装置的制造程序的步骤数量，期望在栅极线驱动电路中使用的移位寄存器仅由同一导电型的场效应晶体管构成。由此，提出各种仅由N型或P型的场效应晶体管构成的移位寄存器和安装有该移位寄存器的显示装置。作为场效应晶体管，可以采用MOS(Metal OxideSemiconductor)晶体管和薄膜晶体管(TFT：Thin Film Transistor)等。
此外，栅极线驱动电路利用由多级构成的移位寄存器构成。即，级联连接(串联连接)按每一个像素线即每一个栅极线所设置的多个移位寄存器电路，构成栅极线驱动电路。在本说明书中，为了便于说明，构成栅极线驱动电路的多个移位寄存器电路的每一个称为“单位移位寄存器”。
例如，在液晶像素矩阵状配置的矩阵状液晶显示装置中，再三要求使该显示图像上下以及左右反转、或者使显示时的显示顺序改变等的显示图形变化。
例如，在将液晶显示装置应用于OHP(Overhead Projector)用的投影装置中且采用透过式屏幕的情况下需要显示反转。在采用透过式屏幕的情况下，由观看者观看时从屏幕的背侧投射图像，所以，与从屏幕正面投射的情况相对地使屏幕上的图像反转。此外，在要在柱状图或矩形图等的显示中得到放映的效果的情况下，期望显示顺序的变化，从而显示图像从上向下慢慢地出现，或者相反地，从下往上慢慢地出现等。
作为进行这样的显示装置的显示图形变化的方法之一，例举为切换栅极线驱动电路中的信号的移位方向。由此，提出可以切换信号的移位方向的移位寄存器(下面称为“双向移位寄存器”)。
例如，在下述专利文献1的图13中，公开了双向移位寄存器中采用的单位移位寄存器(下面也称为“双向单位移位寄存器”)，其仅由N沟道型场效应晶体管构成(本说明书的图3中示出与其相同的电路，下面的括号内的参考符号与该图3的符号对应)。
该单位移位寄存器的输出级由将输入到时钟端子(CK)中的时钟信号(CLK)提供到输出端子(OUT)的第一晶体管(Q1)以及将基准电压(VSS)提供到输出端子的第二晶体管(Q2)构成。在此，将第一晶体管的栅极节点(N1)定义为第一节点，将第二晶体管的栅极节点(N2)定义为第二节点。
该单位移位寄存器具有基于输入到预定的第一输入端子(IN1)的信号将第一电压信号(Vn)提供到第一节点的第三晶体管(Q3)、以及基于输入到预定的第二输入端子(IN2)的信号将第二电压信号(Vr)提供到第一节点的第四晶体管(Q4)。该第一、第二电压信号是一个电压电平(下面简单地称为“电平”)为H(High)电平时另一个为L(Low)电平的互补信号。
第一晶体管由这些第三、第四晶体管驱动。此外，第二晶体管由将第一节点作为输入端、将第二节点作为输出端的反相器(inverter)(Q6、Q7)驱动。也就是，当该单位移位寄存器对输出信号进行输出时，通过第二、第三晶体管的动作，使第一节点为H电平，相应地反相器使第二节点成为L电平。由此，第一晶体管导通，第二晶体管截止，在此状态下将时钟信号传送到输出端子，由此，对输出信号进行输出。另一方面，未对输出信号进行输出时，通过第二、第三晶体管的动作使第一节点成为L电平，相应地反相器使第二节点成为H电平。由此，第一晶体管截止，第二晶体管导通，输出端子的电压电平保持在L电平。
例如，在第一电压信号为H电平、第二电压信号为L电平的情况下，在第一输入端子上输入信号时，第一节点成为H电平，相应地第二节点成为L电平，成为第一晶体管导通、第二晶体管截止的状态。因此，之后，在输入时钟信号的定时，从该单位移位寄存器对输出信号进行输出。也就是，在第一电压信号为H电平、第二电压信号为L电平的情况下，该单位移位寄存器进行动作，使得在时间上使输出到第一输入信号的信号移位。
相反地，在第一电压信号为L电平、第二电压信号为H电平的情况下，对第二输入端子输入信号时，第一节点成为H电平，相应地第二节点成为L电平，成为第一晶体管导通、第二晶体管截止的状态。因此，之后，在输入时钟信号的定时，从该单位移位寄存器对输出信号进行输出。也就是，在第一电压信号为L电平、第二电压信号为H电平的情况下，该单位移位寄存器进行动作，使得在时间上使输入到第二输入信号的信号移位并进行输出。
这样，专利文献1的图13的双向单位移位寄存器(本说明书的图3)切换用于驱动第一晶体管的第一电压信号以及第二电压信号的电平，由此，切换信号的移位方向。
专利文献1特开2001-350438号公报(第13-19页，图13-图25)
专利文献2特开2006-24350号公报
如上所述，现有的双向单位移位寄存器电路的输出级上由将输入到时钟端子(CK)的时钟信号(CLK)提供给输出端子(OUT)的第一晶体管(Q1)和将基准电压(VSS)提供给输出端子的第二晶体管(Q2)构成。并且，在该单位移位寄存器对输出信号进行输出的期间(非选择期间)，维持第一晶体管截止、第二晶体管导通，由此，输出端子的电压电平(下面简单地称为“电平”)保持在L(Low)电平。
对于栅极线驱动电路的移位寄存器由非晶硅TFT(a-Si TFT)构成的显示装置来说，容易大面积化且生产率高，例如广泛地用于笔记本型PC的画面或大画面显示器装置等。
相反地，a-Si晶体管具有在栅电极被连续地(直流地)正偏压的情况下阈值电压向正方向漂移且驱动能力(流过电流的能力)下降的趋势。特别是，在栅极线驱动电路的移位寄存器中，在与大约1帧期间(16ms)相同长度的非选择期间之间，为了使第二晶体管导通，其栅极被直流地正偏压。并且，反复地进行该动作，由此，该第二晶体管的驱动能力下降。此时，噪声等所引起的在输出端子上不需要地提供了电荷时，第二晶体管不能够使其放电，产生栅极线错误地被激活的误动作，成为问题。此外，已知地，不仅a-Si TFT，例如有机TFT中也会产生同样的问题。
另一方面，在上述专利文献2的图7中，示出了可减少阈值电压的漂移(Vth漂移)移位的问题的单位移位寄存器(下面的括号内的参考符号与专利文献2的图7中的相对应)。
专利文献的图7的单位移位寄存器具有两个相当于第二晶体管的晶体管(TdA、Td)，并且，具有在非选择期间防止第一晶体管(Tu)的栅极上升的晶体管(T1A)。并且，在非选择状态下，使这三个晶体管(TdA、Td、T1A)的栅极的电平根据时钟信号(CLK、CLKB)的电平迁移而变动。根据该技术，最终这三个晶体管(TdA、Td、T1A)的阈值电压停留在时钟信号(CLK、CLKB)的H电平和L电平的大致中间值(付随于晶体管TdA、Td、T1A的栅极节点的寄生电容极小，且时钟信号(CLK、CKB)的占空比假定为50％的情况)。
此外，专利文献2的图7的单位移位寄存器是信号的移位方向固定在一个方向的移位寄存器(单方向单位移位寄存器)，但是，如果对该单位移位寄存器的晶体管T0的漏极提供所述第一电压信号(Vn)、对在晶体管T1的源极提供第二电压信号(Vr)，则其可以作为双向单位移位寄存器进行动作。
但是，这样会产生下面的问题。即，在非选择期间，晶体管T0、T1截止，但是，由于来自显示装置外部的光能或热能将其激活时，流过截止电流。第一电压信号(Vn)和第二电压信号(Vr)的一个始终是H电平，所以，该H电平的电荷通过晶体管T0或T1提供给第一晶体管(Tu)的栅极。结果，在非选择期间，担心第一晶体管(Tu)的栅极的电平上升。此时，当栅极的电平超过第一晶体管(Tu)的阈值电压时，输出作为误信号的输出信号，成为问题。
如上所述，虽然专利文献2的图7的单位移位寄存器具有用于防止上述问题的晶体管T1A，但是，由于其栅极根据时钟信号而变动，所以，以该时钟信号的周期成为截止。因此，在晶体管T0、T1的截止电流较大的情况下，在晶体管T1A截止的期间，存在栅极的电平超过阈值电压的可能性。
发明内容
本发明是为了解决上述技术问题而进行的，其目的是抑制构成移位寄存器电路的晶体管的阈值电压漂移，防止移位寄存器的误动作。
本发明的移位寄存器电路具有第一及第二输入端子、以及输出端子；分别输入预定的电压信号的第一以及第二电压信号端子；分别输入彼此相位不同的时钟信号的第一以及第二时钟端子；第一晶体管，将输入到所述第一时钟端子的第一时钟信号提供给所述输出端子；使所述输出端子放电的第二晶体管；第三晶体管，具有连接到所述第一输入端子的控制电极，将输入到所述第一电压信号端子的第一电压信号提供给所述第一晶体管的控制电极连接的第一节点；第四晶体管，具有连接到所述第二输入端子的控制电极，将输入到所述第二电压信号端子的第二电压信号提供给所述第一节点；第一下拉电路，根据所述第一时钟信号的激活，使所述第一节点放电；第二下拉电路，根据输入到所述第二时钟端子的第二时钟信号的激活，使所述第一节点放电，由所述第一以及第二下拉电路引起的所述第一节点的放电在所述第一节点未被充电的期间进行，在被充电的期间不进行。
在本发明中，在未对第一节点充电的期间(非选择期间)，第一下拉电路和第二下拉电路在相互不同的定时使该第一节点放电。在只有一个在非选择期间进行第一节点的放电的下拉电路的现有移位寄存器电路中，在该下拉电路中，指定的晶体管需要对第一节点进行持续地放电，所以，该晶体管的控制电极持续地被偏置，导致其阈值电压的漂移。根据本发明，在非选择期间，第一下拉电路和第二下拉电路进行动作，以交替地使第一节点放电，所以，不需要对其中所包含的指定的晶体管的控制电极进行持续地偏置。因此，可以减小第一下拉电路和第二下拉电路的驱动能力的下降，可靠地使第一节点放电，所以，能够防止移位寄存器电路的误动作。
附图说明
图1是示出本发明实施方式的显示装置的结构的概要方框图。
图2是示出采用现有的双向单位移位寄存器的栅极线驱动电路的结构例的方框图。
图3是现有的双向单位移位寄存器的电路图。
图4是示出栅极线驱动电路的动作的时序图。
图5是示出采用双向单位移位寄存器的栅极线驱动电路的结构例的方框图。
图6是示出采用现有的双向单位移位寄存器的栅极线驱动电路的结构例的方框图。
图7是示出实施方式1的栅极线驱动电路的结构的方框图。
图8是示出实施方式1的单位移位寄存器的结构的电路图。
图9是示出实施方式1的单位移位寄存器间的连接关系的电路图。
图10是示出实施方式1的单位移位寄存器的动作的时序图。
图11是实施方式2的第一以及第二下拉电路的电路图。
图12是实施方式3的第一以及第二下拉电路的电路图。
图13是实施方式4的第一以及第二下拉电路的电路图。
图14是示出实施方式4的第一以及第二下拉电路的变形例的图。
图15是实施方式5的第一以及第二下拉电路的电路图。
图16是示出实施方式5的第一以及第二下拉电路的变形例的图。
图17是实施方式6的第一以及第二下拉电路的电路图。
图18是示出实施方式6的第一以及第二下拉电路的变形例的图。
图19是实施方式7的第一以及第二下拉电路的电路图。
图20是示出实施方式7的第一以及第二下拉电路的变形例的图。
图21是实施方式8的第一以及第二下拉电路的电路图。
图22是示出实施方式8的第一以及第二下拉电路的变形例的图。
图23是实施方式9的单位移位寄存器的结构的电路图。
图24是实施方式10的单位移位寄存器的结构的电路图。
图25是实施方式10的单位移位寄存器的结构的电路图。
图26是实施方式11的单位移位寄存器的结构的电路图。
图27是实施方式12的单位移位寄存器的结构的电路图。
图28是实施方式13的单位移位寄存器的结构的电路图。
图29是实施方式14的单位移位寄存器的结构的电路图。
图30是实施方式14的单位移位寄存器的结构的电路图。
图31是示出实施方式15的采用双向移位寄存器的栅极线驱动电路的结构的方框图。
图32是示出实施方式15的双向移位寄存器的动作的时序图。
图33是示出实施方式15的双向移位寄存器的动作的时序图。
图34是示出用于说明实施方式15的变形例的时序图。
图35是示出用于说明实施方式15的变形例的时序图。
图36是示出实施方式16的采用双向移位寄存器的栅极线驱动电路的结构的方框图。
图37是示出实施方式16的双向移位寄存器的动作的时序图。
图38是示出实施方式16的双向移位寄存器的动作的时序图。
图39是示出用于说明实施方式16的变形例的时序图。
图40是示出用于说明实施方式16的变形例的时序图。
具体实施方式
下面，参考附图来说明本发明的实施方式。并且，为了避免说明重复而造成冗长，在各图中具有相同或相当功能的要素采用相同的符号。
实施方式1
图1是示出本发明实施方式1的显示装置的结构的概要方框图，作为显示装置的代表例，示出了液晶显示装置10的整体结构。
液晶显示装置10具有液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30、源极驱动器40。根据以后的说明可以明确，但是，本发明实施方式的双向移位寄存器安装在栅极线驱动电路30上，与液晶阵列部20一体地形成。
液晶阵列部20包括矩阵状配置的多个像素25。在各像素的行(下面也称为“像素行”)中分别设置栅极线GL1、GL2…(统称为“栅极线GL”)，此外，在各像素的列(下面也称为“像素列”)中分别设置数据线DL1、DL2…(统称为“数据线DL”)。在图1中，代表性地示出第一行的第一列以及第二列的像素25、和与此对应的栅极线GL1以及数据线DL1、DL2。
各像素25具有在对应的数据线DL和像素节点Np之间所设置的像素开关元件26、在像素节点Np以及公共电极节点NC之间并联连接的电容器27和液晶显示元件28。根据在像素节点Np和公共电极节点NC之间的电压差，液晶显示元件28中的液晶的取向性改变，响应于此，液晶显示元件28的显示亮度改变。由此，根据通过数据线DL和像素开关元件26向像素节点Np传送的显示电压，可以控制各像素的亮度。即，通过将与最大亮度对应的电压差和与最小亮度对应的电压差之间的中间电压差施加到像素节点Np和公共电极节点NC之间，由此，可以得到中间的亮度。因此，阶梯式地设定上述显示电压，由此，可得到灰度等级的亮度。
栅级线驱动电路30基于预定的扫描周期，依次选择并驱动栅极线GL。在本实施方式中，栅极线驱动电路30由双向移位寄存器构成，并且，可以切换激活栅极线GL的顺序的方向。像素开关元件26的栅电极与分别对应的栅极线GL连接。在选择指定的栅极线GL的期间，在与其连接的各像素中，像素开关元件26成为导通状态，像素节点Np与对应的数据线DL连接。并且，向像素节点Np传送的显示电压由电容器27保持。一般地，像素开关元件26由在与液晶显示元件28相同的绝缘体衬底(玻璃衬底、树脂衬底等)上形成的TFT构成。
源极驱动器40用于对数据线DL输出由作为N位的数字信号的显示信号SIG阶梯式地设定的显示电压。在此，作为一个例子，显示信号SIG是6位的信号，由显示信号位DB0～DB5构成。基于6位的显示信号SIG时，在各像素中，可进行26＝64灰度的灰度显示。进一步地，如果由R(红)、G(绿)以及B(蓝)这三种像素形成一个彩色显示单位，则可进行大约26万色的彩色显示。
此外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52、54、灰度电压生成电路60、解码器电路70和模拟放大器80构成。
在显示信号SIG中，串行地生成与各像素25的显示亮度对应的显示信号位DB0～DB5。即，各时刻的显示信号位DB0～DB5示出液晶阵列部20中的任何一个像素25的显示亮度。
对于移位寄存器50来说，在与切换显示信号SIG的设定的周期同步的定时，指示数据锁存电路52取入显示信号位DB0～DB5。数据锁存电路52依次取入串行地生成的显示信号SIG，保持一个像素行部分的显示信号SIG。
在数据锁存电路52中取入一个像素行的显示信号SIG的定时，将输入到数据锁存电路54中的锁存信号LT激活。响应于此，数据锁存电路54此时取入保持在数据锁存电路52中的一个像素行部分的显示信号SIG。
灰度电压生成电路60由串联连接在高电压VDH和低电压VDL之间的63个分压电阻构成，分别生成64灰度等级的灰度电压V1～V64。
解码器电路70对保持在数据锁存电路54中的显示信号SIG进行解码，基于该解码结果，从灰度电压V1～V64内选择输出到各解码器输出节点Nd1、Nd2…(统称为“解码器输出节点Nd”)的电压并进行输出。
结果，同时(并行地)对解码器输出节点Nd输出与保持在数据锁存电路54中的一个像素行部分的显示信号SIG对应的显示电压(灰度电压V1～V64中的一个)。并且，在图1中，代表性地示出与第一列以及第二列的数据线DL1、DL2对应的解码器输出节点Nd1、Nd2。
模拟放大器80将与从解码器电路70输出到解码器输出节点Nd1、Nd2…的各显示电压对应的模拟电压分别输出到数据线DL1、DL2…。
源极驱动器40基于预定的扫描周期按每个像素行对数据线DL反复输出与一系列显示信号SIG对应的显示电压，栅极线驱动电路30与该扫描周期同步地以栅极线GL1、GL2…的顺序或者其相反顺序进行驱动，由此，在液晶阵列部20中完成基于显示信号SIG的图像或者其反转图像的显示。
在此，为了便于说明本发明，对现有的栅极线驱动电路30和构成该栅极线驱动电路的双向单位称位寄存器进行说明。图2是示出现有的栅极线驱动电路30的结构的图。该栅极线驱动电路30利用由多级构成的双向移位寄存器构成。即，该栅极线驱动电路30由级联连接的n个双向单位移位寄存器SR1、SR2、SR3…SRN构成(下面将单位移位寄存器SR1、SR2、SR3…SRN统称为“单位移位寄存器SR”)。按每一个像素行即每个栅极线GL设置一个单位移位寄存器SR。
在图2中示出的时钟发生器31将相位相互不同的两个时钟信号CLK、/CLK输入到栅极线驱动电路30的单位移位寄存器SR中。控制这些时钟信号CLK、/CLK，以使在与显示装置的扫描周期同步的定时交替地激活。
此外，在图2中示出的电压信号发生器132生成决定该双向移位寄存器中的信号的移位方向的第一电压信号Vn以及第二电压信号Vr。第一电压信号Vn以及第二电压信号Vr是互补的信号，对于电压信号发生器132来说，在从前一级朝向后一级的方向(单位移位寄存器SR1、SR2、SR3…的顺序)使信号移位的情况下(将该方向定义为“正方向”)，使第一电压信号Vn为H电平，使第二电压信号Vr为L电平。相反地，在从后一级向前一级的方向(单位移位寄存器SRn、SRn-1、SRn-2…的顺序)上使信号移位的情况(将该方向定义为“反方向”)下，使第二电压信号Vr成为H电平，使第一电压信号Vn成为L电平。
各双向单位移位寄存器SR具有第一输入端子IN1、第二输入端子IN2、输出端子OUT、时钟端子CK、第一电压信号端子T1和第二电压信号端子T2。如图2所示，以输入与其前后邻接的单位移位寄存器SR不同的时钟信号的方式，对各单位移位寄存器SR的时钟端子CK输入时钟信号CLK、/CLK中的一个。
时钟发生器31生成的时钟信号CLK、/CLK由于程序或布线连接的改变，可以根据信号的移位方向相互交换相位。对于由布线连接的改变引起的交换来说，在显示装置的制造前将移位方向固定在一个方向上的情况下是有效的。此外，对于由程序引起的交换来说，在显示装置的制造后，将移位方向固定在一个方向或在显示装置的使用中可以改变移位方向的情况下是有效的。
在单位移位寄存器SR的输出端子OUT上分别连接栅极线GL。也就是，输出到输出端子OUT的信号(输出信号)成为用于激活栅极线GL的水平(或垂直)扫描脉冲。
在作为最前一级的第一级的单位移位寄存器SR1的第一输入端子IN1上输入第一控制脉冲STn。对于该第一控制脉冲STn来说，在正方向移位的情况下成为与图像信号的各帧期间的开始对应的结束脉冲。第二级以后的单位移位寄存器SR的第一输入端子IN1连接到自身的前一级的单位移位寄存器SR的输出端子OUT上。即，在第二级以后的单位移位寄存器SR的第一输入端子IN1上输入其前一级的输出信号。
此外，作为最后一级的第n级的单位移位寄存器SRn的第二输入端子IN2上输入第二控制脉冲STr。该第二控制脉冲STr在反方向的情况下成为启动脉冲，在正方向移位的情况下成为结束脉冲。第n-1级以前的第二输入端子IN2连接到自身下一级的输出端子OUT上。即，在第二级以后的第二输入端子IN2上输入其下一级的输出信号。
各单位移位寄存器SR与时钟信号CLK、/CLK同步地，在正方向移位的情况下，使从前一级输入的输入信号(前一级的输出信号)移位，并且，向对应的栅极线GL以及自身下一级的单位移位寄存器SR传送。
此外，在反方向移位的情况下，使从下一级输入的输入信号(下一级的输出信号)移位，并且向对应的栅极线GL和自身前一级的单位移位寄存器SR传送(单位移位寄存器SR的动作的详细情况后述)。结果，一系列的单位移位寄存器SR起到在基于预定扫描周期的定时使栅极线GL依次激活所谓的栅极线驱动单元的功能。
图3是示出与上述专利文献1中公开的相同的现有的双向单位移位寄存器SR的结构的电路图。并且，在栅极线驱动电路30中，级联连接的各单位移位寄存器SR的结构实质上都是相同的，所以，下面仅以一个单位移位寄存器SR的结构作为代表进行说明。此外，构成该移位寄存器SR的晶体管全部是相同导电型的场效应晶体管，在此全部是N型TFT。
如图3所示，对于现有的双向单位移位寄存器SR来说，除了已经在图2中示出的第一、第二输入端子IN1、IN2、输出端子OUT、时钟端子CK以及第一、第二电压信号端子T1、T2之外，还具有提供低电位侧电源电位VSS的第一电源端子S1和提供高电位侧电源电位VDD的第二电源端子S2。在下面的说明中，使低电位侧电源电位VSS为电路的基准电位(＝0V)，在实际使用中将写入到像素中的数据的电压作为基准来设定基准电位，例如高电位侧电源电位VDD设定为17V，低电位侧电源电位VSS设定为-12V等。
单位移位寄存器SR的输出级由连接在输出端子OUT和时钟端子CK之间的晶体管Q1、连接在输出端子OUT和第一电源端子S1之间的晶体管Q2构成。即，晶体管Q1是将输入到时钟端子CK的时钟信号提供到输出端子OUT的输出上拉晶体管，晶体管Q2是将第一电源端子S1的电位提供到输出端子OUT的输出下拉晶体管。下面将构成单位移位寄存器SR的输出级的晶体管Q1的栅极(控制电极)连接的节点定义为节点N1，将晶体管Q2的栅极节点定义为节点N2。
在节点N1和第一电压信号端子T1之间连接晶体管Q3，其栅极连接到第一输入端子IN1。在节点N1和第二电压信号端子T2之间连接晶体管Q4，其栅极连接到第二输入端子IN2。
在节点N2和第二电源端子S2之间连接晶体管Q6，在节点N2和第一电源端子S1之间连接晶体管Q7。晶体管Q6的栅极与漏极相同地连接到第二电源端子S2，进行所谓的二极管连接。晶体管Q7的栅极连接到节点N1。对于晶体管Q7来说，设定成驱动能力(流过电流的能力)与晶体管Q6相比足够大。即，晶体管Q7的导通电阻比晶体管Q6的导通电阻小。因此，晶体管Q7的栅极电位上升时，节点N2的电位下降，相反地，晶体管Q7的栅极电位下降时，节点N2的电位上升。即，晶体管Q6和晶体管Q7构成将节点N1作为输入端、将节点N2作为输出端的反相器。该反相器是利用晶体管Q6和晶体管Q7的导通电阻值之比规定其动作的所谓的“比例型反相器”。此外，该反相器起到在非选择期间为了下拉输出端子OUT而驱动晶体管Q2的“下拉驱动电路”。
说明图3的单位移位寄存器SR的动作。由于构成栅极线驱动电路30的各单位移位寄存器SR的动作实质上都相同，所以，在此以第k级的单位移位寄存器SRk的动作为代表进行说明。
为了简单，说明在该单位移位寄存器SRk的时钟端子CK上输入时钟信号CLK(例如，在图2中的单位移位寄存器SR1、SR3等与其相对应)。此外，将第i级的单位移位寄存器SRi的输出信号表示为Gi。此外，时钟信号CLK、/CLK、第一电压信号Vn、第二电压信号Vr的H电平的电位与高电位侧电源电位VDD相等。进一步地，假定构成单位移位寄存器SR的各晶体管的阈值电压全部相等，并且将其值设为Vth。
首先，对栅极线驱动电路30进行正向移位的动作的情况进行说明。此时，电压信号发生器132使第一电压信号Vn为H电平(VDD)，使第二电压信号Vr为L电平(VSS)。也就是，在正向移位的情况下，晶体管Q3起到对节点N1充电(上拉)的晶体管的作用，晶体管Q4起到使节点N1放电(下拉)的晶体管的作用。
首先，作为初始状态，节点N1成为L电平(VSS)(下面将该状态称为“复位状态”)。此时，节点N2是H电平(VDD-Vth)。此外，时钟端子CK(时钟信号CLK)、第一输入端子IN1(前一级的输出信号Gk-1)和第二输入端子IN2(下一级的输出信号Gk+1)都是L电平。在该复位状态下，由于晶体管Q1截止(遮断状态)，晶体管Q2导通(导通状态)，所以输出端子OUT(输出信号Gk)与时钟端子CK(时钟信号CLK)的电平没有关系地保持在L电平。即，该单位移位寄存器SRk连接的栅极线GLk处于非选择状态。
前一级的单位移位寄存器SRk-1的输出信号Gk-1(在第一级的情况下上作为启动脉冲的第一控制脉冲STn)从该状态变成H电平时，被输入到该单位移位寄存器SRk的第一输入端子IN1，晶体管Q3导通，节点N1成为H电平(VDD-Vth：Vth是晶体管Q3的阈值电压)。由于相应地晶体管Q7成为导通，所以节点N2成为L电平(≈VSS：由晶体管Q6、Q7的导通电阻比和电源电压确定的电位)。这样，在节点N1成为H电平、节点N2成为L电平的状态(下面该状态称为“设置状态”)下，晶体管Q1成为导通，晶体管Q2成为截止。之后，前一级的输出信号Gk-1返回到L电平时晶体管Q3截止，但是，由于节点N1成为浮置状态的H电平，所以维持在该设置状态。
接着，输入到时钟端子CK的时钟信号CLK成为H电平，但是由于此时晶体管Q1导通，晶体管Q2截止，所以与此伴随地输出端子OUT的电平上升。此外，通过晶体管Q1的栅极沟道间电容的耦合，浮置状态的节点N1的电平上升指定的电压。因此，即使输出端子OUT的电平上升，由于较大地保持晶体管Q1的驱动能力，所以，输出信号Gk的电平也随着时钟端子CK的电平而变化。特别地，在晶体管Q1的栅极源极间电压充分大的情况下，由于晶体管Q1进行非饱和区域的动作(非饱和动作)，所以，输出端子OUT上升到与时钟信号CLK相同的电平而没有阈值电压的损失。因此，仅在时钟信号CLK为H电平的期间，输出信号Gk成为H电平，激活栅极线GLk，成为选择状态。
之后，时钟信号CLK返回到L电平时，与此伴随地输出信号Gk也成为L电平，栅极线GLk被放电，返回到非选择状态。
由于输出信号Gk输入到下一级的第一输入端子IN1，所以接下来在时钟信号/CLK成为H电平的定时，下一级的输出信号Gk+1成为H电平。此时，由于单位移位寄存器SRk的晶体管Q4成为导通，所以节点N1成为L电平。相应地，晶体管Q7成为截止，节点N2成为H电平。即，返回到晶体管Q1截止、晶体管Q2导通的复位状态。
之后，虽然下一级的输出信号Gk+1返回到L电平时晶体管Q4成为截止，但是由于此时晶体管Q3也截止，所以节点N1成为浮置状态，并维持在该L电平。该状态持续到下一次对第一输入端子IN1输入信号，该单位移位寄存器SRk维持在复位状态。
总结上述的正向的移位动作，单位移位寄存器SR没有对第一输入端子IN1输入信号(启动脉冲或前一级的输出信号Gk-1)的期间维持复位状态。在复位状态下，由于晶体管Q1截止、晶体管Q2导通，所以输出端子OUT(栅极线CLk)维持低阻抗的L电平(VSS)。并且，在第一输入端子IN1上输入信号时，单位移位寄存器SR切换到设置状态。在设置状态下，由于晶体管Q1导通、晶体管Q2截止，所以在时钟端子CK的信号(时钟信号CLK)成为H电平的期间，输出端子OUT成为H电平，对输出信号Gk进行输出。并且，之后，在第二输入端子IN2上输入信号(下一级的输出信号Gk+1或结束脉冲)时，返回到原来的复位状态。
如图2所示，级联连接这样进行动作的多个单位移位寄存器SR来构成栅极线驱动电路30时，作为在第一级的单位移位寄存器SR1的第一输入端子IN1上输入的启动脉冲的第一控制脉冲STn，如图4中示出的时序图，在与时钟信号CLK、/CLK同步的定时移位，并按单位移位寄存器SR2、SR3…的顺序传送。由此，栅极线驱动电路30能够以预定的扫描周期按GL1、GL2、GL3…的顺序进行驱动。
此外，在正向移位的情况下，如图4，在最后一级的单位移位寄存器SRn输出到输出信号Gn之后，需要将作为结束脉冲的第二控制脉冲STr输入到该单位移位寄存器SRn的第二输入端子IN2。由此，该单位移位寄存器SRn返回到设置状态。
另一方面，在栅极线驱动电路30进行反向移位的动作的情况下，电压信号发生器132使第一电压信号Vn成为L电平(VSS)，使第二电压信号Vr成为H电平(VDD)。也就是，在反向移位的情况下，与正向移位时相反地，晶体管Q3起到使节点N1放电(下拉)的晶体管的作用，晶体管Q4起到对节点N1充电(上拉)的晶体管的作用。此外，第二控制脉冲STr作为启动脉冲而输入到最后一级的单位移位寄存器SRn的第二输入端子IN2上，第一控制脉冲STn作为结束脉冲而输入到第一级的单位移位寄存器SR1的第一输入端子IN1上。由此，在各级单位移位寄存器SR中，晶体管Q3以及晶体管Q4的动作与正向移位的情况相互替换。
因此，在反向移位的情况下，单位移位寄存器SR在第二输入端子IN2上没有输入信号(启动脉冲或下一级的输出信号Gk+1)的期间维持在复位状态。在复位状态下，由于晶体管Q1截止、晶体管Q2导通，所以，输出端子OUT(栅极线CLk)维持在低阻抗的L电平(VSS)。并且，在第二输入端子IN2上输入信号时，单位移位寄存器SR切换到设置状态。在设置状态下，由于晶体管Q1导通、晶体管Q2截止，所以在时钟端子CK的信号(时钟信号CLK)成为H电平的期间，输出端子OUT成为H电平，对输出信号Gk进行输出。并且，之后，在第一输入端子IN1上输入信号(前一级的输出信号Gk-1或结束脉冲)时，返回到原来的复位状态。
如图2所示，级联连接这样进行动作的多个单位移位寄存器SR来构成栅极线驱动电路30时，作为在最后一级(第n级)的单位移位寄存器SRn的第二输入端子IN2上所输入的启动脉冲的第二控制脉冲STr如图5所示的时序图所示，在与时钟信号CLK、/CLK同步的定时进行移位，并按单位移位寄存器SRn-1、SRn-2、…的顺序传送。由此，栅极线驱动电路30以预定的扫描周期按GLn、GLn-1、GLn-1、…的顺序进行驱动，即以与正向移位相反的顺序进行驱动。
此外，在反向移位的情况下，如图5，在第一级的单位移位寄存器SR1对输出信号G1进行输出之后，需要将作为结束脉冲的第一控制脉冲STn输入到该单位移位寄存器SR1的第一输入端子IN1。由此，该单位移位寄存器SR1返回到复位状态。
并且，虽然在上例中示出了多个单位移位寄存器SR基于两相时钟动作的例子，但是也可以使用三相时钟信号进行动作。在这种情况下，栅极线驱动电路30可以如图6所示地构成。
在这种情况下的发生器31输出作为相位分别不同的三相时钟的时钟信号CLK1、CLK2、CLK3。在各单位移位寄存器SR的时钟端子CK上输入时钟信号CLK1、CLK2、CLK3中的任何一个，以在前后邻接的单位移位寄存器SR上输入相互不同的时钟信号。这些时钟信号CLK1、CLK2、CLK3由于程序或布线的连接变更，能够根据使信号移位的方向改变成为H电平的顺序。例如，在正向移位的情况下，按CLK1、CLK2、CLK3、CLK1、…的顺序成为H电平，在反向移位的情况下，按CLK3、CLK2、CLK1、CLK3、…的顺序成为H电平。
即使在栅极线驱动电路30如图6地构成的情况下，各单位移位寄存器SR的动作由于与上述说明的图2的情况相同，所以在此省略其说明。
在如图2和图6这样构成的栅极线驱动电路30中，例如在正向移位的情况下，对于各单位移位寄存器SR来说，若不是至少自己的下一级的单位移位寄存器SR进行一次动作之后，就不成为复位状态(即，上述的初始状态)。相反地，在反向移位的情况下，对于各单位移位寄存器SR来说，若不是至少进行一次动作之后就不成为复位状态。各单位移位寄存器SR若不经过复位状态就不能改进行正常动作。因此，在正常动作之前，需要进行从单位移位寄存器SR的第一级到最后一级(或者从最后一级到第一级)传送伪输入信号的伪动作。或者，在各单位移位寄存器SR的节点N2和第二电源端子S2(高电位侧电源)之间分别例外设置复位用的晶体管，在正常动作之前，可以进行强制地对节点N2充电的复位动作。但是，这种情况另外需要复位用的信号线。
下面，说明本发明的栅极线驱动电路30以及构成该栅极线驱动电路的双向单位移位寄存器。图7是示出实施方式1的栅极线驱动电路30的结构的图。该栅极线驱动电路30也由多级的移位寄存器构成，该多级的移位寄存器由级联连接的多个双向单位移位寄存器SR1、SR2、SR3、SR4…SRn构成。
如图7所示，实施方式1的各单位移位寄存器SR具有第一输入端子IN1、第二输入端子IN2、输出端子OUT、第一时钟端子CK1、第二时钟端子CK2、第一电压信号端子T1以及第二电压信号端子T2。
第一时钟端子CK1与图3的电路的时钟端子CK相当，输入时钟信号CLK以及时钟信号/CLK中的一个，以使输入与其前后邻接的单位移位寄存器SR不同的时钟信号。此外，对第二时钟端子CK2提供时钟信号CLK或时钟信号/CLK，以使输入与第一时钟端子CK1不同的相位的时钟信号。
在图7中，在作为最前一级的第一级的单位移位寄存器SR1的第一输入端子IN1上输入第一控制脉冲STn。第一控制脉冲STn在正向移位的情况下成为与图像信号的各帧期间的开始对应的启动脉冲，在反向移位的情况下成为与图像信号的各帧期间的末尾对应的结束脉冲。在第二级以后的单位移位寄存器SR的第一输入端子IN1上输入其前一级的输出信号。
此外，对作为最后一级的第n级的单位移位寄存器SRn的第二输入端子IN2输入第二控制脉冲STr。该第二控制脉冲STr在反向的情况下成为启动脉冲，在正向移位的情况下成为结束脉冲。在第n-1级以前的第二输入端子IN2上输入其下一级的输出信号。
图8是示出实施方式1的双向单位移位寄存器SR的结构的电路图。在此，也仅以一个单位移位寄存器SR的结构为代表进行说明。此外，构成该单位移位寄存器SR的晶体管全部是N型a-Si TFT。但是，本发明不限于使用a-Si TFT，例如也可以应用于由有机TFT等构成的单位移位寄存器。
如图8所示，该单位移位寄存器SR的输出级由连接在输出端OUT和第一时钟端子CK1之间的晶体管Q1以及都连接在输出端子OUT和第一电源端子S1之间的晶体管Q2、Q8构成。即，晶体管Q1是将输入到第一时钟端子CK1的时钟信号提供给输出端子OUT的晶体管(第一晶体管)，晶体管Q2、Q8分别是通过将第一电源端子S1的电位(低电位侧电源电位VSS)提供给输出端子OUT而使输出端子OUT放电的晶体管(第二晶体管)。如图8所示，将晶体管Q1栅极(控制电极)连接的节点定义为节点N1(第一节点)。
在晶体管Q1的栅极源极间即节点N1和输出端子OUT之间，设置电容元件C1。该电容元件C1用于伴随输出端子OUT的电平上升的提高节点N1的升压效果。
与图3的电路相同地，在节点N1和输入第一电压信号Vn的第一电压信号端子T1之间，连接有栅极与第一输入端子IN1连接的晶体管Q3，此外，在节点N1和输入第二电压信号Vr的第二电压信号端子T2之间，连接有栅极与第二输入端子IN2连接的晶体管Q4。即，晶体管Q3是基于输入到第一输入端子IN1的信号(第一输入信号)将第一电压信号Vn提供给节点N1的晶体管(第三晶体管)。此外，晶体管Q4是基于输入到第二输入端子IN2的信号(第二输入信号)将第二电压信号Vr提供给节点N1的晶体管(第四晶体管)。
在本实施方式中，第一电压信号Vn和第二电压信号Vr是根据使信号移位的方向来切换电平的互补的信号。也就是，在正向移位的情况下，第一电压信号变为H电平，第二电压信号变为L电平，在反向移位的情况下，第二电压信号Vr成为H电平，第一电压信号Vn成为L电平。
此外，在节点N1上，连接使节点N1放电(下拉)的第一以及第二下拉电路41、42。但是，该第一以及第二下拉电路41、42进行动作，以使在该单位移位寄存器SR的非选择期间(不对节点N1充电的期间)进行节点N1的放电，在选择期间(对节点N1充电的期间)不进行节点N1的放电。如图8所示，在本实施方式中，第一下拉电路41由晶体管Q5A、Q7A和电容元件C2A构成，同样地第二下拉电路42由晶体管Q5B、Q7B和电容元件C2B构成。
在第一下拉电路41中，晶体管Q5A连接在节点N1和第一电源端子S1之间。在此，将晶体管Q5A连接的栅极的节点定义为“节点N3”。晶体管Q7A连接在该节点N3和第一电源端子S1之间，其栅极连接到节点N1。电容元件C2A连接在节点N3和第一时钟端子CK1之间。
电容元件C2A和晶体管Q7A构成将节点N1作为输入端、将节点N3作为输出端的反相器。即，该反相器是将电容元件C2A作为负载元件的电容性负载型的反相器，将其输出输入到上述晶体管Q5A(第五晶体管)的栅极上。但是，该反相器与通常的反相器不同之处在于，输入到第一时钟端子CK1上的时钟信号成为电源。也就是，该反相器进行由输入到第一时钟端子CK1的时钟信号激活的交流的动作。由此，电容元件C2A是反相器的负载元件，并且，也起到该反相器的输出端(节点N3)和第一时钟端子CK1之间的耦合电容的作用。
在本实施方式中，第二下拉电路42具有与上述第一下拉电路41相同的结构。晶体管Q5B连接在节点N1和第一电源端子S1之间。在此，将晶体管Q5B的栅极连接的节点定义为“节点N4”。晶体管Q7B连接在该节点N4和第一电源端子S1之间，其栅极连接到节点N1。电容元件C2B连接在节点N4和第二时钟端子CK2之间。
电容元件C2B和晶体管Q7B构成将节点N1作为输入端、将节点N4作为输出端的反相器。即，该反相器是将电容元件C2B作为负载元件的电容性负载型的反相器，将其输出输入到上述晶体管Q5B(第六晶体管)的栅极上。但是，该反相器与通常的反相器不同之处在于，输入到第二时钟端子CK2上的时钟信号构成电源。也就是，该反相器进行由输入到第二时钟端子CK2的时钟信号激活的交流的动作。由此，电容元件C2B是反相器的负载元件，并且，也起到该反相器的输出端(节点N4)和第二时钟端子CK2之间的耦合电容的作用。
在本实施方式中，晶体管Q2的栅极连接到节点N3。也就是，由第一下拉电路41的晶体管Q7B和电容元件C2A构成的反相器也起到驱动晶体管Q2的“下拉驱动电路”(相当于由图3的晶体管Q6、Q7构成的反相器)的作用。另一方面，与晶体管Q2并联连接的晶体管Q8的栅极连接到第二时钟端子CK2。
然后，对实施方式1的双向单位移位寄存器SR的动作进行说明。在此，图8的单位移位寄存器SR如图7那样级联连接，构成栅极线驱动电路30。此外，为了简单，以第k级的单位移位寄存器SRk的动作为代表进行说明，在该单位移位寄存器SRk的第一时钟端子CK1上输入时钟信号CLK，在第二时钟端子CK2上输入时钟信号/CLK。此外，将第i级的单位移位寄存器SRi的输出信号表示为Gi。图9是表示第k级单位移位寄存器SRk、其前一级(第k-1级)的单位移位寄存器SRk-1和其下一级(第k+1级)的单位移位寄存器SRk+1的连接关系的电路图。
在此，说明栅极线驱动电路30进行正向移位的动作的情况。即，电压信号发生器132产生的第一电压信号Vn是H电平(VDD)，第二电压信号Vr是L电平(VSS)。
图10是用于说明单位移位寄存器SRk的正向移位时的动作的时序图，示出了第k级的单位移位寄存器SRk在栅极线GLk的选择期间使输出信号Gk成为H电平、在非选择期间使其维持在L电平的机理。下面，参考图8～图10，说明本实施方式的单位移位寄存器SR的动作。
为了简单，时钟信号CLK、/CLK、第一以及第二电压信号Vn、Vr的H电平以及L电平的电位分别相等，其H电平的电位是高电位侧电源电位VDD，L电平的电位是低电位侧电源电位VSS。此外，电位VSS是0V。进一步地，假定构成单位移位寄存器SR的晶体管的阈值电压全部相等，并将其值设为Vth。
首先，作为图10的时刻t1之前的单位移位寄存器SRk的初始状态，假定节点N1是L电平的复位状态。节点N1是L电平时，由于晶体管Q7A、Q7B截止，所以，节点N3、N4是浮置状态，但是，在该初始状态，这两者都是L电平。此外，单位移位寄存器SRk的第一时钟端子CK1(时钟信号CLK)、第二时钟端子CK2(时钟信号/CLK)、第一输入信号IN1(前一级的输出信号Gk-1)、第二输入信号IN2(下一级的输出信号Gk+1)和输出端子OUT(输出信号Gk)都是L电平。
参考图10，在时刻t1时钟信号/CLK上升，并且，前一级的单位移位寄存器SRk-1的输出信号Gk-1成为H电平。此时，晶体管Q3导通，对节点N1充电，成为H电平(VDD-Vth)。也就是，该单位移位寄存器SRk成为设置状态。相应地，晶体管Q1、Q7A、Q7B导通。
并且，由于通过电容元件C2B的耦合，根据时刻t1的时钟信号/CLK的上升沿，节点N4的电平上升，所以，认为晶体管Q5B导通。但是，与晶体管Q7B引起的节点N4的放电时间常数相比，将晶体管Q5B引起的节点N1的放电时间常数设定得充分大，节点N4的电平由于晶体管Q7B导通而瞬时地返回到L电平(VSS)。也就是，在时刻t1，晶体管Q5B有可能瞬时导通，但是，对由此导致的单位移位寄存器SRk的动作没有影响(对节点N1的电平没有影响)。
另一方面，由于时钟信号CLK仍是L电平，所以，节点N3保持在L电平。因此，晶体管Q2维持截止。但是，在时刻t1，时钟信号/CLK成为H电平时，由于晶体管Q8导通，所以，输出端子OUT以低阻抗成为L电平。
并且，在时刻t2，时钟信号/CLK下降，并且，前一级的输出信号Gk-1成为L电平时，晶体管Q3成为截止，而节点N1在浮置状态下维持在H电平(VDD-Vth)。此时，由于通过电容元件C2B的耦合，所以，节点N4暂时下降到比VSS低的电平，但是，为了晶体管Q7B导通，其瞬时返回到VSS，所以，对节点N1的电平没有影响。此外，虽然晶体管Q8成为截止，但是由于晶体管Q1导通，所以输出端子OUT维持低阻抗的L电平。
在时刻t3，时钟信号CLK上升时，此时，由于晶体管Q1成为导通，晶体管Q2、Q8成为截止，所以，与此相伴随，输出端子OUT(输出信号Gk)的电平向H电平上升。此外，输出端子OUT的电平上升时，利用通过晶体管Q1的栅极沟道间电容以及电容元件C1的耦合，节点N1的电平升压。
另一方面，由于通过电容元件C2A的耦合，时钟信号CLK上升的同时，节点N3的电平上升，但是，由于晶体管Q7A已经导通，所以，其电平瞬时返回到L电平(VSS)。也就是，时刻t3的节点N3的上升只不过是瞬间的，由此，即使晶体管Q2、Q5A导通，其中流过的电流也极小，对节点N1以及输出端子OUT的电平没有影响。
如上所述那样，随着输出端子OUT的电平上升，节点N1升压，由此，在对输出信号Gk进行输出的期间，晶体管Q1的驱动能力也保持得较大。此外，由于晶体管Q1进行非饱和动作，所以，此时的输出信号Gk的电平达到与时钟信号CLK的H电平相同的VDD。结果，对应的栅极线GLk成为选择状态。
在时刻t4，时钟信号CLK成为L电平时，与此相伴随，输出信号Gk也成为L电平(VSS)，栅极线GLk的选择状态结束。此外，随着输出信号Gk的下降，节点N1的电平返回到VDD-Vth。
此时，由于通过电容元件C2A的耦合，所以，节点N3暂时下降到比VSS低的电平，但是，晶体管Q7A导通，其瞬时返回到VSS，所以，对节点N1以及输出端子OUT(输出信号Gk)的电平没有影响。
在时刻t5，时钟信号/CLK上升，并且，下一级的单位移位寄存器SRk+1的输出信号Gk+1成为H电平时，晶体管Q4成为导通，使节点N1放电而成为L电平。也就是，单位移位寄存器SRk返回到复位状态。
此时，由于通过电容元件C2B的耦合，根据时钟信号/CLK的上升，节点N4的电平上升，但是，由晶体管Q4引起的节点N1的放电需要某程度的时间，其间持续晶体管Q7B的导通状态，所以，其电平瞬时下降并返回到VSS。由此，在该时刻，晶体管Q5B仍截止，该晶体管Q5B不能使节点N1放电。但是，由于在下一级的输出信号Gk+1成为H电平的期间，晶体管Q4导通，所以，可防止晶体管Q3的漏电流引起的节点N1的电平上升。
并且，在时刻t6，时钟信号/CLK下降，并且，下一级的输出信号Gk+1成为L电平时，晶体管Q4成为截止。另一方面，对于节点N4的电平来说，由于通过电容元件C2B的耦合，根据时钟信号/CLK的下降沿，下降到VSS以下。由此，晶体管Q7B导通。如下所述，由于此时晶体管Q7B的栅极即节点N1的电平几乎是VSS(在图10中ΔV1≈0)，所以，下降后的节点N4的电平向使晶体管Q7B截止的电平(-Vth)上升，并且该上升在-Vth的电平处停止。
此时，由于晶体管Q4、Q5A、Q5B全部截止，所以，节点N1成为高阻抗的L电平。由此，该电平由于晶体管Q3的漏电流而开始上升，但是，由于时刻t6和时刻t7的间隔较短，所以，其上升部分(上述的ΔV1)极小，不会引起单位移位寄存器SRk的误动作。
在时刻t7，时钟信号CLK上升时，节点N1的电平由于通过晶体管Q1的栅极漏极间的重叠电容的耦合而上升，但是由于节点N1的电平已利用晶体管Q4完成放电，所以上升后的电平也较低。此外，节点N3由于通过电容元件C2A的耦合，根据时钟信号CLK的上升沿成为H电平。由此，由于晶体管Q5A成为导通，所以，上升后的节点N1的电平瞬时地返回到L电平(VSS)。因此，由于该节点N1的电平上升，晶体管Q1未充分地导通，输出信号Gk维持在L电平。
此外，在本实施方式中，节点N3成为H电平时，由于晶体管Q2成为导通，所以，输出信号Gk在低阻抗下成为L电平。由此，可以更可靠地防止产生作为错误信号的输出信号Gk。
并且，在时刻t7，由于节点N1的电平瞬间上升时晶体管Q7B的栅极被偏置，所以，节点N4的电平从-Vth稍稍上升(在图10中，ΔV2＜|-Vth|)。
在时刻t8，时钟信号CLK下降时，由于通过晶体管Q1的栅极漏极间的重叠电容的耦合，节点N1的电平下降。此时，由于节点N1下降到比VSS低的电平，所以，栅极电位是VSS的晶体管Q4导通，节点N1的电平向-Vth上升。此外，节点N1也由于晶体管Q3的漏电流而上升。
此外，在时刻t8，由于通过电容元件C2A的耦合，节点N3成为L电平。此时，节点N3成为比VSS低的电平。如上所述，节点N1的电平也变得比VSS低，所以，节点N3的电平难以上升，但是，节点N1的电平上升时，随其上升。
并且，在时刻t9，时钟信号/CLK上升时，由于通过电容元件C2B的耦合，节点N4的电平成为H电平。相应地，晶体管Q5B成为导通，所以，节点N1的电平几乎成为VSS。结果，节点N3的电平成为-Vth(在图10中，ΔV3＝|-Vth|)。
并且，在本实施方式中，晶体管Q2在时刻t8成为截止，但是，与其并联连接的晶体管Q8在时刻t9导通，所以，输出端子OUT以低阻抗变为L电平。由此，可以更可靠地防止产生作为错误信号的输出信号Gk。
在时刻t10，时钟信号/CLK下降时，由于通过电容元件C2B的耦合，节点N4的电平成为L电平。此时，由于节点N4的电平下降到比VSS还低的阈值电压以上的较低的电平，所以，晶体管Q7B导通。由于晶体管Q7B的栅极即节点N 1的电平几乎成为VSS，所以，节点N4的电平向使晶体管Q7B截止的电平(-Vth)上升，在-Vth的电平处停止。
另一方面，由于晶体管Q5B成为截止，所以，节点N1成为高阻抗的VSS电平。由此，其电平由于晶体管Q3的漏电流而开始上升，但是，由于时刻t10和时刻t11的间隔较短，所以，其上升部分(ΔV1)较小。
假定设置第二下拉电路42时，由于节点N1从时刻t8到时刻t11之间成为浮置状态，所以，其间节点N1的电平由于来自晶体管Q3的漏电流而持续上升。结果，根据时刻t11的时钟信号CLK的上升，节点N1的电平上升时，其电平容易超过Vth。即，晶体管Q1导通，容易产生输出作为错误信号的输出信号Gk的误动作。第二下拉电路42主要用于防止该误动作。
也就是，在具有第二下拉电路42的本实施方式的单位移位寄存器SRk中，即使在时刻t11时钟信号CLK上升而节点N1的电平上升，由于节点N1的电平已经利用第二下拉电路42(晶体管Q5B)完成放电，所以，将上升后的电平抑制得较低。此外，在时刻t11，由于通过电容元件C2A的耦合，节点N3成为H电平。由此，由于晶体管Q5A成为导通，所以，上升后的节点N1的电平瞬时返回到L电平(VSS)。因此，由于该节点N1的电平上升，晶体管Q1未充分地导通，输出信号Gk维持在L电平。
这之后，接下来直到再次在第一输入端子IN1上输入前一级的输出信号Gk-1(即，直到下一帧的选择期间)，重复上述时刻t7～时刻t11的动作。
并且，在栅极线驱动电路30进行反向移位的动作的情况下，第一电压信号Vn成为L电平(VSS)，第二电压信号Vr成为H电平(VDD)。由此，晶体管Q3起到使节点N1放电(下拉)的晶体管的作用，晶体管Q4起到对节点N1充电(上拉)的晶体管的作用，由此，可进行反向移位的动作。但是，在这种情况下，第一以及第二下拉电路41、42的动作也与上述说明的正向移位时相同。
概要地对上述动作进行说明。由于单位移位寄存器SRk转到选择期间时对节点N1充电，成为H电平，所以，作为第一下拉电路41的反相器(电容元件C2A以及晶体管Q7A)的输出端的节点N3和作为第二下拉电路42的反相器(电容元件C2B和晶体管Q7B)的输出端的节点N4都固定在L电平。结果，由于晶体管Q5A、Q5B成为截止，所以，节点N1在浮置状态下维持在H电平。因此，然后时钟信号CLK成为H电平时，与图3的现有电路的情况相同地，节点N1升压，并且，从输出端子OUT对输出信号Gk进行输出(如上所述，对输出信号Gk进行输出时晶体管Q2、Q8都截止)。
另一方面，单位移位寄存器SRk成为非选择期间时，由于节点N1成为L电平，第一下拉电路41的反相器由时钟信号CLK激活时，作为其输出端的节点N3成为H电平。此外，第二下拉电路42的反相器由时钟信号/CLK激活时，作为其输出端的节点N4成为H电平。因此，在时钟信号CLK激活(成为H电平)的期间，晶体管Q5A使节点N1下拉(在低阻抗下成为L电平)，在时钟信号/CLK激活期间，晶体管Q5B使节点N1下拉。
也就是，第一以及第二下拉电路41、42分别与时钟信号CLK、/CLK同步地交互地使节点N1的电荷(由晶体管Q3、Q4的漏电流导致的电荷)放电，所以，在几乎整个非选择期间的期间，可以使节点N1在低阻抗下成为L电平。并且，晶体管Q5A、Q5B的栅极没有被直流地偏置，所以，抑制其阈值电压的漂移即驱动能力的降低。因此，能够更可靠地防止节点N1的电平上升，并且防止该单位移位寄存器SRk的误动作。
此外，在本实施方式中，使输出端子OUT下拉的晶体管Q2的栅极连接到节点N3(由时钟信号CLK激活的第一下拉电路41的反相器的输出端)，对与晶体管Q2并联连接的晶体管Q8的栅极输入时钟信号/CLK。因此，晶体管Q2、Q8的栅极没有被直流地偏置，该晶体管Q2、Q8交互地下拉输出端子OUT。因此，也抑制了晶体管Q2、Q8的阈值电压的漂移，并且可以更可靠地防止产生作为非选择期间的错误信号的输出信号Gk。
并且，在上述说明中，示出在时钟信号CLK成为H电平的期间和/CLK成为H电平的期间之间设置固定的间隔的例子，但是，该期间也可以没有。即，可以是时钟信号CLK上升的同时时钟信号/CLK下降、时钟信号CLK下降的同时时钟信号/CLK上升的两相时钟。在下面的实施方式中也是相同的。
实施方式2
在此，示出本发明的单位移位寄存器SR具有的第一下拉电路41和第二下拉电路42的变形例。但是，如下所述，关于第一下拉电路41，由于基本上优选地是在实施方式1(图8)中示出的，所以，下面主要详细地说明第二下拉电路42的变形例。
图11(a)是实施方式2的第二下拉电路42的电路图。在图11(a)中，示出在第一时钟端子CK1上输入时钟信号CLK、在第二时钟端子CK2上输入时钟信号/CLK的例子(在图12之后的各电路图中都是相同的)。
在本实施方式中，相对于图8的第二下拉电路42，代替电容元件C2B，采用晶体管Q6B、Q9B。晶体管Q6B连接在第二时钟端子CK2和节点N4之间，其栅极连接到第二时钟端子CK2。也就是，晶体管Q6B以将从第二时钟端子CK2向节点N4的方向作为导通方向的方式(第二时钟端子CK2侧为阳极，节点N4侧为阴极)进行二极管连接。晶体管Q9B连接在节点N4和第一电源端子S1之间，其栅极连接到第一时钟端子CK1。晶体管Q6B的导通电阻与晶体管Q7B相比，设定得充分大，由晶体管Q6B、Q7B构成比例型反相器。
如实施方式1中所述，本发明的单位移位寄存器SR的第二下拉电路42与在非选择期间输入到第二时钟端子CK2的时钟信号(即，与输入到第一时钟端子CK1的相位不同的时钟信号)同步地使节点N4的电平变动，由此，抑制晶体管Q5B的阈值电压的漂移。在图8的第二下拉电路42中，由于通过电容元件C2B的耦合，进行非选择期间的节点N4的充放电。
与此相对，在图11(a)的第二下拉电路42中，晶体管Q6B根据输入到第二时钟端子CK2中的时钟信号对节点N4充电，晶体管Q9B根据输入到第一时钟端子CK1中的时钟信号使节点N4放电。结果，节点N4的电平的迁移与图8的第二下拉电路42的情况几乎相同，所以，得到与实施方式1相同的效果。
此外，第二下拉电路42的反相器的负载元件不是电容元件C2B，而是晶体管Q6B，从而可以由面积比较小的电路使节点N4的H电平(VDD-Vth)变高。但是，当节点N1成为H电平时，由于在第二时钟端子CK2和第一电源端子S1之间流过贯通电流，所以，应该注意功耗的增加。
并且，本实施方式也可以应用于第一下拉电路41。即，如图1(b)所示，代替图8的电容元件C2A，可以采用晶体管Q6A、Q9A。在这种情况下，晶体管Q6A在第一时钟端子CK1和节点N3之间进行二极管连接。晶体管Q9A连接在节点N2和第一电源端子S1之间，其栅极连接到第二时钟端子CK2。由于节点N3的电平的迁移与图8的第一下拉电路41的情况几乎相同，所以，得到与实施方式1相同的效果。
但是，如上所述，关于第一下拉电路41，基本上图8中示出的电路是有效的。在此说明其理由。
在第一时钟端子CK1(晶体管Q1的漏极)上输入时钟信号时，第一下拉电路41由于通过晶体管Q1的栅极漏极重叠电容的耦合而防止节点N1上升。使其充分地起作用，当第一时钟端子CK1的时钟信号上升时需要使晶体管Q5A高速地成为低阻抗的导通状态。也就是，期望可以高速地将晶体管Q5A的栅极(节点N3)充电到高电平。
如图8的第一下拉电路41，由于通过电容元件C2A的耦合进行节点N3的充电的情况下，充电速度也较高，此外，只要使电容元件C2A的电容值与节点N3的寄生电容相比充分大，就可以充电到高电平。
与相对，如图11(b)的第一下拉电路41，由晶体管Q6A进行节点N3的充电的情况与电容元件C2A的情况相比，充电速度变慢。进一步地，在单位移位寄存器SR的选择期间，由于节点N1成为H电平，所以，晶体管Q7A导通，节点N3固定在L电平，但是，其间存在第一时钟端子CK1的时钟信号的激活期间，虽然是短时间，但是，晶体管Q6A的栅极被正偏置。由于此，产生晶体管Q6A的阈值电压的漂移，其驱动能力下降时，不仅节点N3的充电速度下降，而且充电到高电平也成为困难。
这样，关于第一下拉电路41，图8的电路的优点较多，可以适当地选择使用条件或晶体管Q6A的尺寸的大小等。图11(b)的第一下拉电路41也可以充分地应用于本发明。
实施方式3
图12(a)是实施方式3的第二下拉电路42的电路图。在本实施方式中，相对于图11(a)的电路，将晶体管Q7B置换为两个晶体管Q7Bn、晶体管Q7Br。晶体管Q7Bn连接在节点N4和第一电源端子S1之间，其栅极连接到第一输入端子IN1。晶体管Q7Br连接在节点N4和第一电源端子S1之间，其栅极连接到第二输入端子IN2。
将晶体管Q6B的导通电阻设定得分别比晶体管Q7Bn、Q7Br充分大，由晶体管Q6B、Q7Bn的组以及晶体管Q6B、Q7Br的组构成比例型反相器。也就是，晶体管Q7Bn、Q7Br的导通电阻设置得比晶体管Q6B充分低。因此，在由该Q6B、Q7Bn、Q7Br构成的电路中，假定第二时钟端子CK2为H电平的情况时，若第一以及第二输入端子IN1、IN2这二者是L电平(非激活电平)，则节点N4成为H电平(激活电平)，第一以及第二输入端子IN1、IN2中的至少一个成为H电平时，节点N4成为L电平。即，由该Q6B、Q7Bn、Q7Br构成的该电路起到将第一以及第二输入端子IN1、IN2作为输入端、将节点N4作为输出端的NOR电路的作用。但是，该NOR电路在输入到第二时钟端子CK2的时钟信号成为电源的这一点上与通常的NOR电路不同。因此，该NOR电路进行由输入到第二时钟端子CK2的时钟信号激活的交流的动作。
在图8和图11(a)的第二下拉电路42中，当成为选择其间时，节点N1成为H电平，晶体管Q7B导通，将节点N4下拉(放电)。由此，由于晶体管Q5B成为截止，所以，可以将节点N1充电到充分高的电平。
在本实施方式中，在多级的移位寄存器进行正向的移位动作的情况下，根据前一级的输出信号Gk-1，晶体管Q7Bn下拉节点N4(即，与图8以及图11(a)的晶体管Q7B相同地起作用)。在这种情况下，晶体管Q7Br根据下一级的输出信号Gk+1而导通，但是，与信号的移位动作无关。另一方面，在进行反向移位的动作的情况下，根据下一级的输出信号Gk+1，晶体管Q7Br下拉节点N4(即，与图8以及图11(a)的晶体管Q7B相同地起作用)。晶体管Q7Bn根据前一级的输出信号Gk-1而导通，但是，与信号的移位动作无关。
与图8以及图11(a)的情况相比较，由于栅极连接到节点N1的晶体管的数量变少，所以，附随于节点N1的寄生电容变小。因此，容易进行节点N1的充电以及升压。此外，在图8以及图11(a)中，因为由晶体管Q7B、Q5B构成触发器电路，所以，使节点N1从L电平变为H电平上比较困难的，但是，在本实施方式中这变得容易。即，可以容易地将节点N1充电到较高的电位，可有助于晶体管Q1的驱动能力的提高。
并且，本实施方式也可以应用于第一下拉电路41。这种情况如图12(b)所示，将晶体管Q7A的栅极连接到输出端子OUT，而不是连接到节点N1。这样，可以进一步地减小附随于节点N1的寄生电容，由于可以更容易地将节点N1充电到较高的电位，所以，可有助于晶体管Q1的驱动能力的提高。
在此，图8和图11(b)的晶体管Q7A在节点N1成为H电平的期间(时刻t1～t5)导通，与此相对，图12(b)的晶体管Q7A在输出端子OUT(输出信号Gk)成为H电平期间(时刻t3～t4)导通，在这点上是不同的，但是，这二者都几乎相同地起作用。但是，相对于第一时钟端子CK1的时钟信号的上升，输出信号Gk的上升延迟较大时，担心在激活输出信号Gk之前晶体管Q6A成为导通并且节点N3的电平上升。此时，由于晶体管Q5A导通且节点N1的电平下降，所以，在对输出信号Gk进行输出时，晶体管Q1的驱动能力下降，所以，成为问题。
因此，应该注意当，采用图12(b)的第一下拉电路41时，需要避免由于晶体管Q1的尺寸充分大等而产生输出信号Gk上升沿延迟。
实施方式4
图13(a)是实施方式4的第二下拉电路42的电路图。在本实施方式中，相对于图11(a)的电路，将晶体管Q9B置换为晶体管Q10B。晶体管Q10B连接在节点N4和第二时钟端子CK2之间，其栅极连接到节点N4(即，以使节点N4侧成为阳极、使第二时钟端子CK2侧成为阴极的方式进行连接二极管)。
图11(a)的晶体管Q9B在第一时钟端子CK1的时钟信号成为H电平时使节点N4放电，但是，图13(a)的晶体管Q10B在第二时钟端子CK2的时钟信号成为L电平时使节点N4放电。由于由第一时钟端子CK1和第二时钟端子CK2输入相位彼此不同的时钟信号，所以，其结果是，图13(a)的晶体管Q10B与图11(a)的晶体管Q9B相同地其作用。
由晶体管Q10B导致的放电后的节点N4的电平没有下降到VSS，成为Vth。但是，由于该电平(Vth)接近L电平，所以，与图11(a)的情况几乎相同，得到晶体管Q5B的栅极的电平变动并抑制其阈值电压的漂移的效果。此外，由于图13(a)的第二下拉电路42不需要连接到第一时钟端子CK1，所以，与图11(a)相比较，得到电路的布局容易的效果。
并且，本实施方式也可以应用于第一下拉电路41。即，如图13(b)所示，代替晶体管Q9A，可以在节点N3和第一时钟端子CK1之间连接进行二极管连接的晶体管Q10A，以使节点N3侧成为阳极、使第一时钟端子CK1侧成为阴极。在这种情况下，也与图11(b)的情况几乎相同地，晶体管Q5A的栅极没有持续地正偏置，得到抑制该晶体管Q5A的阈值电压的漂移的效果。此外，图13(b)第一下拉电路41不需要与第二时钟端子CK2连接，所以与图11(b)相比较，得到电路的布局变得容易的效果。
此外，本实施方式也可以应用于实施方式3的第一以及第二下拉电路41、42。在图14(a)、(b)中示出该应用例。即，相对于图12(a)、(b)的电路，可以设置晶体管Q10B代替晶体管Q9B，并设置晶体管Q10A代替晶体管Q9A。
实施方式5
图15(a)是实施方式5的第二下拉电路42的电路图。例如，在图11(a)的电路中，将晶体管Q6B的栅极以及漏极这二者连接到第二时钟端子CK2(即，在第二时钟端子CK2和节点N4之间进行二极管连接)，但是，在本实施方式中，仅将晶体管Q6B的栅极连接到第二时钟端子CK2。并且，在晶体管Q6B的栅极上，通过进行二极管连接的晶体管Q11B提供第一电压信号Vn，并且，通过相同地进行二极管连接的晶体管Q12B提供第二电压信号Vr。
即，晶体管Q11B连接在晶体管Q6B的漏极和第一电压信号端子T1之间，其栅极连接到第一电压信号端子T1。此外，晶体管Q12B连接在晶体管Q6B的漏极和第二电压信号端子T2之间，其栅极连接到第二电压信号端子T2。
当进行移位寄存器的正向的移位动作时，由于第一电压信号Vn成为H电平，所以晶体管Q11B成为导通。也就是，第一电压信号Vn作为由晶体管Q6B、Q7B构成的反相器的电源(VDD-Vth)被提供给晶体管Q6B的漏极。在这种情况下，晶体管Q12B截止，第二电压信号Vr不影响第二下拉电路42的动作。
当进行反向的移位动作时，由于第二电压信号Vr成为H电平，所以晶体管Q12B成为导通。也就是，第二电压信号Vr作为电源被提供给由晶体管Q6B、Q7B构成的反相器。在这种情况下，晶体管Q11B截止，第一电压信号Vn不影响第二下拉电路42的动作。
根据本实施方式，由于与时钟信号CLK、/CLK的发生器(时钟发生器31)的输出相关的负载电容减小，所以，得到功耗减小的效果。但是，由于第二下拉电路42所需的晶体管的数量增加，所以，应该注意电路的面积增加这一点。
本实施方式也可以应用于第一下拉电路41。即，如图15(b)所示，可以在晶体管Q6A的漏极上通过进行二极管连接的晶体管Q11A提供第一电压信号Vn，并且可以通过相同地进行二极管连接的晶体管Q12A提供第二电压信号Vr。并且，在图15(a)、(b)中，分别地图示了第一下拉电路41的晶体管Q11A、Q12A和第二下拉电路42的晶体管Q11B、Q12B，但是，由于它们作为电源供给电路彼此相同地其作用，所以，在第一下拉电路41和第二下拉电路42之间它们是可以共用的。
此外，本实施方式也可以应用于实施方式3的第一以及第二下拉电路41、42。在图16(a)、(b)中示出该适用例。即，相对于图12(a)的电路，可以在晶体管Q6B的漏极上通过进行二极管连接的晶体管Q11B提供第一电压信号Vn，并且可以通过相同地进行二极管连接的晶体管Q12B提供第二电压信号Vr。并且，相对于图12(b)的电路，可以在晶体管Q6A的漏极上通过进行二极管连接的晶体管Q11A提供第一电压信号Vn，并且可以通过相同地进行二极管连接的晶体管Q12A提供第二电压信号Vr(图16(b))。
实施方式6
图17(a)、(b)是实施方式6的第一以及第二下拉电路41、42的电路图。相对于图11的电路，在第一以及第二下拉电路41、42的各反相器上提供恒定的高电位侧电源电位VDD，作为电源。也就是，将晶体管Q6A、Q6B的漏极连接到提供高电位侧电源电位VDD的第二电源端子S2上。
根据本实施方式，与实施方式5相同地，由于与时钟信号CLK、/CLK的发生器(时钟发生器31)的输出相关的负载电容减小，所以，得到功耗减小的效果。但是，需要用于形成将电位VDD提供给第一以及第二下拉电路41、42用的布线的区域，所以，与图11的电路相比较，应该注意电路面积增加这一点。
此外，本实施方式也可以应用于实施方式3的第一以及第二下拉电路41、42。在图18(a)、(b)中示出该应用例。即，相对于图12(a)、(b)的电路，可以将晶体管Q6B、Q6A的漏极连接到提供高电位侧电源电位VDD的第二电源端子S2上。
实施方式7
图19(a)是实施方式7的第二下拉电路42的电路图。在本实施方式中，在晶体管Q6B的栅极上，输入将节点N 1作为输入端且由第二时钟端子CK2的时钟信号激活的反相器的输出。如图19(a)，该反相器由连接在晶体管Q6B的栅极和第一电源端子S1之间的晶体管Q14B、和连接在晶体管Q6B的栅极和第二时钟端子CK2之间的电容元件C4B构成。在此，为了说明简便，将由晶体管Q6B、Q7B构成的反相器称为“第一反相器”，将由晶体管Q14B和电容元件C4B构成的反相器称为“第二反相器”。
如在实施方式二中所说明的，在图11的第二下拉电路42中，节点N1为H电平时，第二时钟端子CK2的时钟信号成为H电平时，因为在第一反相器中流过贯通电流，所以，担心功耗增大。与此相对，在图19(a)的第二下拉电路42中，节点N1成为H电平时，第二反相器的输出端(晶体管Q6B的栅极)固定在L电平，晶体管Q6B维持为截止。因此，可以防止第一反相器的贯通电流的产生。
进一步地，当由第二反相器观察时，第一反相器起到缓冲器电路的作用。因此，即使电容元件C4B的电容值例如比图8的电容元件C2B小，也可以充分地驱动晶体管Q5B的栅极(节点N4)。但是，与图11的第二下拉电路42相比较，由于晶体管以及电容元件的数量增加，所以，应该注意电路面积的增加这一点。
并且，本实施方式也可以应用于第一下拉电路41。也就是，在第一下拉电路41的晶体管Q6的栅极上，输入将节点N1作为输入端并且由第一时钟端子CK1的时钟信号激活的反相器的输出。如图19(b)所示，该反相器也可以由连接在晶体管Q6A的栅极和第一电源端子S1之间的晶体管Q14A、和连接在晶体管Q6A的栅极和第二时钟端子CK1之间的电容元件C4A构成。
并且，在图19(a)、(b)的第一和第二下拉电路41、42中，在节点N1成为H电平的期间，晶体管Q6A、Q6B的栅极固定在L电平。由此，该晶体管Q6A、Q6B的栅极没有正偏置，并且它们几乎不会产生阈值电压的漂移。
本实施方式也可以应用于实施方式3的第一以及第二下拉电路41、42。在图20(a)、(b)中示出其应用例。首先，相对于第二下拉电路42，代替图19(a)的晶体管Q7B，设置连接在节点N4和第一电源端子S 1之间的两个晶体管Q7Bn、Q7Br。如图20(a)，在晶体管Q7Bn的栅极上连接第一输入端子IN1(前一级的输出端子OUT)，在晶体管Q7Br的栅极上连接第二输入端子IN2(下一级的输出端子OUT)。也就是，代替上述第一反相器，利用晶体管Q6B、Q7Bn、Q7Br，构成将第一以及第二输入端子IN1、IN2作为输入端、将节点N4作为输出端并且由第二时钟端子CK2的时钟信号激活的第一NOR电路。进一步地，代替图19(a)的晶体管Q14B，设置连接在晶体管Q6B的栅极和第一电源端子S1之间的两个晶体管Q14Bn、Q14Br。并且，在晶体管Q14Bn的栅极上连接第一输入端子IN1，在晶体管Q14Br的栅极上连接第二输入端子IN2。也就是，代替上述第二反相器，利用电容元件C2B以及晶体管Q14Br、Q14Bn，构成将第一以及第二输入端子IN1、IN2作为输入端、将由第二时钟端子CK2的时钟信号激活的晶体管Q6B的栅极作为输出端的第二NOR电路。
此外，相对于第一下拉电路41，将图19(b)的晶体管Q7A、Q14A的栅极连接到输出端子OUT，而不是连接到节点N1。
根据图20(a)、(b)的结构，与图19(a)、(b)的情况相比较，附随于节点N1的寄生电容变小。因此，容易进行节点N1的充电和升压。此外，在图19(a)、(b)中，由于分别由晶体管Q7B、Q5B的组和晶体管Q7A、Q5A的组构成触发器电路，所以，将节点N1由L电平迁移到H电平比较困难，但是，在图20(a)的情况下就变得容易。也就是，可以将节点N1容易地充电到较高的电位，可有助于晶体管Q1的驱动能力的提高。
实施方式8
在本实施方式中，采用所谓的施密特触发电路(关于施密特触发电路电路的详细结构例如参考特开昭56-96525号公报)电路作为具有第一以及第二下拉电路41、42的各反相器。
例如，图21(a)是图11(a)的第二下拉电路42的反相器采用施密特触发型的反相器的例子。即，代替图11(a)的第二下拉电路42的晶体管Q7B，在节点N4和第一电源端子S1之间连接串联地连接的晶体管Q71B、Q72B，它们的栅极都连接到节点N1。并且，在晶体管Q71B、Q72B间的连接节点和第二时钟端子CK2之间，连接栅极与节点N4连接的晶体管Q15B。该晶体管Q15B由节点N4的电位控制，由此，进行从第二时钟端子CK2向晶体管Q71B、Q72B之间的连接节点流过反馈电流的工作。
本实施方式也可以应用于第一下拉电路41。例如，图21(b)是图11(b)的第一下拉电路41的反相器采用施密特触发型的反相器的例子。即，代替图11(b)的第一下拉电路41的晶体管Q7A，在节点N3和第一电源端子S1之间连接串联地连接的晶体管Q71A、Q72A。并且，在晶体管Q71A、Q72A间的连接节点和第二时钟端子CK2之间连接栅极与节点N3连接的晶体管Q15A。
由于施密特触发型的反相器的阈值电压较高，所以，得到即使在单位移位寄存器SR的节点N1上产生正极性的噪声的情况下，第一以及和第二下拉电路41、42也难以受到该噪声的影响的效果。
此外，本实施方式也可以应用于实施方式3以后的第一以及第二下拉电路41、42。例如，图22(a)、(b)示出了应用于实施方式3的例子。
图22(a)是图12(a)的第二下拉电路42的NOR电路采用施密特触发型的电路的例子。即，代替图12(a)的晶体管Q7Bn，在节点N4和第一电源端子S1之间设置串联地连接的晶体管Q71Bn、Q72Bn，并将它们的栅极连接到第一输入端子IN1。此外，代替晶体管Q7Br，在节点N4和第一电源端子S1之间设置串联地连接的晶体管Q71Br、Q72Br，并将它们的栅极连接到第二输入端子IN2。并且，在晶体管Q71Bn、Q72Bn间的连接节点以及晶体管Q71Br、Q72Br间的连接节点与第二时钟端子CK2之间，连接栅极连接到节点N4的晶体管Q15B。
另一方面，图22(b)是图12(b)的第二下拉电路41的NOR电路采用施密特触发型的电路的例子。在这种情况下，代替图12(b)的第一下拉电路41的晶体管Q7A，在节点N3和第一电源端子S1之间连接串联地连接的晶体管Q71A、Q72A，并将它们的栅极连接到输出端子OUT。并且，在晶体管Q71A、Q72A间的连接节点和第二时钟端子CK2之间，连接栅极连接到节点N3的晶体管Q15A。换句话说，图22(b)的电路相当于将图21(b)的晶体管Q71A、Q72A的栅极连接到输出端子OUT而不是连接到节点N1。
实施方式9
图23是示出实施方式9的单位移位寄存器SR的结构的电路图。在本实施方式中，将实施方式1的单位移位寄存器SR(图8)的晶体管Q2、Q5A的源极连接到第二时钟端子CK2，并且，将晶体管Q8、Q5B的源极连接到第一时钟端子CK1。
例如，假定在第一时钟端子CK1上输入时钟信号CLK、在第二时钟端子CK2上输入时钟信号/CLK的第k级的单位移位寄存器SRk。即，如图23所示，在单位移位寄存器SRk的晶体管Q2、Q5A的源极上提供时钟信号/CLK，在晶体管Q8、Q5B的源极上提供时钟信号CLK。
例如，晶体管Q2、Q5A是用于分别使输出端子OUT和节点N1放电的晶体管，但是，由实施方式1的说明可知，它们以至少在时钟信号CLK为L电平时截止的方式进行动作。由于时钟信号CLK、/CLK是互补的信号，所以，根据图23的结构，对于晶体管Q2、Q5A来说，成为与在时钟信号CLK成为L电平而截止时栅极相对于源极负偏置等价的状态。由此，向正向漂移后的晶体管Q2、Q5A的阈值电压向负向返回而恢复。结果，得到缓和晶体管Q2、Q5A的Vth漂移、防止Vth漂移引起的误动作的效果。
相反地，晶体管Q8、Q5B分别以至少在时钟信号/CLK为L电平时截止的方式进行动作。因此，根据图23的结构，对于晶体管Q8、Q5B来说，成为与在时钟信号/CLK成为L电平而截止时栅极相对于源极负偏置等价的状态。由此，得到减轻晶体管Q8、Q5B的Vth漂移、防止Vth漂移引起的误动作的效果。
在图23中示出了相对于图8的单位移位寄存器SR的所有晶体管Q2、Q8、Q5A、Q5B，采用在其源极上连接第一以及第二时钟端子CK1、CK2的变化的例子，但是，也可以仅对其中的一部分采用。
根据本实施方式，缓和了晶体管Q2、Q8、Q5A、Q5B的Vth漂移并将它们的导通电阻抑制得较小时，可以使实施方式1中的效果更好。即，缓和晶体管Q2、Q8的Vth漂移时，可以进一步地减小栅极线(输出端子OUT)中产生的噪声，可防止显示装置的显示质量的恶化。此外，缓和晶体管Q5A的Vth漂移时，在第一时钟端子CK1的时钟信号上升时，可以进一步地减小节点N1的电平上升。此外，缓和晶体管Q5B的Vth漂移时，可以进一步地减小由晶体管Q3的漏电流导致的节点N1的电压，其结果是，可以减小第一时钟端子CK1的时钟信号上升时的节点N1的电平上升。
并且，本实施方式也可应用于图11～图22中示出的第一以及第二下拉电路41、42的晶体管Q5A、Q5B。
实施方式10
图24是示出实施方式10的单位移位寄存器SR的结构的电路图。本实施方式的单位移位寄存器SR与专利文献2的图11相同地，具有两个输出端子OUT、OUTD。
在输出端子OUTD和第一时钟端子CK1之间，连接栅极连接到节点N1的晶体管Q1D。在输出端子OUTD和第一电源端子S1之间，并联连接栅极连接到节点N3的晶体管Q1D和栅极连接到第二时钟端子CK2的晶体管Q8。也就是，晶体管Q1D是将输入到第一时钟端子CK1的时钟信号提供给输出端子OUTD的晶体管，晶体管Q2D、Q8D是使输出端子OUTD放电的晶体管。
由图24可知，由晶体管Q1、Q2、Q8构成的电路和由晶体管Q1D、Q2D、Q8D构成的电路并联地连接在第一时钟端子CK1和第一电源端子S1之间。进一步地，晶体管Q1、Q1D的栅极相互连接，晶体管Q2、Q2D的栅极相互连接，晶体管Q8、Q8D的栅极也相互连接。因此，由晶体管Q1、Q2、Q8构成的电路和由晶体管Q1D、Q2D、Q8D构成的电路彼此相同地进行动作，结果，从输出端子OUT、OUTD输出逻辑上波形相同的信号。下面，将输出端子OUTD称为“进位信号输出端子OUTD”，由其输出的信号称为“进位信号GD”。
图25是示出由实施方式10的单位移位寄存器SR构成的栅极线驱动电路30(多级的移位寄存器)的结构的图。
如该图所示，各级的第一输入端子IN1连接到自身前一级的单位移位寄存器SR的进位信号输出端子OUTD。即，在第二级以后的单位移位寄存器SR的第一输入端子IN1上输入其前一级的进位信号GD。此外，各级的第二输入端子IN2连接到自身下一级的进位信号输出端子OUTD。即，在第二级以后的第二输入端子IN2上输入其下一级的进位信号GD。
另一方面，各级的输出端子OUT不连接到其前一级以及后一级的单位移位寄存器SR，而是仅连接到栅极线GL。也就是，进位信号GD专用于栅极线GL的驱动。
一般地，由于显示装置的栅极线的负载电容较大，所以，输入到其中的输出信号G的上升速度容易变慢。如图7所示，在将输出信号G输入到前后级的第一输入端子IN1以及第二输入端子IN2的情况下，输出信号G的上升速度变慢时，为了将各级的晶体管Q1的栅极(节点1)充电到充分高的电平而需要某程度的时间。结果，各单位移位寄存器的动作的快速化是困难的，并且妨碍栅极线驱动电路的动作的快速化、进而妨碍显示装置的高清晰度。
与此相对，根据本实施方式，作为输入到各级的第一以及第二输入端子IN1、IN2信号，使用由与用于驱动栅极线的输出信号G不同的电路生成的进位信号GD。也就是，即使由于作为负载电容的栅极线GL的影响，输出信号G的上升速度变慢，这也不会影响进位信号GD的上升速度。因此，可以防止各级的节点N1的充电速度下降，并且有助于栅极线驱动电路的动作高速化。
并且，对于本实施方式，也可以采用实施方式2～8的第一以及第二下拉电路41、42(图11～图22)。此外，实施方式9的技术也可以应用于图24的晶体管Q2D、Q8D。即，可以将晶体管Q2D的源极连接到第二时钟端子CK2，也可以将晶体管Q8D连接到第一时钟端子CK1。
实施方式11
图26是示出实施方式11的单位移位寄存器SR的结构的电路图。该单位移位寄存器SR相对于图8的电路，省略了晶体管Q2。晶体管Q2起到根据第二时钟端子CK2的时钟信号使输出端子OUT的电荷放电的作用，但是，存在根据输出端子OUT(栅极线GL)的噪声产生的定时或该噪声的大小等可对其进行省略的情况。
省略晶体管Q2，由此，可以缩小单位移位寄存器SR的形成面积。此外，由于附随于节点N3的寄生电容减小，所以，在能够减小电容元件C2A的电容值这点上，也有助于电路面积的缩小。此外，还具有可以减少由晶体管Q2的栅极电容所消耗的功率这一优点。
也可将实施方式2～10应用于本实施方式。并且，在将本实施方式应用于实施方式10的情况下，不仅可以省略晶体管Q2，也可以省略晶体管Q2D。但是，即使省略晶体管Q2，晶体管Q2D剩下，这进一步难以引起误动作。在省略晶体管Q2D的情况下，第一时钟端子CK1的时钟信号上升时，进位信号输出端子OUTD成为高阻抗状态。对于进位信号输出端子OUTD来说，其电容负载比连接栅极线GL的输出端子OUT小，所以，成为高阻抗状态时，根据第一时钟端子CK1的时钟信号上升，电平容易上升。也就是，容易输出作为误信号的进位信号GD。由于该误信号，若下一级的晶体管Q3或前一级的晶体Q4导通，则产生误动作，所以，应该防止这种情况，优选地留下晶体管Q2D。
实施方式12
图27是示出实施方式12的单位移位寄存器SR的结构的电路图。该单位移位寄存器SR相对于图8的电路，省略了晶体管Q8。晶体管Q8以根据节点N3的电平使输出端子OUT的电荷放电的方式来起作用，但是，存在根据在输出端子OUT(栅极线GL)的噪声产生的定时或噪声的大小等可以省略该晶体管的情况。
省略晶体管Q8，由此，可以缩小单位移位寄存器SR的形成面积。此外，还存在能够减少由晶体管Q8的栅极电容所消耗的功率这一优点。
也可对本实施方式应用实施方式2～10。并且，在将本实施方式应用于实施方式10的情况下，不仅可以省略晶体管Q8，也可以省略晶体管Q8D。但是，即使省略晶体管Q8，晶体管Q8D剩下，这进一步难以引起误动作。如先前所述那样，对于进位信号输出端子OUTD来说，其电容负载比输出端子OUT小，所以，省略晶体管Q8D而成为高阻抗状态时，其电平由于噪声的影响等而容易上升。也就是，容易输出作为误信号的进位信号GD(虽然不如实施方式11省略晶体管Q2D的情况)。由于该误信号，若下一级的晶体管Q3或前一级的晶体Q4导通，则产生误动作，所以，应该防止这种情况，优选地留下晶体管Q8D。
实施方式13
包括TFT的场效应晶体管如下的原件，即，在栅极上施加阈值电压以上的电压时，由于在通过栅极绝缘膜的栅电极的正下方所形成的导电性沟道，漏极源极间被电连接，由此，进行导通。因此，导通状态的场效应晶体管也可以起到将栅极和沟道作为两个电极、将栅极绝缘膜作为电介质层的电容元件(栅极电容)的作用。
图28是示出实施方式13的单位移位寄存器的结构的电路图。相对于图8的电路，将电容元件C1置换为晶体管Q1的栅极电容，由此，可以将其省略。
通常，成为在半导体集成电路内所形成的电容元件的电介质层的绝缘膜的厚度与晶体管的栅极绝缘膜的厚度相同，所以，在将电容元件置换为晶体管的栅极电容的情况下，能够由与该电容元件相同面积的晶体管代替。即，在图28的电路中，使晶体管Q1的栅极宽度增加相当的部分，由此，可实现与图8的电路相同的升压动作。
此外，使晶体管Q1的栅极宽度变宽，由此，其驱动能力提高，所以，其结果是，得到输出信号G的上升以及下降速度加快并且可谋求动作的快速化的优点。并且，也可对本实施方式应用实施方式2～12。
实施方式14
图29以及图30是示出实施方式14的单位移位寄存器SR的结构的电路图。如上所述，导通状态的场效应晶体管可起到将栅极和沟道作为两个电极、将栅极绝缘膜作为电介质层的电容元件(MOS电容元件)的作用。因此，在本实施方式中，采用MOS电容元件作为电容元件C1、C2A、C2B。
由图29和图30也可知，MOS电容元件可以连接MOS晶体管的源极漏极间而形成，所以，可使用与构成单位移位寄存器SR的晶体管Q1、Q2、…等相同的晶体管。由此，能够以与其他晶体管相同的步骤形成电容元件C1、C2A、C2B。也就是，在制造过程中，可以至少减少一个用于形成电容元件的掩膜，所以，步骤数可以减少至少一个步骤。
但是，对于MOS电容元件来说，栅极源极间被偏置为阈值电压以上，在形成沟道时成为较大的电容值。对于电容元件C1来说，在节点N1被充电到H电平之后，使其进一步升压，所以，可仅在至少节点N1为H电平的期间，作为电容元件进行工作。相反地，在节点N1成为L电平的非选择期间，为了节点N1的电平没有由于输出端子OUT的噪声而上升，优选通过电容元件C1的耦合较弱。因此，对于作为电容元件C1的MOS电容元件来说，如图29以及图30所示，优选将栅极连接到节点N1侧、将源极漏极连接到输出端子OUT侧。
此外，如图29所示，对于作为电容元件C2A的MOS电容元件来说，将栅极连接到第一时钟端子CK1侧、将源极漏极连接到节点N3侧。在这种情况下，当第一时钟端子CK1的时钟信号的电平成为阈值电压以上时，形成沟道，所以，可以使节点N3的电平更有效地上升/下降。并且，根据相同的理由，如图29所示，作为电容元件C2B的MOS电容元件，也优选将栅极连接到第二时钟端子CK2侧、将源极漏极连接到节点N4侧。
并且，如图30所示，使作为电容元件C2A、C2B的MOS电容元件的方向与图29相反，也可进行动作。在这种情况下，在这些MOS电容元件上没有形成沟道，但是，各MOS电容元件的栅极漏极间以及栅极源极间的重叠电容分别作为电容元件C2A、C2B进行工作。
实施方式15
在本实施方式中，对减轻单位移位寄存器SR的晶体管Q3、Q4的老化(stress)的驱动方法进行说明。
图31是示出实施方式15的栅极线驱动电路30的结构的电路图。在上述实施方式中，在各单位移位寄存器SR的第一以及第二电压信号端子T1、T2上分别提供第一以及第二电压信号Vn、Vr，但是，在本实施方式中，替代这些，提供电压信号发生器232产生的电压信号CLKD、/CLKD。并且，各单位移位寄存器SR可以是上述各实施方式中的任何一个。
在此，说明电压信号CLKD、/CLKD。图32和图33是用于说明本实施方式的栅极线驱动电路30的动作的时序图，图32是正向移位时的时序图，图33是反向移位时的时序图。
如图32以及图33所示，电压信号CLKD在正向移位时成为电平与时钟信号CLK相同地进行变化的信号，在反向移位时成为电平与时钟信号/CLK相同地进行变化的信号。此外，电压信号/CLKD在正向移位时成为电平与时钟信号/CLK相同地进行变化的信号，在反方向移位时成为电平与时钟信号CLK相同地进行变化的信号。
此外，在本实施方式中，分别对第一以及第二电压信号端子T1、T2提供电压信号CLKD、/CLKD中的哪一个，按照每个单位移位寄存器SR而不同。如图31所示，在对第一时钟端子CK1输入时钟信号CLK的级(单位移位寄存器SR1、SR3、…)中，对该第一电压信号端子T1提供电压信号/CLKD，对第二电压信号端子T2提供电压信号CLKD。此外，在对第一时钟端子CK1输入时钟信号/CLK的级(单位移位寄存器SR2、SR4、…)中，对该第一电压信号端子T1提供电压信号CLKD，对第二电压信号端子T2提供电压信号/CLKD。
由此，在正向移位时，在各单位移位寄存器SR中，在对第一输入端子IN1输入前一级的输出信号的定时，第一电压信号端子T1成为H电平，在对第二输入端子IN2输入下一级的输出信号的定时，第二电压信号端子T2成为L电平。
此外，在反向移位时，在各单位移位寄存器SR中，在对第二输入端子IN2输入下一级的输出信号的定时，第二电压信号端子T2成为H电平，在对第一输入端子IN1输入前一级的输出信号的定时，第一输入端子IN1成为L电平。
因此，各单位移位寄存器SR的晶体管Q3、Q4在正向移位时、反向移位时，都可以与实施方式1相同地进行节点N1(晶体管Q1的栅极)的充放电。因此，在本实施方式中，如图32以及图33所示，也可进行正向移位以及反向移位的动作。
根据本实施方式，第一以及第二电压信号端子T1、T2即晶体管Q3、Q4的漏极未被直流地偏置，所以，可以减小该晶体管Q3、Q4的老化。
如上所述，电压信号CLKD在正向移位时成为电平与时钟信号CLK相同地进行变化的信号，在反向移位时成为电平与时钟信号/CLK相同地进行变化的信号。此外，电压信号/CLKD在正向移位时成为电平与时钟信号/CLK相同地进行变化的信号，在反向移位时成为电平与时钟信号CLK相同地进行变化的信号。但是，在实际中将本实施方式应用于栅极线驱动电路30的情况下，如图34以及图35所示，优选使电压信号CLKD、/CLKD的下降沿的定时比时钟信号CLK、/CLK的下降沿的定时延迟。
图34示出正向移位时的动作，电压信号CLKD的上升沿定时与时钟信号CLK是同时的，但是，使其下降沿定时比时钟信号CLK迟(与时钟信号/CLK的上升沿定时是同时的)。同样地，电压信号/CLKD的上升沿定时与时钟信号/CLK是同时的，但是，使其下降沿定时比时钟信号/CLK迟(与时钟信号CLK的上升沿定时是同时的)。
另一方面，图35示出反向移位时的动作，电压信号CLKD的上升沿定时与时钟信号/CLK是定时的，但是，使其下降沿定时比时钟信号/CLK迟(与时钟信号CLK的上升沿定时是同时的)。同样地，电压信号/CLKD的上升沿定时与时钟信号CLK是同时的，但是，使其下降沿定时比时钟信号CLK迟(与时钟信号/CLK的上升沿定时是同时的)。
如上所述，由于栅极线成为较大的负载电容，所以，各单位移位寄存器SR的输出信号的下降速度也容易产生延迟。例如，在正向移位时，输入到第一输入端子IN1上的前一级的输出信号的下降沿延迟时，晶体管Q3对节点N1充电后，比其栅极(第一输入端子IN1)的电平下降更早地，漏极(第一电压信号端子T1)的电平下降。此时，节点N1的电荷这次反向流过晶体管Q3并被放出，选择期间的节点N1的电平下降，晶体管Q1的驱动能力下降。反向移位时也产生同样的问题。如图34以及图35所示，如果使电压信号CLKD、/CLKD下降沿的定时比时钟信号CLK、/CLK的下降沿的定时延迟，则可以避免这种问题。
实施方式16
在本实施方式中，对能够进一步减小单位移位寄存器SR的晶体管Q3、Q4的老化的驱动方法进行说明。
图36是示出实施方式16的栅极线驱动电路30的结构的方框图。在本实施方式中，在各单位移位寄存器SR的第一以及第二电压信号端子T1、T2上，提供电压信号发生器332生成的四种电压信号CLKDn、/CLKDn、CLKDr、/CLKDr。并且，各单位移位寄存器SR可以是上述各实施方式的任意一种。
在此，对电压信号CLKDn、/CLKDn、CLKDr、/CLKDr进行说明。图37以及图38是用于说明本实施方式的栅极线驱动电路30的动作的时序图，图37是正向移位时的时序图，图38是反向移位时的时序图。
如图37以及图38所示，电压信号CLKDn在正向移位时成为电平与时钟信号CLK相同地进行改变的信号，在反向移位时固定为VSS。电压信号/CLKDn在正向移位时成为电平与时钟信号/CLK相同地进行改变的信号，在反向移位时固定为VSS。电压信号CLKDr在正向移位时固定为VSS，在反向移位时，电平与时钟信号CLK相同地进行改变。此外，电压信号/CLKDr在正向移位时固定为VSS，在反向移位时，电平与时钟信号/CLK相同地进行改变。
并且，在本实施方式中，如图36所示，在第一时钟端子CK1上输入时钟信号CLK的级(单位移位寄存器SR1、SR3、…)中，对该第一电压信号端子T1提供电压信号/CLKDn，对第二电压信号端子T2提供电压信号/CLKDr。此外，在第一时钟端子CK1上输入时钟信号/CLK的级(单位移位寄存器SR2、SR4、…)中，对该第一电压信号端子T1提供电压信号CLKDn，对第二电压信号端子T2提供电压信号CLKDr。
由此，在正向移位时，在各单位移位寄存器SR中，在对第一输入端子IN1输入前一级的输出信号的定时，第一电压信号端子T1成为H电平，第二电压信号端子T2固定为L电平。
此外，在反向移位时，在各单位移位寄存器SR中，在对第二输入端子IN2输入下一级的输出信号的定时，第二电压信号端子T2成为H电平，第一输入端子IN1固定为L电平。
因此，各单位移位寄存器SR的晶体管Q3、Q4在正向移位时、反向移位时，都可以与实施方式1相同地进行节点N1(晶体管Q1的栅极)的充放电。因此，在本实施方式中，如图37以及图38所示，也可进行正向移位以及反向移位的动作。
这样，在正向移位时，第一电压信号端子T1即晶体管Q3的漏极的电位与实施方式15相同地变动，并且，第二电压信号端子T2即晶体管Q4的源极固定为L电平。此外，反向移位时，第二电压信号端子T2即晶体管Q4的漏极的电位与实施方式15相同地变动，并且，第二电压信号端子T2即晶体管Q4的源极固定为L电平。也就是，与实施方式15相比，能够进一步减小晶体管Q3、Q4的老化。
并且，将本实施方式实际地应用于栅极线驱动电路30时，由于与实施方式15中的说明相同的理由，如图38以及图39所示，优选使电压信号CLKDn、/CLKDn、CLKDr、/CLKDr的下降沿定时比时钟信号CLK、/CLK的下降沿的定时延迟。
图38示出正向移位时的动作，电压信号CLKDn的上升沿定时与时钟信号CLK是同时的，但是，使其下降定时比时钟信号CLK迟(与时钟信号/CLK的上升沿定时是同时的)。同样地，电压信号/CLKDn的上升沿定时与时钟信号/CLK是同时的，但是，使其下降沿定时比时钟信号/CLK迟(与时钟信号CLK的上升沿定时是同时的)。
另一方面，图40示出反向移位时的动作，电压信号CLKDr的上升沿定时与时钟信号CLK是同时的，但是，使其下降沿定时比时钟信号/CLK迟(与时钟信号/CLK的上升沿定时是同时的)。同样地，电压信号/CLKDr的上升沿定时与时钟信号/CLK是同时的，但是，使其下降沿定时比时钟信号/CLK迟(与时钟信号CLK的上升沿定时是同时的)。
由此，各单位移位寄存器SR的输出信号G的下降速度也产生延迟的情况下，也能够可靠地对各单位移位寄存器SR的节点N1进行充电。

Claims (42)

1.一种移位寄存器电路，其特征在于，
具有：第一及第二输入端子、以及输出端子；分别输入预定的电压信号的第一以及第二电压信号端子；分别输入彼此相位不同的时钟信号的第一以及第二时钟端子；第一晶体管，将输入到所述第一时钟端子的第一时钟信号提供给所述输出端子；使所述输出端子放电的第二晶体管；第三晶体管，具有连接到所述第一输入端子的控制电极，将输入到所述第一电压信号端子的第一电压信号提供给所述第一晶体管的控制电极连接的第一节点；第四晶体管，具有连接到所述第二输入端子的控制电极，将输入到所述第二电压信号端子的第二电压信号提供给所述第一节点；第一下拉电路，根据所述第一时钟信号的激活，使所述第一节点放电；第二下拉电路，根据输入到所述第二时钟端子的第二时钟信号的激活，使所述第一节点放电，
由所述第一以及第二下拉电路引起的所述第一节点的放电在所述第一节点未被充电的期间进行，在被充电的期间不进行。
2.根据权利要求1的移位寄存器电路，其特征在于，
所述第一下拉电路包括：第一反相器，将所述第一节点作为输入端，由所述第一时钟信号激活；第五晶体管，根据作为所述第一反相器输出端的第二节点的电平，使所述第一节点放电。
3.根据权利要求2的移位寄存器电路，其特征在于，
所述第五晶体管连接在所述第一节点和所述第二时钟端子之间。
4.根据权利要求2的移位寄存器电路，其特征在于，
所述第一反相器包括：第一电容元件，连接在所述第二节点和所述第一时钟端子之间；第六晶体管，具有连接到所述第一节点的控制电极，使所述第二节点放电。
5.根据权利要求4的移位寄存器电路，其特征在于，
所述第一电容元件是由晶体管构成的MOS电容元件。
6.根据权利要求1的移位寄存器电路，其特征在于，
所述第二下拉电路具有：第二反相器，将所述第一节点作为输入端，由所述第二时钟信号激活；第七晶体管，根据作为所述第二反相器的输出端的第三节点的电平，使所述第一节点放电。
7.根据权利要求6的移位寄存器电路，其特征在于，
所述第七晶体管连接在所述第一节点和所述第一时钟端子之间。
8.根据权利要求6的移位寄存器电路，其特征在于，
所述第二反相器包括：第二电容元件，连接在所述第三节点和所述第二时钟端子之间；第八晶体管，具有连接到所述第一节点的控制电极，使所述第三节点放电。
9.根据权利要求8的移位寄存器电路，其特征在于，
所述第二电容元件是由晶体管构成的MOS电容元件。
10.根据权利要求6的移位寄存器电路，其特征在于，
所述第二反相器包括：第八晶体管，具有连接到所述第二时钟端子的控制电极，对所述第三节点充电；第九晶体管，具有连接到所述第一节点的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第一时钟端子的控制电极，使所述第三节点放电。
11.根据权利要求10的移位寄存器电路，其特征在于，
所述第八晶体管连接在所述第二时钟端子和所述第三节点之间。
12.根据权利要求10的移位寄存器电路，其特征在于，
所述第八晶体管连接在预定的第四节点和所述第三节点之间，
所述第二反相器还包括：在所述第一电压信号端子和所述第四节点之间进行二极管连接的第十一晶体管；在所述第二电压信号端子和所述第四节点之间进行二极管连接的第十二晶体管。
13.根据权利要求10的移位寄存器电路，其特征在于，
所述第八晶体管连接在提供固定电位的预定的电源端子和所述第三节点之间。
14.根据权利要求6的移位寄存器电路，其特征在于，
所述第二反相器包括：第八晶体管，具有连接到所述第二时钟端子的控制电极，对所述第三节点充电；第九晶体管，具有连接到所述第一节点的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第三节点的控制电极，连接在该第三节点和所述第二时钟端子之间。
15.根据权利要求6的移位寄存器电路，其特征在于，
所述第二反相器包括：对所述第三节点充电的第八晶体管；第九晶体管，具有连接到所述第一节点的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第一时钟端子的控制电极，使所述第三节点放电；第二电容元件，连接在所述第八晶体管的控制电极所连接的第四节点和所述第二时钟端子之间；第十一晶体管，具有连接到所述第一节点的控制电极，使所述第四节点放电。
16.根据权利要求15的移位寄存器电路，其特征在于，
所述第二电容元件是由晶体管构成的MOS电容元件。
17.根据权利要求6的移位寄存器电路，其特征在于，
所述第二反相器是施密特触发型的反相器。
18.根据权利要求1的移位寄存器电路，其特征在于，
所述第二下拉电路具有：NOR电路，将所述第一以及第二输入端子作为输入端，由所述第二时钟信号激活；第七晶体管，根据作为所述NOR电路的输出端的第三节点的电平，使所述第一节点放电。
19.根据权利要求18的移位寄存器电路，其特征在于，
所述第七晶体管连接在所述第一节点和所述第一时钟端子之间。
20.根据权利要求18的移位寄存器电路，其特征在于，
所述NOR电路包括：第八晶体管，具有连接到所述第二时钟端子的控制电极，对所述第三节点充电；第九晶体管，具有连接到所述第一输入端子的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第二输入端子的控制电极，使所述第三节点放电；第十一晶体管，具有连接到所述第一时钟端子的控制电极，使所述第三节点放电。
21.根据权利要求20的移位寄存器电路，其特征在于，
所述第八晶体管连接在所述第二时钟端子和所述第三节点之间。
22.根据权利要求20的移位寄存器电路，其特征在于，
所述第八晶体管连接在预定的第四节点和所述第三节点之间，
所述NOR电路包括：在所述第一电压信号端子和所述第四节点之间进行二极管连接的第十二晶体管；在所述第二电压信号端子和第四节点之间进行二极管连接的第十三晶体管。
23.根据权利要求20的移位寄存器电路，其特征在于，
所述第八晶体管连接在提供固定电位的预定电源端子和所述第三节点之间。
24.根据权利要求18的移位寄存器电路，其特征在于，
所述NOR电路包括：第八晶体管，具有连接到所述第二时钟端子的控制电极，对所述第三节点充电；第九晶体管，具有连接到所述第一输入端子的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第二输入端子的控制电极，使所述第三节点放电；第十一晶体管，具有连接到所述第三节点的控制电极，连接在该第三节点和所述第二时钟端子之间。
25.根据权利要求18的移位寄存器电路，其特征在于，
所述NOR电路包括：对所述第三节点充电的第八晶体管；第九晶体管，具有连接到所述第一输入端子的控制电极，使所述第三节点放电；第十晶体管，具有连接到所述第二输入端子的控制电极，使所述第三节点放电；第十一晶体管，具有连接到所述第一时钟端子的控制电极，使所述第三节点放电；第二电容元件，连接在所述第八晶体管的控制电极所连接的第四节点和所述第二时钟端子之间；第十二晶体管，具有连接到所述第一输入端子的控制电极，使所述第四节点放电；第十三晶体管，具有连接到所述第二输入端子的控制电极，使所述第四节点放电。
26.根据权利要求25的移位寄存器电路，其特征在于，
所述第二电容元件是由晶体管构成的MOS电容元件。
27.根据权利要求18的移位寄存器电路，其特征在于，
所述NOR电路是施密特触发型的电路。
28.根据权利要求1的移位寄存器电路，其特征在于，
所述第二晶体管的控制电极连接到所述第二节点。
29.根据权利要求28的移位寄存器电路，其特征在于，
所述第二晶体管连接在所述输出端子和所述第二时钟端子之间。
30.根据权利要求1的移位寄存器电路，其特征在于，
所述第二晶体管的控制电极连接到所述第二时钟端子。
31.根据权利要求30的移位寄存器电路，其特征在于，
所述第二晶体管连接在所述输出端子和所述第一时钟端子之间。
32.根据权利要求1的移位寄存器电路，其特征在于，
还具有连接在所述第一节点和所述输出端子之间的第三电容元件。
33.根据权利要求32所述的移位寄存器电路，其特征在于，
所述第三电容元件是由晶体管构成的MOS电容元件。
34.根据权利要求1的移位寄存器电路，其特征在于，
所述第一以及第二电压信号是互补的信号。
35.根据权利要求1的移位寄存器电路，其特征在于，
所述第一以及第二电压信号中的一个的电平以与所述第一时钟信号相同的方式变化，另一个的电平以与所述第二时钟信号相同的方式变化。
36.根据权利要求35的移位寄存器电路，其特征在于，
控制所述第一以及第二电压信号中的一个电压信号，以使其下降沿定时比所述第一时钟信号迟，
控制所述第一以及第二电压信号中的另一个电压信号，以使其下降沿定时比所述第二时钟信号迟。
37.根据权利要求1的移位寄存器电路，其特征在于，
所述第一以及第二电压信号中的一个的电平以与所述第二时钟信号相同的方式变化，另一个维持为非激活电平。
38.根据权利要求37的移位寄存器电路，其特征在于，
控制所述第一以及第二电压信号中的一个电压信号，以使其下降沿定时比所述第二时钟信号迟。
39.一种由多个移位寄存器电路级联连接而成的多级移位寄存器电路，其特征在于，
所述多级中的各级是权利要求1至权利要求38中的任意一项的移位寄存器电路，
在所述各级中，所述输出端子连接到其后一级的第一输入端子以及前一级的第二输入端子。
40.根据权利要求1至38中任意一项的移位寄存器电路，其特征在于，
还具有：与所述输出端子不同的进位信号输出端子；第十四晶体管，具有连接到所述第一节点的控制电极，将所述第一时钟信号提供给所述进位信号输出端子；第十五晶体管，具有与所述第二晶体管的控制电极连接的控制电极，使所述进位信号输出端子放电。
41.一种图像显示装置，具有由多个移位寄存器电路级联连接而成的多级移位寄存器电路作为栅极线驱动电路，其特征在于，
所述多级的各级具有：第一及第二输入端子、以及输出端子；分别输入预定的电压信号的第一以及第二电压信号端子；分别输入彼此相位不同的时钟信号的第一以及第二时钟端子；第一晶体管，将输入到所述第一时钟端子的第一时钟信号提供给所述输出端子；使所述输出端子放电的第二晶体管；第三晶体管，具有连接到所述第一输入端子的控制电极，将输入到所述第一电压信号端子的第一电压信号提供给所述第一晶体管的控制电极所连接的第一节点；第四晶体管，具有连接到所述第二输入端子的控制电极，将输入到所述第二电压信号端子的第二电压信号提供给所述第一节点；第一下拉电路，根据所述第一时钟信号的激活，使所述第一节点放电；第二下拉电路，根据输入到所述第二时钟端子的第二时钟信号的激活，使所述第一节点放电，
由所述第一以及第二下拉电路引起的所述第一节点的放电在所述第一节点未被充电的期间进行，在被充电的期间不进行，
在所述各级中，所述输出端子连接到其后一级的第一输入端子以及前一级的第二输入端子。
42.一种图像显示装置，具有由多个移位寄存器电路级联连接而成的多级移位寄存器电路作为栅极线驱动电路，其特征在于，
所述多级中的各级还具有：第一及第二输入端子、以及输出端子；分别输入预定的电压信号的第一以及第二电压信号端子；分别输入彼此相位不同的时钟信号的第一以及第二时钟端子；第一晶体管，将输入到所述第一时钟端子的第一时钟信号提供给所述输出端子；使所述输出端子放电的第二晶体管；第三晶体管，具有连接到所述第一输入端子的控制电极，将输入到所述第一电压信号端子的第一电压信号提供给所述第一晶体管的控制电极所连接的第一节点；第四晶体管，具有连接到所述第二输入端子的控制电极，将输入到所述第二电压信号端子的第二电压信号提供给所述第一节点；第一下拉电路，根据所述第一时钟信号的激活，使所述第一节点放电；第二下拉电路，根据输入到所述第二时钟端子的第二时钟信号的激活，使所述第一节点放电；与所述输出端子不同的进位信号输出端子；第五晶体管，具有连接到所述第一节点的控制电极，将所述第一时钟信号提供给所述进位信号输出端子；第六晶体管，具有与所述第二晶体管的控制电极连接的控制电极，使所述进位信号输出端子放电，
由所述第一以及第二下拉电路引起的所述第一节点的放电在所述第一节点未被充电的期间进行，在被充电的期间不进行，
在所述各级中，所述输出端子连接到显示面板的栅极线，所述进位信号输出端子连接到其后一级的第一输入端子以及前一级的第二输入端子。
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