CN101615429B - 具双向传输机制的移位缓存器电路 - Google Patents

Abstract

本发明公开了一种移位缓存器电路，所述移位缓存器电路包含多级移位缓存器以提供多个栅极信号，每一级移位缓存器包含上拉单元、进位单元、进位控制单元、输入单元与下拉单元。上拉单元用来根据驱动控制电压及第一频率以上拉栅极信号。进位单元根据驱动控制电压及第一频率产生前置启始脉冲信号。进位控制单元用以将前置启始脉冲信号输出为下传启始脉冲信号或上传启始脉冲信号。输入单元用以将启始脉冲信号输入为驱动控制电压。下拉单元用来下拉栅极信号、前置启始脉冲信号与驱动控制电压。本发明移位缓存器电路具有双向传输机制，可以降低显示画面的云纹效应以改善画面质量，并可显著缩减各级移位缓存器之间的走线布局面积以降低成本。

Description

具双向传输机制的移位缓存器电路

技术领域

本发明涉及一种移位缓存器电路，尤其涉及一种具双向传输机制的移位缓存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含有多个像素单元、栅极驱动器以及源极驱动器。源极驱动器用来提供多个数据信号到多个像素单元。栅极驱动器包含移位缓存器电路，用来提供多个栅极信号以控制多个数据信号写入到多个像素单元。因此，移位缓存器电路即为控制数据信号写入操作的关键性组件。

图1为现有的移位缓存器电路100的示意图。如图1所示，移位缓存器电路100包含多级移位缓存器。为方便说明，移位缓存器电路100只显示第N-1级移位缓存器111、第N级移位缓存器112、以及第N+1级移位缓存器113。第N级移位缓存器112用来根据第一频率CK1、第二频率CK2及启始脉冲信号STn-1产生栅极信号SGn与启始脉冲信号STn。栅极信号SGn经由栅极线GLn馈入到像素阵列101的对应像素单元103，用以控制数据线DLi的数据信号的写入操作。启始脉冲信号STn则馈入到第N+1级移位缓存器113，用来使能第N+1级移位缓存器113以输出具有高电压准位的栅极信号SGn+1。

在移位缓存器电路100的运作中，多级移位缓存器只能依启始脉冲信号下传模式进行单向扫描而依序输出高电压准位脉冲的栅极信号，如此较容易导致显示画面的云纹效应(Mura effect)，换句话说，现有的移位缓存器电路100的单向扫描运作模式并无法用来提供高画面质量。

发明内容

依据本发明的实施例，其揭露一种具双向传输机制的移位缓存器电路，用以提供多个栅极信号到多个栅极线，可以抑制云纹效应(Mura effect)，从而改善画面质量。

所述移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含上拉单元、进位单元、进位控制单元、输入单元、控制单元、第一下拉单元、以及第二下拉单元。

上拉单元电连接于第N栅极线，用来根据驱动控制电压与第一频率以上拉第N栅极信号，其中第N栅极线用来传输第N栅极信号。进位单元用来根据驱动控制电压与第一频率产生前置启始脉冲信号。进位控制单元电连接于进位单元以接收前置启始脉冲信号，用来根据第一偏压与第二偏压将前置启始脉冲信号输出为第N下传启始脉冲信号或第N上传启始脉冲信号。输入单元电连接于第N-1级移位缓存器与第N+1级移位缓存器以接收第N-1下传启始脉冲信号与第N+1上传启始脉冲信号，用来将具高电压准位的第N-1下传启始脉冲信号或第N+1上传启始脉冲信号输入为驱动控制电压。控制单元用来根据第一频率、第N栅极信号与驱动控制电压产生控制信号。第一下拉单元电连接于控制单元、第N栅极线与进位单元，用来根据控制信号、第二频率、或第四频率以下拉第N栅极信号，以及用来根据第四频率以下拉前置启始脉冲信号。第二下拉单元电连接于输入单元与第N栅极线，用来根据第三频率以下拉驱动控制电压与第N栅极信号。

依据本发明的实施例，其另揭露了一种具双向传输机制的移位缓存器电路，用以提供多个栅极信号至多个栅极线。所述移位缓存器电路包含多级移位缓存器，其中第N级移位缓存器包含上拉单元、下传进位单元、上传进位单元、输入单元、控制单元、第一下拉单元、以及第二下拉单元。

上拉单元电连接于第N栅极线，用以根据驱动控制电压与第一频率以上拉第N栅极信号，其中第N栅极线用来传输第N栅极信号。下传进位单元用来根据驱动控制电压将第一信号输出为第N下传启始脉冲信号。上传进位单元用来根据驱动控制电压将第二信号输出为第N上传启始脉冲信号。输入单元电连接于第N-1级移位缓存器与第N+1级移位缓存器以接收第N-1下传启始脉冲信号与第N+1上传启始脉冲信号，用来将具高电压准位的第N-1下传启始脉冲信号或第N+1上传启始脉冲信号输入为驱动控制电压。控制单元用来根据第一频率、第N栅极信号与驱动控制电压产生控制信号。第一下拉单元电连接于控制单元、第N栅极线、上传进位单元与下传进位单元，用来根据控制信号、第二频率、或第四频率以下拉第N栅极信号，以及用来根据第四频率以下拉第N下传启始脉冲信号与第N上传启始脉冲信号。第二下拉单元电连接于输入单元与第N栅极线，用来根据第三频率以下拉驱动控制电压与第N栅极信号。

本发明移位缓存器电路具有双向传输机制，可降低显示画面的云纹效应以改善画面质量，而每一级移位缓存器并不需要利用上一级或下一级移位缓存器所产生的信号以辅助下拉栅极信号与驱动控制电压，因此可显著缩减各级移位缓存器之间的走线布局面积以降低成本。此外，由于使用四个频率以执行相关电路运作，所以可降低移位缓存器电路的操作频率以降低功率损耗，并可据以延长电路操作寿命。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为现有的移位缓存器电路的示意图。

图2为本发明第一实施例的移位缓存器电路的示意图。

图3为图2所示的移位缓存器电路的工作相关信号波形图，其中横轴为时间轴。

图4为本发明第二实施例的移位缓存器电路的示意图。

图5为图4所示的移位缓存器电路的工作相关信号波形图，其中横轴为时间轴。

附图标号：

100、200、500移位缓存器电路

101、201、501像素阵列

103、205、206、207、505、506、507像素单元

111、211、511第N-1级移位缓存器

112、212、512第N级移位缓存器

113、213、513第N+1级移位缓存器

220、520上拉单元

221、521第一晶体管

230进位单元

231、526第四晶体管

235进位控制单元

236、531第五晶体管

237、551第六晶体管

240、540输入单元

241、541第二晶体管

242、542第三晶体管

245、545储能单元

246、546电容

250、550控制单元

251、552第七晶体管

252、553第八晶体管

253、561第九晶体管

260、560第一下拉单元

261、562第十晶体管

262、563第十一晶体管

263、564第十二晶体管

264、565第十三晶体管

270、570第二下拉单元

271、571第十四晶体管

272、572第十五晶体管

273、573第十六晶体管

274、574第十七晶体管

525下传进位单元

530上传进位单元

CK1第一频率

CK2第二频率

CK3第三频率

CK4第四频率

CKB第二信号

CKF第一信号

DLi数据线

GLn-1、GLn、GLn+1栅极线

SCn控制信号

SGn-1、SGn、SGn+1栅极信号

STBn-1、STBn、STBn+1、STBn+2上传启始脉冲信号

STFn-2、STFn-1、STFn、STFn+1下传启始脉冲信号

STn-1、STn、STn+1启始脉冲信号

TF1、TF2、TF3、TF4、TF5、TF6下传时段

TB1、TB2、TB3、TB4、TB5、TB6上传时段

Vbias1第一偏压

Vbias2第二偏压

Vh1第一高电压

Vh2第二高电压

VQn驱动控制电压

具体实施方式

为让本发明更显而易懂，下文依本发明具双向传输机制的移位缓存器电路，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图2为本发明第一实施例的移位缓存器电路200的示意图。如图2所示，移位缓存器电路200包含多级移位缓存器。为方便说明，移位缓存器电路200只显示第N-1级移位缓存器211、第N级移位缓存器212及第N+1级移位缓存器213，N为大于1的正整数，其中只有第N级移位缓存器212显示内部功能单元电路架构，其余多级移位缓存器类同于第N级移位缓存器212，所以不另赘述。第N-1级移位缓存器211用以提供栅极信号SGn-1、下传启始脉冲信号STFn-1与上传启始脉冲信号STBn-1，第N级移位缓存器212用以提供栅极信号SGn、下传启始脉冲信号STFn与上传启始脉冲信号STBn，第N+1级移位缓存器213用以提供栅极信号SGn+1、下传启始脉冲信号STFn+1与上传启始脉冲信号STBn+1。每一级移位缓存器的电路运作均受控于第一频率CK1、第二频率CK2、第三频率CK3与第四频率CK4。

栅极信号SGn-1经由栅极线GLn-1馈入到像素阵列201的像素单元205，以控制数据线DLi的数据信号写入像素单元205。栅极信号SGn经由栅极线GLn馈入到像素阵列201的像素单元206，用以控制数据线DLi的数据信号写入到像素单元206。栅极信号SGn+1经由栅极线GLn+1馈入到像素阵列201的像素单元207，用以控制数据线DLi的数据信号写入到像素单元207。每一级移位缓存器所产生的下传启始脉冲信号用以使能下一级移位缓存器，譬如第N级移位缓存器212所产生的下传启始脉冲信号STFn用以使能第N+1级移位缓存器213。每一级移位缓存器所产生的上传启始脉冲信号用以使能上一级移位缓存器，譬如第N级移位缓存器212所产生的上传启始脉冲信号STBn用以使能第N-1级移位缓存器211。

第N级移位缓存器212包含上拉单元220、储能单元245、输入单元240、进位单元230、进位控制单元235、控制单元250、第一下拉单元260、以及第二下拉单元270。上拉单元220电连接于栅极线GLn，根据驱动控制电压VQn与第一频率CK1以上拉栅极线GLn的栅极信号SGn。输入单元240电连接于第N-1级移位缓存器211以接收下传启始脉冲信号STFn-1，以及电连接于第N+1级移位缓存器213以接收上传启始脉冲信号STBn+1并将具高电压准位的下传启始脉冲信号STFn-1或上传启始脉冲信号STBn+1输入到驱动控制电压VQn。储能单元245电连接于上拉单元220、输入单元240与进位单元230，用来根据下传启始脉冲信号STFn-1或上传启始脉冲信号STBn+1执行充电程序，并提供驱动控制电压VQn到上拉单元220与进位单元230。进位单元230电连接于输入单元240与储能单元245，根据驱动控制电压VQn与第一频率CK1产生前置启始脉冲信号STPn。进位控制单元235电连接于进位单元230以接收前置启始脉冲信号STPn，根据第一偏压Vbias1与第二偏压Vbias2将前置启始脉冲信号STPn输出为下传启始脉冲信号STFn或上传启始脉冲信号STBn。

控制单元250电连接于储能单元245，用来根据第一频率CK1、栅极信号SGn与驱动控制电压VQn产生控制信号SCn。第一下拉单元260电连接于控制单元250、栅极线GLn与进位单元230，以及第一下拉单元260根据控制信号SCn、第二频率CK2、或第四频率CK4将栅极信号SGn下拉至低电源电压Vss并且根据第四频率CK4将前置启始脉冲信号STPn下拉至低电源电压Vss。第二下拉单元270电连接于输入单元240与栅极线GLn，根据第三频率CK3将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss并且根据栅极信号SGn将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在图2所示的实施例中，上拉单元220包含第一晶体管221，输入单元240包含第二晶体管241与第三晶体管242，储能单元245包含电容246，进位单元230包含第四晶体管231，进位控制单元235包含第五晶体管236与第六晶体管237，控制单元250包含第七晶体管251、第八晶体管252与第九晶体管253，第一下拉单元260包含第十晶体管261、第十一晶体管262、第十二晶体管263与第十三晶体管264，以及第二下拉单元270包含第十四晶体管271、第十五晶体管272、第十六晶体管273与第十七晶体管274。第一晶体管221至第十七晶体管274为薄膜晶体管(Thin Film Transistor)、金氧半场效晶体管(Metal OxideSemiconductor Field Effect Transistor)或接面场效晶体管(Junction Field Effect Transistor)。

第二晶体管241包含第一端、第二端与栅极端，其中第一端用以接收下传启始脉冲信号STFn-1，栅极端电连接于第一端，以及第二端电连接于电容246。第三晶体管242包含第一端、第二端与栅极端，其中第一端用以接收上传启始脉冲信号STBn+1，栅极端电连接于第一端，以及第二端电连接于第二晶体管241的第二端。第二晶体管241的电路功能类同于二极管，所以第一端与第二端实质上等效于二极管的阳极(Anode)与阴极(Cathode)。当下传启始脉冲信号STFn-1为高电压准位时，则第二晶体管241处于导通状态将下传启始脉冲信号STFn-1从其第一端接收后由第二端输出，当下传启始脉冲信号STFn-1为低电压准位时，则第二晶体管241处于截止状态。第三晶体管242的电路功能类同于第二晶体管241。

第一晶体管221包含第一端、第二端与栅极端，其中第一端用以接收第一频率CK1，栅极端电连接于第二晶体管241的第二端，以及第二端电连接于栅极线GLn。电容246包含第一端与第二端，其中第一端电连接于第一晶体管221的栅极端以及第二端电连接于第一晶体管221的第二端。第四晶体管231包含第一端、第二端与栅极端，其中第一端用以接收第一频率CK1，栅极端电连接于第二晶体管241的第二端，以及第二端用以输出前置启始脉冲信号STPn。第五晶体管236包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管231的第二端以接收前置启始脉冲信号STPn，栅极端用以接收第一偏压Vbias1，以及第二端用以输出上传启始脉冲信号STBn。第六晶体管237包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管231的第二端以接收前置启始脉冲信号STPn，栅极端用以接收第二偏压Vbias2，以及第二端用以输出下传启始脉冲信号STFn。第七晶体管251包含第一端、第二端与栅极端，其中第一端电连接于电容246的第一端以接收驱动控制电压VQn，第二端电连接于栅极线GLn，以及栅极端用以接收第一频率CK1。第八晶体管252包含第一端、第二端与栅极端，其中第一端用以接收第一频率CK1，栅极端电连接于第一端，以及第二端用以输出控制信号SCn。第九晶体管253包含第一端、第二端与栅极端，其中第一端电连接于第八晶体管252的第二端，栅极端电连接于第七晶体管251的第二端，以及第二端用以接收低电源电压Vss。

第十晶体管261包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第八晶体管252的第二端以接收控制信号SCn，以及第二端用以接收低电源电压Vss。第十一晶体管262包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二频率CK2，以及第二端用以接收低电源电压Vss。第十二晶体管263包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第四频率CK4，以及第二端用以接收低电源电压Vss。第十三晶体管264包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管231的第二端，栅极端用以接收第四频率CK4，以及第二端用以接收低电源电压Vss。第十四晶体管271包含第一端、第二端与栅极端，其中第一端电连接于电容246的第一端，栅极端用以接收第三频率CK3，以及第二端用以接收低电源电压Vss。第十五晶体管272包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三频率CK3，以及第二端用以接收低电源电压Vss。第十六晶体管273包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管241的第一端，栅极端电连接于栅极线GLn以接收栅极信号SGn，以及第二端用以接收低电源电压Vss。第十七晶体管274包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管242的第一端，栅极端电连接于栅极线GLn以接收栅极信号SGn，以及第二端用以接收低电源电压Vss。由于每一级移位缓存器均包含对应下拉机制以下拉其前置启始脉冲信号，所以在另一实施例中，第十六晶体管273与第十七晶体管274可省略。

相较于现有的移位缓存器电路，移位缓存器电路200具有双向传输机制，用来降低显示画面的云纹效应以改善画面质量，而每一级移位缓存器并不需要利用上一级或下一级移位缓存器所产生的信号以辅助下拉栅极信号、驱动控制电压与前置启始脉冲信号，因此可显著缩减各级移位缓存器之间的走线布局面积以降低成本。此外，由于使用第一频率CK1至第四频率CK4以执行每一级移位缓存器的相关电路运作，所以可降低移位缓存器电路200的操作频率以减少功率损耗，并可据以延长电路操作寿命。

图3为图2所示的移位缓存器电路的工作相关信号波形图，其中横轴为时间轴。在图3中，由上往下的信号分别为第一频率CK1、第二频率CK2、第三频率CK3、第四频率CK4、栅极信号SGn-1、上传启始脉冲信号STBn-1、下传启始脉冲信号STFn-1、驱动控制电压VQn、栅极信号SGn、上传启始脉冲信号STBn、下传启始脉冲信号STFn、栅极信号SGn+1、上传启始脉冲信号STBn+1、下传启始脉冲信号STFn+1、第一偏压Vbias1、以及第二偏压Vbias2。如图3所示，移位缓存器电路200的电路运作包含下传运作模式与上传运作模式。

当移位缓存器电路200执行下传运作模式时，第一偏压Vbias1保持在低准位且第二偏压Vbias2保持在高于频率高准位的电压准位，用以使第五晶体管236保持在截止状态并使第六晶体管237保持在导通状态。在下传时段TF1内，栅极信号SGn-1由低准位上升至高准位，而下传启始脉冲信号STFn-1也由低准位上升至高准位，所以第二晶体管241切换至导通状态以使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。在下传时段TF2内，下传启始脉冲信号STFn-1由高准位降至低准位以使第二晶体管241切换至截止状态，此时由于第一频率CK1切换至高准位，所以可藉由第一晶体管221与第四晶体管231的组件电容的耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并导通第一晶体管221与第四晶体管231将栅极信号SGn与前置启始脉冲信号STPn由低准位上拉至高准位，进而将具高准位的前置启始脉冲信号STPn经由第六晶体管237输出成为下传启始脉冲信号STFn，也就是说，使下传启始脉冲信号STFn由低准位切换至高准位。另外，此时第一频率CK1也导通第七晶体管251，所以具高准位的驱动控制电压VQn与栅极信号SGn可导通第九晶体管253，用来将控制信号SCn下拉至低电源电压Vss以截止第十晶体管261。再者，具高准位的栅极信号SGn也可导通第十六晶体管273与第十七晶体管274，用以将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在下传时段TF3内，第二频率CK2切换至高准位，所以第十一晶体管262导通以下拉栅极信号SGn至低电源电压Vss。当栅极信号SGn由高准位切换至低准位时，可藉由第一晶体管221的组件电容与电容246的耦合作用，将驱动控制电压VQn由第二高电压Vh2下拉至约为第一高电压Vh1，此时因驱动控制电压VQn仍可导通第一晶体管221，所以具低准位的第一频率CK1可辅助下拉栅极信号SGn。再者，第N+1级移位缓存器213在下传时段TF2内被下传启始脉冲信号STFn所使能，因此栅极信号SGn+1与下传启始脉冲信号STFn+1均在下传时段TF3内上升为高准位。在下传时段TF4内，第三频率CK3切换至高准位，用以导通第十四晶体管271与第十五晶体管272，进而将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss。在下传时段TF5内，第四频率CK4切换至高准位，以导通第十二晶体管263与第十三晶体管264，进而将栅极信号SGn与前置启始脉冲信号STPn下拉至低电源电压Vss，且下传启始脉冲信号STFn也就跟着切换为低准位。在下传时段TF6内，第一频率CK1切换至高准位，所以第八晶体管252导通以产生具高准位的控制信号SCn，用来导通第十晶体管261以下拉栅极信号SGn至低电源电压Vss，另外，由于第七晶体管251也导通，因此可以下拉驱动控制电压VQn。其后，在栅极信号SGn持续低准位的状态下，第一频率CK1至第四频率CK4用以周期性地下拉栅极信号SGn、驱动控制电压VQn与前置启始脉冲信号STPn。

当移位缓存器电路200执行上传运作模式时，第二偏压Vbias2保持在低准位且第一偏压Vbias1保持在高于频率高准位的电压准位，用以使第六晶体管237保持在截止状态并使第五晶体管236保持在导通状态。在上传时段TB1内，栅极信号SGn+1由低准位上升至高准位，而上传启始脉冲信号STBn+1也由低准位上升至高准位，所以第三晶体管242切换至导通状态，使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。在上传时段TB2内，上传启始脉冲信号STBn+1由高准位降至低准位使第三晶体管242切换至截止状态，此时由于第一频率CK1切换至高准位，所以可藉由第一晶体管221与第四晶体管231的组件电容耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并且导通第一晶体管221与第四晶体管231将栅极信号SGn与前置启始脉冲信号STPn由低准位上拉至高准位，进而将具高准位的前置启始脉冲信号STPn经由第五晶体管236输出为上传启始脉冲信号STBn，也就是说，使上传启始脉冲信号STBn由低准位切换至高准位。另外，由于此时第一频率CK1也导通第七晶体管251，所以具高准位的驱动控制电压VQn与栅极信号SGn可导通第九晶体管253，用来将控制信号SCn下拉至低电源电压Vss以截止第十晶体管261。此外，具高准位的栅极信号SGn可导通第十六晶体管273与第十七晶体管274，用以将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在上传时段TB3内，第四频率CK4切换至高准位，用以导通第十二晶体管263与第十三晶体管264，进而将栅极信号SGn与前置启始脉冲信号STPn下拉至低电源电压Vss，而且上传启始脉冲信号STBn也跟着切换至低准位。当栅极信号SGn由高准位切换至低准位时，可藉由第一晶体管221的组件电容与电容246的耦合作用将驱动控制电压VQn由第二高电压Vh2下拉至约为第一高电压Vh1，此时因驱动控制电压VQn仍可导通第一晶体管221，所以具低准位的第一频率CK1也可辅助下拉栅极信号SGn。此外，第N-1级移位缓存器211在上传时段TB2内被上传启始脉冲信号STBn所使能，因此栅极信号SGn-1与上传启始脉冲信号STBn-1均在上传时段TB3内上升为高准位。在上传时段TB4内，第三频率CK3切换至高准位，用以导通第十四晶体管271与第十五晶体管272，进而将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss。在上传时段TB5内，第二频率CK2切换至高准位，所以第十一晶体管261导通以下拉栅极信号SGn至低电源电压Vss。在上传时段TB6内，第一频率CK1切换至高准位，所以第八晶体管252导通以产生具高准位的控制信号SCn，用来导通第十晶体管261以下拉栅极信号SGn至低电源电压Vss，再者，由于第七晶体管251也导通，因此可以下拉驱动控制电压VQn。其后，在栅极信号SGn持续低准位的状态下，第一频率CK1至第四频率CK4用以周期性地下拉栅极信号SGn、驱动控制电压VQn与前置启始脉冲信号STPn。

图4为本发明第二实施例的移位缓存器电路500的示意图。如图4所示，移位缓存器电路500包含多级移位缓存器。为方便说明，移位缓存器电路500只显示第N-1级移位缓存器511、第N级移位缓存器512及第N+1级移位缓存器513，N为大于1的正整数，其中只有第N级移位缓存器512显示内部功能单元电路架构，其余多级移位缓存器类同于第N级移位缓存器512，所以不另赘述。第N-1级移位缓存器511用以提供栅极信号SGn-1、下传启始脉冲信号STFn-1与上传启始脉冲信号STBn-1，第N级移位缓存器512用以提供栅极信号SGn、下传启始脉冲信号STFn与上传启始脉冲信号STBn，第N+1级移位缓存器513用以提供栅极信号SGn+1、下传启始脉冲信号STFn+1与上传启始脉冲信号STBn+1。

每一级移位缓存器的电路运作均受控于第一频率CK1、第二频率CK2、第三频率CK3与第四频率CK4。栅极信号SGn-1经由栅极线GLn-1馈入到像素阵列501的像素单元505，用以控制数据线DLi的数据信号写入到像素单元505。栅极信号SGn经由栅极线GLn馈入到像素阵列501的像素单元506，用以控制数据线DLi的数据信号写入到像素单元506。栅极信号SGn+1经由栅极线GLn+1馈入到像素阵列501的像素单元507，用以控制数据线DLi的数据信号写入到像素单元507。每一级移位缓存器所产生的下传启始脉冲信号用以使能下一级移位缓存器，而每一级移位缓存器所产生的上传启始脉冲信号用以使能上一级移位缓存器。

第N级移位缓存器512包含上拉单元520、储能单元545、输入单元540、下传进位单元525、上传进位单元530、控制单元550、第一下拉单元560、以及第二下拉单元570。上拉单元520电连接于栅极线GLn，根据驱动控制电压VQn与第一频率CK1用以上拉栅极线GLn的栅极信号SGn。输入单元540电连接于第N-1级移位缓存器511以接收下传启始脉冲信号STFn-1，以及电连接于第N+1级移位缓存器513以接收上传启始脉冲信号STBn+1，并将具高电压准位的下传启始脉冲信号STFn-1或上传启始脉冲信号STBn+1输入为驱动控制电压VQn。储能单元545电连接于上拉单元520、输入单元540、下传进位单元525与上传进位单元530，并根据下传启始脉冲信号STFn-1或上传启始脉冲信号STBn+1执行充电程序，并提供驱动控制电压VQn至上拉单元520、下传进位单元525与上传进位单元530。下传进位单元525电连接于输入单元540与储能单元545，根据驱动控制电压VQn将第一信号CKF输出为下传启始脉冲信号STFn。上传进位单元530电连接于输入单元540与储能单元545，根据驱动控制电压VQn将第二信号CKB输出至上传启始脉冲信号STBn。

控制单元550电连接于储能单元545，根据第一频率CK1、栅极信号SGn与驱动控制电压VQn产生控制信号SCn。第一下拉单元560电连接于控制单元550、栅极线GLn、下传进位单元525与上传进位单元530，根据控制信号SCn、第二频率CK2、或第四频率CK4将栅极信号SGn下拉至低电源电压Vss，以及根据第四频率CK4将下传启始脉冲信号STFn与上传启始脉冲信号STBn下拉至低电源电压Vss。第二下拉单元570电连接于输入单元540与栅极线GLn，根据第三频率CK3将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss，以及根据栅极信号SGn将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在图4所示的实施例中，上拉单元520包含第一晶体管521，输入单元540包含第二晶体管541与第三晶体管542，储能单元545包含电容546，下传进位单元525包含第四晶体管526，上传进位单元530包含第五晶体管531，控制单元550包含第六晶体管551、第七晶体管552与第八晶体管553，第一下拉单元560包含第九晶体管561、第十晶体管562、第十一晶体管563、第十二晶体管564与第十三晶体管565，第二下拉单元570包含第十四晶体管571、第十五晶体管572、第十六晶体管573与第十七晶体管574。第一晶体管521至第十七晶体管574为薄膜晶体管、金氧半场效晶体管或接面场效晶体管。

第二晶体管541包含第一端、第二端与栅极端，其中第一端用以接收下传启始脉冲信号STFn-1，栅极端电连接于第一端，以及第二端电连接于电容546。第三晶体管542包含第一端、第二端与栅极端，其中第一端用以接收上传启始脉冲信号STBn+1，栅极端电连接于第一端，以及第二端电连接于第二晶体管541的第二端。第二晶体管541与第三晶体管542的电路功能均类同于二极管。第一晶体管521包含第一端、第二端与栅极端，其中第一端用以接收第一频率CK1，栅极端电连接于第二晶体管541的第二端，以及第二端电连接于栅极线GLn。电容546包含第一端与第二端，其中第一端电连接于第一晶体管521的栅极端以及第二端电连接于第一晶体管521的第二端。第四晶体管526包含第一端、第二端与栅极端，其中第一端用以接收第一信号CKF，栅极端电连接于第二晶体管541的第二端，以及第二端用以输出下传启始脉冲信号STFn。第五晶体管531包含第一端、第二端与栅极端，其中第一端用以接收第二信号CKB，栅极端电连接于第二晶体管541的第二端，以及第二端用以输出上传启始脉冲信号STBn。

第六晶体管551包含第一端、第二端与栅极端，其中第一端电连接于电容546的第一端以接收驱动控制电压VQn，第二端电连接于栅极线GLn，以及栅极端用以接收第一频率CK1。第七晶体管552包含第一端、第二端与栅极端，其中第一端用以接收第一频率CK1，栅极端电连接于第一端，以及第二端用以输出控制信号SCn。第八晶体管553包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管552的第二端，栅极端电连接于第六晶体管551的第二端，以及第二端用以接收低电源电压Vss。

第九晶体管561包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第七晶体管552的第二端以接收控制信号SCn，以及第二端用以接收低电源电压Vss。第十晶体管562包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第二频率CK2，以及第二端用以接收低电源电压Vss。第十一晶体管563包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第四频率CK4，以及第二端用以接收低电源电压Vss。第十二晶体管564包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管526的第二端，栅极端用以接收第四频率CK4，以及第二端用以接收低电源电压Vss。第十三晶体管565包含第一端、第二端与栅极端，其中第一端电连接于第五晶体管531的第二端，栅极端用以接收第四频率CK4，以及第二端用以接收低电源电压Vss。第十四晶体管571包含第一端、第二端与栅极端，其中第一端电连接于电容546的第一端，栅极端用以接收第三频率CK3，以及第二端用以接收低电源电压Vss。第十五晶体管572包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端用以接收第三频率CK3，以及第二端用以接收低电源电压Vss。第十六晶体管573包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管541的第一端，栅极端电连接于栅极线GLn以接收栅极信号SGn，以及第二端用以接收低电源电压Vss。第十七晶体管574包含第一端、第二端与栅极端，其中第一端电连接于第三晶体管542的第一端，栅极端电连接于栅极线GLn以接收栅极信号SGn，以及第二端用以接收低电源电压Vss。由于每一级移位缓存器均包含对应下拉机制以下拉其产生的下传启始脉冲信号与上传启始脉冲信号，所以在另一实施例中，第十六晶体管573与第十七晶体管574可省略。

相较于现有的移位缓存器电路，移位缓存器电路500具有双向传输机制，用来降低显示画面的云纹效应以改善画面质量，而每一级移位缓存器并不需要利用上一级或下一级移位缓存器所产生的信号以辅助下拉栅极信号、驱动控制电压、下传启始脉冲信号与上传启始脉冲信号，因此可显著缩减各级移位缓存器之间的走线布局面积以降低成本。此外，由于使用第一频率CK1至第四频率CK4以执行每一级移位缓存器的相关电路运作，所以可降低移位缓存器电路500的操作频率以减少功率损耗，并可据以延长电路操作寿命。

图5为图4所示的移位缓存器电路的工作相关信号波形图，其中横轴为时间轴。在图5中，由上往下的信号分别为第一频率CK1、第二频率CK2、第三频率CK3、第四频率CK4、栅极信号SGn-1、上传启始脉冲信号STBn-1、下传启始脉冲信号STFn-1、驱动控制电压VQn、栅极信号SGn、上传启始脉冲信号STBn、下传启始脉冲信号STFn、栅极信号SGn+1、上传启始脉冲信号STBn+1、下传启始脉冲信号STFn+1、第一信号CKF、以及第二信号CKB。如图5所示，移位缓存器电路500的电路运作包含下传运作模式与上传运作模式。

当移位缓存器电路500执行下传运作模式时，第五晶体管531的第一端保持在浮置状态或用以接收低电源电压Vss，至于第一信号CKF则实质上同于第一频率CK1。在下传时段TF1内，栅极信号SGn-1由低准位上升至高准位以及下传启始脉冲信号STFn-1也由低准位上升至高准位，表示第二晶体管541切换至导通状态，使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。在下传时段TF2内，下传启始脉冲信号STFn-1由高准位降至低准位使得第二晶体管541切换至截止状态，此时由于第一频率CK1切换至高准位，所以可藉由第一晶体管521与第四晶体管526的组件电容的耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，以及藉由导通第一晶体管521与第四晶体管526将栅极信号SGn与下传启始脉冲信号STFn由低准位上拉至高准位。另由于此时第一频率CK1也导通第六晶体管551，所以具高准位的驱动控制电压VQn与栅极信号SGn可导通第八晶体管553，用来将控制信号SCn下拉至低电源电压Vss以截止第九晶体管561。此外，具高准位的栅极信号SGn也可导通第十六晶体管573与第十七晶体管574，用以将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在下传时段TF3内，第二频率CK2切换至高准位，所以第十晶体管562导通以下拉栅极信号SGn至低电源电压Vss。当栅极信号SGn由高准位切换至低准位时，可藉由第一晶体管521的组件电容与电容546的耦合作用将驱动控制电压VQn由第二高电压Vh2下拉至约为第一高电压Vh1，此时因驱动控制电压VQn仍导通第一晶体管521与第四晶体管526，所以具低准位的第一频率CK1可辅助下拉栅极信号SGn，同时具低准位的第一信号CKF可辅助下拉下传启始脉冲信号STFn。此外，第N+1级移位缓存器513在下传时段TF2内被下传启始脉冲信号STFn所使能，因此栅极信号SGn+1与下传启始脉冲信号STFn+1均在下传时段TF3内上升为高准位。在下传时段TF4内，第三频率CK3切换至高准位，以导通第十四晶体管571与第十五晶体管572，进而将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss。在下传时段TF5内，第四频率CK4切换至高准位，用以导通第十一晶体管563、第十二晶体管564与第十三晶体管565，进而将栅极信号SGn、下传启始脉冲信号STFn与上传启始脉冲信号STBn下拉至低电源电压Vss。在下传时段TF6内，第一频率CK1切换至高准位，所以第七晶体管552导通以产生具高准位的控制信号SCn，以及该高准位的控制信号SCn用来导通第九晶体管561以下拉栅极信号SGn至低电源电压Vss，再者第六晶体管551也同时导通，因此可以下拉驱动控制电压VQn。其后，在栅极信号SGn持续低准位的状态下，第一频率CK1至第四频率CK4用以周期性地下拉栅极信号SGn、驱动控制电压VQn、下传启始脉冲信号STFn与上传启始脉冲信号STBn。

当移位缓存器电路500执行上传运作模式时，第四晶体管526的第一端保持在浮置状态或用以接收低电源电压Vss，至于第二信号CKB则实质上同于第一频率CK1。在上传时段TB1内，栅极信号SGn+1由低准位上升至高准位，而上传启始脉冲信号STBn+1也由低准位上升至高准位，所以第三晶体管542切换至导通状态，使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。在上传时段TB2内，上传启始脉冲信号STBn+1由高准位降至低准位使第三晶体管542切换至截止状态，此时由于第一频率CK1切换至高准位，所以可藉由第一晶体管521与第五晶体管531的组件电容的耦合作用将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，以及藉由导通第一晶体管521与第五晶体管531将栅极信号SGn与上传启始脉冲信号STBn由低准位上拉至高准位。再者，此时第一频率CK1也导通第六晶体管551，所以具高准位的驱动控制电压VQn与栅极信号SGn可导通第八晶体管553，用来将控制信号SCn下拉至低电源电压Vss以截止第九晶体管561。此外，具高准位的栅极信号SGn也可导通第十六晶体管573与第十七晶体管574，用以将下传启始脉冲信号STFn-1与上传启始脉冲信号STBn+1下拉至低电源电压Vss。

在上传时段TB3内，第四频率CK4切换至高准位，用以导通第十一晶体管563、第十二晶体管564与第十三晶体管565，进而将栅极信号SGn、下传启始脉冲信号STFn与上传启始脉冲信号STBn下拉至低电源电压Vss。当栅极信号SGn由高准位切换至低准位时，可藉由第一晶体管521的组件电容与电容546的耦合作用将驱动控制电压VQn由第二高电压Vh2下拉至约为第一高电压Vh1，此时因驱动控制电压VQn仍可导通第一晶体管521与第五晶体管531，所以具低准位的第一频率CK1可辅助下拉栅极信号SGn，同时具低准位的第二信号CKB也可辅助下拉上传启始脉冲信号STBn。此外，第N-1级移位缓存器511在上传时段TB2内被上传启始脉冲信号STBn所使能，因此栅极信号SGn-1与上传启始脉冲信号STBn-1均在上传时段TB3内上升为高准位。在上传时段TB4内，第三频率CK3切换至高准位，用以导通第十四晶体管571与第十五晶体管572，进而将驱动控制电压VQn与栅极信号SGn下拉至低电源电压Vss。在上传时段TB5内，第二频率CK2切换至高准位，所以第十晶体管562导通以下拉栅极信号SGn至低电源电压Vss。在上传时段TB6内，第一频率CK1切换至高准位，所以第七晶体管552导通以产生具高准位的控制信号SCn，以及其高准位的控制信号SCn用来导通第九晶体管561以下拉栅极信号SGn至低电源电压Vss，再者，第六晶体管551也导通，因此可下拉驱动控制电压VQn。其后，在栅极信号SGn持续低准位的状态下，第一频率CK1至第四频率CK4用以周期性地下拉栅极信号SGn、驱动控制电压VQn、下传启始脉冲信号STFn与上传启始脉冲信号STBn。

综上所述，本发明移位缓存器电路具有双向传输机制，用来降低显示画面的云纹效应以改善画面质量，而每一级移位缓存器并不需要利用上一级或下一级移位缓存器所产生的信号以辅助下拉栅极信号与驱动控制电压，因此可显著缩减各级移位缓存器之间的走线布局面积以降低成本。此外，由于使用四个频率以执行相关电路运作，所以可降低移位缓存器电路的操作频率以降低功率损耗，并可据以延长电路操作寿命。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (22)

1.一种具双向传输机制的移位缓存器电路，其特征在于，所述移位缓存器电路用以提供多个栅极信号至多个栅极线；其中，

所述移位缓存器电路包含多级移位缓存器，所述移位缓存器的一第N级移位缓存器包含：

一上拉单元，电连接于所述栅极线的一第N栅极线，用来根据一驱动控制电压与一第一频率以上拉所述栅极信号的一第N栅极信号，其中所述第N栅极线用以传输所述第N栅极信号；

一进位单元，用以根据所述驱动控制电压与所述第一频率产生一前置启始脉冲信号；

一进位控制单元，电连接于所述进位单元以接收所述前置启始脉冲信号，用来根据一第一偏压与一第二偏压将所述前置启始脉冲信号输出为一第N下传启始脉冲信号或一第N上传启始脉冲信号；

一输入单元，电连接于所述移位缓存器的一第N-1级移位缓存器与一第N+1级移位缓存器以接收一第N-1下传启始脉冲信号与一第N+1上传启始脉冲信号，用来将具高电压准位的所述第N-1下传启始脉冲信号或所述第N+1上传启始脉冲信号输入为所述驱动控制电压；

一控制单元，用来根据所述第一频率、所述第N栅极信号与所述驱动控制电压产生一控制信号；

一第一下拉单元，电连接于所述控制单元、所述第N栅极线与所述进位单元，用来根据所述控制信号、一第二频率、或一第四频率以下拉所述第N栅极信号以及根据所述第四频率以下拉所述前置启始脉冲信号；以及

一第二下拉单元，电连接于所述输入单元与所述第N栅极线，用来根据一第三频率以下拉所述驱动控制电压与所述第N栅极信号；

其中N为一大于1的正整数。

2.如权利要求1所述的移位缓存器电路，其特征在于，所述移位缓存器电路进一步包含：

一储能单元，电连接于所述上拉单元、所述输入单元与所述进位单元，用来根据所述第N-1下传启始脉冲信号或所述第N+1上传启始脉冲信号执行一充电程序，以提供所述驱动控制电压至所述上拉单元与所述进位单元。

3.如权利要求2所述的移位缓存器电路，其特征在于，其中所述储能单元包含一电容，用以执行所述充电程序与储存所述驱动控制电压。

4.如权利要求1所述的移位缓存器电路，其特征在于，其中所述输入单元包含：

一第一晶体管，包含：

一第一端，电连接于所述第N-1级移位缓存器以接收所述第N-1下传启始脉冲信号；

一栅极端，电连接于所述第一晶体管的第一端；以及

一第二端，电连接于所述上拉单元与所述进位单元；以及

一第二晶体管，包含：

一第一端，电连接于所述第N+1级移位缓存器以接收所述第N+1上传启始脉冲信号；

一栅极端，电连接于所述第二晶体管的第一端；以及

一第二端，电连接于所述第一晶体管的第二端。

5.如权利要求1所述的移位缓存器电路，其特征在于，其中所述上拉单元包含一晶体管，所述晶体管包含：

一第一端，用以接收所述第一频率；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，电连接于所述第N栅极线。

6.如权利要求1所述的移位缓存器电路，其特征在于，其中所述进位单元包含一晶体管，所述晶体管包含：

一第一端，用以接收所述第一频率；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，电连接于所述进位控制单元，用以输出所述前置启始脉冲信号。

7.如权利要求1所述的移位缓存器电路，其特征在于，其中所述进位控制单元包含：

一第一晶体管，包含：

一第一端，电连接于所述进位单元以接收所述前置启始脉冲信号；

一栅极端，用以接收所述第一偏压；以及

一第二端，用以输出所述第N上传启始脉冲信号；以及

一第二晶体管，包含：

一第一端，电连接于所述进位单元以接收所述前置启始脉冲信号；

一栅极端，用以接收所述第二偏压；以及

一第二端，用以输出所述第N下传启始脉冲信号。

8.如权利要求1所述的移位缓存器电路，其特征在于，其中所述控制单元包含：

一第一晶体管，包含：

一第一端，电连接于所述输入单元以接收所述驱动控制电压；

一栅极端，用以接收所述第一频率；以及

一第二端，电连接于所述第N栅极线；

一第二晶体管，包含：

一第一端，用以接收所述第一频率；

一栅极端，电连接于所述第二晶体管的第一端；以及

一第二端，用以输出所述控制信号；以及

一第三晶体管，包含：

一第一端，电连接于所述第二晶体管的第二端；

一栅极端，电连接于所述第一晶体管的第二端；以及

一第二端，用以接收一低电源电压。

9.如权利要求1所述的移位缓存器电路，其特征在于，其中所述第一下拉单元包含：

一第一晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，电连接于所述控制单元以接收所述控制信号；以及

一第二端，用以接收一低电源电压；

一第二晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第二频率；以及

一第二端，用以接收所述低电源电压；

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第四频率；以及

一第二端，用以接收所述低电源电压；以及

一第四晶体管，包含：

一第一端，电连接于所述进位单元以接收所述前置启始脉冲信号；

一栅极端，用以接收所述第四频率；以及

一第二端，用以接收所述低电源电压。

10.如权利要求1所述的移位缓存器电路，其特征在于，其中所述第二下拉单元进一步包含根据所述第N栅极信号以下拉所述第N-1下传启始脉冲信号与所述第N+1上传启始脉冲信号。

11.如权利要求10所述的移位缓存器电路，其特征在于，其中所述第二下拉单元包含：

一第一晶体管，包含：

一第一端，电连接于所述输入单元以接收所述驱动控制电压；

一栅极端，用以接收所述第三频率；以及

一第二端，用以接收一低电源电压；

一第二晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第三频率；以及

一第二端，用以接收所述低电源电压；

一第三晶体管，包含：

一第一端，用以接收所述第N-1下传启始脉冲信号；

一栅极端，电连接于所述第N栅极线以接收所述第N栅极信号；以及

一第二端，用以接收所述低电源电压；以及

一第四晶体管，包含：

一第一端，用以接收所述第N+1上传启始脉冲信号；

一栅极端，电连接于所述第N栅极线以接收所述第N栅极信号；以及

一第二端，用以接收所述低电源电压。

12.一种具双向传输机制的移位缓存器电路，其特征在于，所述移位缓存器电路用以提供多个栅极信号至多个栅极线；其中，

所述移位缓存器电路包含多级移位缓存器，所述移位缓存器的一第N级移位缓存器包含：

一上拉单元，电连接于所述栅极线的一第N栅极线，用来根据一驱动控制电压与一第一频率以上拉所述栅极信号的一第N栅极信号，其中所述第N栅极线用以传输所述第N栅极信号；

一下传进位单元，用以根据所述驱动控制电压将一第一信号输出为一第N下传启始脉冲信号；

一上传进位单元，用以根据所述驱动控制电压将一第二信号输出为一第N上传启始脉冲信号；

一输入单元，电连接于所述移位缓存器的一第N-1级移位缓存器与一第N+1级移位缓存器以接收一第N-1下传启始脉冲信号与一第N+1上传启始脉冲信号，用来将具高电压准位的所述第N-1下传启始脉冲信号或所述第N+1上传启始脉冲信号输入为所述驱动控制电压；

一控制单元，用来根据所述第一频率、所述第N栅极信号与所述驱动控制电压产生一控制信号；

一第一下拉单元，电连接于所述控制单元、所述第N栅极线、所述上传进位单元与所述下传进位单元，用来根据所述控制信号、一第二频率、或一第四频率以下拉所述第N栅极信号，另用来根据所述第四频率以下拉所述第N下传启始脉冲信号与所述第N上传启始脉冲信号；以及

一第二下拉单元，电连接于所述输入单元与所述第N栅极线，用来根据一第三频率以下拉所述驱动控制电压与所述第N栅极信号；

其中N为一大于1的正整数。

13.如权利要求12所述的移位缓存器电路，其特征在于，所述移位缓存器电路进一步包含：

一储能单元，电连接于所述上拉单元、所述输入单元、所述下传进位单元与所述上传进位单元，用来根据所述第N-1下传启始脉冲信号或所述第N+1上传启始脉冲信号执行一充电程序，以提供所述驱动控制电压至所述上拉单元、所述下传进位单元与所述上传进位单元。

14.如权利要求13所述的移位缓存器电路，其特征在于，其中所述储能单元包含一电容，用以执行所述充电程序与储存所述驱动控制电压。

15.如权利要求12所述的移位缓存器电路，其特征在于，其中所述输入单元包含：

一第一晶体管，包含：

一第一端，电连接于所述第N-1级移位缓存器以接收所述第N-1下传启始脉冲信号；

一栅极端，电连接于所述第一晶体管的第一端；以及

一第二端，电连接于所述上拉单元、所述下传进位单元与所述上传进位单元；以及

一第二晶体管，包含：

一第一端，电连接于所述第N+1级移位缓存器以接收所述第N+1上传启始脉冲信号；

一栅极端，电连接于所述第二晶体管的第一端；以及

一第二端，电连接于所述第一晶体管的第二端。

16.如权利要求12所述的移位缓存器电路，其特征在于，其中所述上拉单元包含一晶体管，所述晶体管包含：

一第一端，用以接收所述第一频率；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，电连接于所述第N栅极线。

17.如权利要求12所述的移位缓存器电路，其特征在于，其中所述下传进位单元包含一晶体管，所述晶体管包含：

一第一端，用以接收所述第一信号；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，用以输出所述第N下传启始脉冲信号；

其中当所述移位缓存器电路执行下传运作时，所述第一信号实质上同于所述第一频率，当所述移位缓存器电路执行上传运作时，所述第一信号为一浮置信号或一低电源电压。

18.如权利要求12所述的移位缓存器电路，其中所述上传进位单元包含一晶体管，所述晶体管包含：

一第一端，用以接收所述第二信号；

一栅极端，电连接于所述输入单元以接收所述驱动控制电压；以及

一第二端，用以输出所述第N上传启始脉冲信号；

其中当所述移位缓存器电路执行上传运作时，所述第二信号实质上同于所述第一频率，当所述移位缓存器电路执行下传运作时，所述第二信号为一浮置信号或一低电源电压。

19.如权利要求12所述的移位缓存器电路，其特征在于，其中所述控制单元包含：

一第一晶体管，包含：

一第一端，电连接于所述输入单元以接收所述驱动控制电压；

一栅极端，用以接收所述第一频率；以及

一第二端，电连接于所述第N栅极线；

一第二晶体管，包含：

一第一端，用以接收所述第一频率；

一栅极端，电连接于所述第二晶体管的第一端；以及

一第二端，用以输出所述控制信号；以及

一第三晶体管，包含：

一第一端，电连接于所述第二晶体管的第二端；

一栅极端，电连接于所述第一晶体管的第二端；以及

一第二端，用以接收一低电源电压。

20.如权利要求12所述的移位缓存器电路，其特征在于，其中所述第一下拉单元包含：

一第一晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，电连接于所述控制单元以接收所述控制信号；以及

一第二端，用以接收一低电源电压；

一第二晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第二频率；以及

一第二端，用以接收所述低电源电压；

一第三晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第四频率；以及

一第二端，用以接收所述低电源电压；

一第四晶体管，包含：

一第一端，电连接于所述下传进位单元以接收所述第N下传启始脉冲信号；

一栅极端，用以接收所述第四频率；以及

一第二端，用以接收所述低电源电压；以及

一第五晶体管，包含：

一第一端，电连接于所述上传进位单元以接收所述第N上传启始脉冲信号；

一栅极端，用以接收所述第四频率；以及

一第二端，用以接收所述低电源电压。

21.如权利要求12所述的移位缓存器电路，其特征在于，其中所述第二下拉单元进一步包含根据所述第N栅极信号以下拉所述第N-1下传启始脉冲信号与所述第N+1上传启始脉冲信号。

22.如权利要求21所述的移位缓存器电路，其特征在于，其中所述第二下拉单元包含：

一第一晶体管，包含：

一第一端，电连接于所述输入单元以接收所述驱动控制电压；

一栅极端，用以接收所述第三频率；以及

一第二端，用以接收一低电源电压；

一第二晶体管，包含：

一第一端，电连接于所述第N栅极线；

一栅极端，用以接收所述第三频率；以及

一第二端，用以接收所述低电源电压；

一第三晶体管，包含：

一第一端，用以接收所述第N-1下传启始脉冲信号；

一栅极端，电连接于所述第N栅极线以接收所述第N栅极信号；以及

一第二端，用以接收所述低电源电压；以及

一第四晶体管，包含：

一第一端，用以接收所述第N+1上传启始脉冲信号；

一栅极端，电连接于所述第N栅极线以接收所述第N栅极信号；以及

一第二端，用以接收所述低电源电压。

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